JP2004072746A - ランダム・アクセス・メモリを用いた空間・時間スイッチのアーキテクチャ - Google Patents
ランダム・アクセス・メモリを用いた空間・時間スイッチのアーキテクチャ Download PDFInfo
- Publication number
- JP2004072746A JP2004072746A JP2003203568A JP2003203568A JP2004072746A JP 2004072746 A JP2004072746 A JP 2004072746A JP 2003203568 A JP2003203568 A JP 2003203568A JP 2003203568 A JP2003203568 A JP 2003203568A JP 2004072746 A JP2004072746 A JP 2004072746A
- Authority
- JP
- Japan
- Prior art keywords
- data
- ram
- sts
- byte
- bytes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13103—Memory
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13292—Time division multiplexing, TDM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13293—TASI, irregular time division, burst switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
【課題】ＲＡＭを用い、入力チャネル（ＩＣＨ０〜ＩＣＨ１２７）から出力チャネル（ＯＣＨ０〜ＯＣＨ１２７）へ大量のデータを迅速にスイッチするスイッチング回路と方法を開示する。
【解決手段】データ・スイッチング回路１０は、同じ時限中に、それぞれが複数の同サイズのデータ量を含む複数のデータ・ストリームを受信する少なくとも１つの入力１０ｉｎと、それぞれが複数のメモリ・セルを含む複数のアドレス指定可能なメモリ１０ｘと、第１の時限中にデータ・ストリームが与える同じ組のデータ量のコピーを複数のアドレス指定可能なメモリのそれぞれに書込むアドレス増分・書込み回路１１と、複数の前記メモリの各１つ１０ｘと接続し、第２の時限中に前記メモリから所定のデータ量を読み出して、該データ量を出力チャネルに出力する読み出し回路１３，１４と、この動作に必要な接続パターンを格納し随時提供する接続メモリ１２を含む。
【選択図】 図３
【解決手段】データ・スイッチング回路１０は、同じ時限中に、それぞれが複数の同サイズのデータ量を含む複数のデータ・ストリームを受信する少なくとも１つの入力１０ｉｎと、それぞれが複数のメモリ・セルを含む複数のアドレス指定可能なメモリ１０ｘと、第１の時限中にデータ・ストリームが与える同じ組のデータ量のコピーを複数のアドレス指定可能なメモリのそれぞれに書込むアドレス増分・書込み回路１１と、複数の前記メモリの各１つ１０ｘと接続し、第２の時限中に前記メモリから所定のデータ量を読み出して、該データ量を出力チャネルに出力する読み出し回路１３，１４と、この動作に必要な接続パターンを格納し随時提供する接続メモリ１２を含む。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本実施例は、電子スイッチ構造体に関し、より詳細には、各出力チャネルが、交互配置されたデータ・ストリームを運ぶマルチ入力チャネルからのデータを、任意の１つの組のマルチ出力チャネルに迅速にスイッチするランダム・アクセス・メモリ・スイッチング構造体に関する。このようなデータ・ストリームは各種形式で与えられるが、一例を挙げると、このようなデータは光伝送システムで与えられることが多い。たとえば、光システムは光同期伝送網（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｔｉｃａｌ ｎｅｔｗｏｒｋ：「ＳＯＮＥＴ」）規格や同期デジタル・ハイアラーキ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：「ＳＤＨ」）規格の中で標準化されており、これらの規格は、各種データ・フォーマットを定義しており、これらのデータ・フォーマットは、以下の例で説明されているように用いられている。いずれにしても、以下詳細に説明する好適実施例によって、このような光伝送システムを改善することが可能である。
【０００２】
【発明が解決しようとする課題】
本実施例は、図１に関連した一例として次に検討するように、高速で比較的大量のデータのスイッチングに関する。特に図１は、公知のＳＴＳ−１フォーマットのデータ・ストリームを示しているが、このようなフォーマットは前記規格で定義されＳＯＮＥＴシステムで用いられており、類似のバージョンはＳＤＨシステムで用いられている。ＳＴＳ−１フォーマットは、８ビット・バイトのシリアル・ストリームを伝送するが、図１の例では、２つのこのようなバイトＢ０とバイトＢ１が示されており、ここでＢ０は、ｔ０からｔ１までのバイト間隔（ｂｙｔｅｉｎｔｅｒｖａｌ）を占有し、バイトＢ１は、ｔ１からｔ２までのバイト間隔を占有する。ＳＴＳ−１規格ではデータ速度は５１．８４ Ｍｂｉｔｓ／秒なので、バイトＢ０とバイトＢ１のような各バイトは、６．４８ ＭＨｚ （つまり、６．４８ ＭＨｚ ｘ ８ビット／秒 ＝ ５１．８４ Ｍｂｉｔｓ／秒）のビット・レートで伝送される。
【０００３】
ＳＴＳ−１と比べてデータのスループットを大きくするためには、データを交互配置して、通常、ＳＴＳ−ｘと表す他のＳＴＳ値を実行する。ここでｘは交互配置するレベルを示す。この点について、図１は公知のＳＴＳ−３フォーマットのデータ・ストリームを示している。ここでｘ ＝ ３の値は、図１に示すように、１つのＳＴＳ−１バイト間隔の中に３つのデータ・ストリームを交互配置することを示している。このようにｔ０からｔ１までのＳＴＳ−１バイト間隔中に３つの異なるストリームからの３つのバイトがＳ００、Ｓ１０およびＳ２０として示されており、添え字「０」は対応するストリーム番号Ｓ０、Ｓ１またはＳ２のバイト番号を示している。したがって、１つのＳＴＳ−１バイト間隔中、バイトＳ００、Ｓ１０およびＳ２０にそれぞれ対応する３つのＳＴＳ−３バイト間隔がそれぞれ存在する。同様に、ｔ１からｔ２までのＳＴＳ−１バイト間隔中に３つの異なるストリームからの３つのバイトがＳ０１、Ｓ１１およびＳ２１として示されている。このデータ・フォーマットが与えられているので、当業者は、ＳＴＳ−３フォーマットのデータ・レートがＳＴＳ−１の３倍、つまり、３ ｘ ５１．８４＝ １５５．２２ Ｍｂｉｔｓ／秒に等しくなることを容易に確認できるであろう。
【０００４】
図１の説明と考察を徹底すると、図１には他のＳＴＳ−ｘデータ・フォーマット、つまり、ＳＴＳ−４８のデータ・ストリームが示されている。前からの約束事（ｃｏｎｖｅｎｔｉｏｎｓ）と考察から、当業者は、ＳＴＳ−４８データが、１つのＳＴＳ−１バイト間隔中に４８の異なるシリアル・ストリームからの交互配置された４８バイトのデータを含むことを容易に理解できるであろう。したがって、一例として、ｔ０からｔ１までのＳＴＳ−１バイト間隔において、図１は、そのバイト間隔中に、第１のストリームからの第１のバイトＳ００と、各々が４７ストリームのそれぞれ１つからのそれに続く４７バイトとがあり、４８番目のデータ・ストリームによって与えられる４８番目のバイトＳ４７０で終わっていることを示している。したがって、１つのＳＴＳ−１バイト間隔中に、それぞれバイトＳ００からＳ４７０に対応する４８個のＳＴＳ−４８バイト間隔が存在する。このようにＳＴＳ−４８フォーマットのデータ・レートは、ＳＴＳ−１のバイト・レートの４８倍、つまり、４８ ｘ ５１．８４ ＝ ２，４８８．３２ Ｍｂｉｔｓ／秒、または３１１．０４ ＭＨｚのバイト・レートに等しくなる。
【０００５】
現在、各種アーキテクチャは、データ伝送のためにＳＴＳ−ｘフォーマットを用いているので、このようなシステムのために各種回路設計が開発されている。
この点について、このようなシステムにおける１つのニーズは、ＳＴＳ−ｘ入力が与えられると、ＳＴＳ−ｘ出力が必要なスイッチング回路を求めることである。さらに、ＳＴＳ−ｘストリームを交互配置してより速いデータ・レートを達成することに加えて、このようなストリームに関連することが多い他の態様は、このようなストリームの複数チャネルを入力することであって、このことは、このようなチャネルのそれぞれが同じＳＴＳ−ｘフォーマットになることを意味している。たとえば、ＳＴＳ−４８規格が１つのＳＴＳ−１バイト間隔中に４８バイトを与えると、システムは、複数チャネルのこのようなバイトを処理する能力が要求されることを想起されたい。たとえば、後で説明する好適実施例に関連した一例として実際に用いられる最新の一方法は、１２８チャネルを与える。したがって、このようなシステムは、１つのＳＴＳ−１バイト間隔（つまり、１／６．４８ ＭＨｚ）中に、各チャネルに４８バイトのストリームがあって、合計１２８ ｘ ４８ ＝ ６，１４４バイトに対する１２８チャネルを受信する。換言すると、他の１２７チャネルがそれぞれのデータ・ストリームを与えているのと同時に、各チャネルは各自のデータ・ストリームを与えている。これに応答して（Ｉｎ ｒｅｓｐｏｎｓｅ，）、これらのシステムはＳＴＳ−１バイト間隔を介してこれらの入力を受信し、次の１つのＳＴＳ−１バイト間隔中に任意の入力チャネルから任意の入力バイトを選択して、共通するＳＴＳ−１バイト間隔内で任意の出力チャネルの任意のＳＴＳ−４８バイト間隔に、その受信した入力を与えることが必要である。たとえば、特定のＳＴＳ−１バイト間隔中、入力チャネル２からのＳＴＳ−４８バイト間隔０中のバイトは、出力チャネル４９のＳＴＳ−４８バイト間隔１７にスイッチされ、同じ特定のＳＴＳ−１バイト間隔中に入力チャネル１２からのＳＴＳ−４８バイト間隔５中のバイトは、出力チャネル１０５のＳＴＳ−４８バイト間隔３２にスイッチされ、さらにこの同じ特定のＳＴＳ−１バイト間隔中には、その間隔中のすべての他の個別バイトの宛先、つまり、各個別入力チャネルの各個別バイト・ストリームから任意の出力チャネルの任意のＳＴＳ−４８バイト間隔に対して出力されることに、完全な融通性が存在しなければならない。一般に、同じか、異なっているかまたは複数のＳＴＳ−４８バイト間隔を備えた１つの出力チャネルまたは複数の出力チャネルの複数のＳＴＳ−４８バイト間隔に対して、１つの入力バイトを呼びだすことは許されている。
【０００６】
図１について上に紹介した方法でバイトをスイッチするシステムは、空間・時間スイッチング（ｓｐａｃｅ−ｔｉｍｅ ｓｗｉｔｃｈｉｎｇ）または時空交互配置スイッチング（ｔｉｍｅ−ｓｐａｃｅｄ ｉｎｔｅｒｌｅａｖｅｄ ｓｗｉｔｃｈｉｎｇ ：ＴＳＩ）と呼ばれることが多い。「時間」という用語は、１つの時限のバイトが異なる時限にスイッチすることを暗示するために用いられ、「空間」という用語は、１つのチャネル（またはストリーム）からのバイトを異なるチャネルにスイッチすることを暗示するために用いられている。その上、この機能を実行する集積回路デバイスは、スイッチ構造チップ（ｓｗｉｔｃｈ−ｆａｂｒｉｃ ｃｈｉｐｓ）と呼ばれることがあり、複雑なステージを用いることが多く、その場合の１つまたは複数のステージは、データ・バイトを時間についてスイッチし、１つまたは複数の他のステージは、データ・バイトを空間についてスイッチする。これらの方法は、速度またはデータの能力の点で制限されることが多く、複数ステージが含まれる場合は、タイミングに関連した複雑な検討が必要である。他の方法として、データ・スイッチング用に複数ポート・メモリが用いられてきたが、本質的に（ｂｙ ｄｅｆｉｎｉｔｉｏｎ）このような方法は、メモリの格納セルごとに複数ポートが必要である。結果として、この回路を形成するために必要な面積はポートの数のほぼ２乗に増加する。したがって、技術の進展に伴って移送すべきデータの量が増加すると、複数ポートの方法から見た必要な面積は、法外な費用がかからないとしても、ますます非効率になっている。
【０００７】
上記観点から、従来技術の複雑性と欠点に対処する必要性と、以下説明する好適実施例によって達成されるようなスイッチング・システムに対する要求とが生じている。
【０００８】
【課題を解決する手段】
好適実施例にはデータ・スイッチング回路が存在する。このデータ・スイッチング回路は、同じ時限中に複数のデータ・ストリームを受信する少なくとも１つの入力を含む。各データ・ストリームは、複数の同じサイズのデータ量を含む。
このデータ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、複数のアドレス指定可能なメモリをさらに含む。データ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれの中に、第１の時限中にそのデータ・ストリームによって与えられる同じ組のデータ量のコピーを書き込む回路をさらに含む。最後にこのデータ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれ１つに結合され、第２の時限中にそれぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出し、その読み出したデータ量を出力チャネルに出力する読み出し回路をさらに含む。
【０００９】
各種のデータ・スイッチング要素に関連して多くのさらなる態様が提供されている。したがって、これらの他の態様の開示を行うとともに特許を請求する。
【００１０】
【発明の実施の形態】
図１は、本明細書の発明の背景の項で説明されているので、読者はその考察の基本に精通していると想定する。
【００１１】
好適実施例は、各チャネルがいくつかのＳＴＳ−ｘデータ・ストリームを与えるいくつかの入力チャネルを受信し、そのデータの各バイトを各種出力チャネルの１つに向けられた各種時限の１つにスイッチするように動作可能である。以前に紹介したように、好適実施例の例は、入力チャネルと出力チャネルの数がともに１２８に等しい模範的な実施例とともにＳＴＳ−４８データについて示されている。この例の考察をさらに進めるため、図２は、１２８入力チャネルの各チャネルごとに、１つのＳＴＳ−１バイト間隔に対するデータの時間系列を示している。たとえば、図２に示すデータの最上部の行に注目すると、この行は、入力チャネル０から到着した各データ・ストリームから逐次到着する４８バイトを示しており、ここで各バイトはＳＡｂ，ｃと示され、（ｉ）Ａは、０から４７までのストリーム番号であり、（ｉｉ）ｂはストリーム内のバイト番号であり、１つのＳＴＳ−１バイト間隔の場合、すべてのストリームに対して同じであり、例のために「０」に等しく、（ｉｉｉ）ｃは入力チャネル番号であり、したがって、図２の第１の行では［０］に等しい。このように、最上部の行は、バイトＳ００，０からＳ４７０，０を含む。次に図２の最上部から２番目の行に注目すると、この行は、入力チャネル０と、入力チャネル２から１２７に沿って４８バイトが受信されるのと同時に、入力チャネル１から到着する各ストリームＳ０からＳ４７の４８バイトを示している。これらの約束事はこの後も用いられるので、図２の最下段の行は、入力チャネル１２７から到着するそれぞれのストリームＳ０からＳ４７の４８バイトを示している。したがって、示されているＳＴＳ−１バイト間隔が完了すると、合計４８ ｘ １２８ ＝ ６，１４４バイトが与えられる。本明細書の残りの部分を参照するために、各バイトが配置されている場合のＳＴＳ−４８バイト間隔は、そのバイトに対応する時間スロットと呼ばれる。この好適実施例の目的は、これら６，１４４バイトの任意の１バイトを、その時間スロットの任意の１つから、１つの出力ＳＴＳ−１バイト間隔の中の任意の異なる時間スロットと、１２８出力チャネルの任意の１チャネルとにスイッチすることである。換言すると、図２が１つの入力ＳＴＳ−１バイト間隔を占有する６，１４４バイトの第１のグループ（ｇｒｏｕｐｉｎｇ）だと考えられる場合、これらの好適実施例の目的は、この第１のグループからのあらゆるバイトまで選択でき、１つの出力ＳＴＳ−１バイト間隔中に、そのバイトを第２のグループにスイッチできること、つまり、第１のグループ（つまり、所定の入力チャネルと入力ＳＴＳ−１バイト間隔内の時間）内の任意の時間スロットからの各バイトを、第２のグループ（つまり、所定の出力チャネルと出力ＳＴＳ−１バイト間隔内の時間）の中の任意の時間スロットにスイッチできることである。
【００１２】
これらの好適実施例においては、一部は第１のグループのコピーを複数のランダム・アクセス・メモリ（「ＲＡＭ」）の中に格納し、出力ＳＴＳ−１バイト間隔中に所望の出力チャネルに出力する時間スロットを選択するように、そのメモリのアドレスを指定することによって、データ・バイトを入力ＳＴＳ−１バイト間隔の入力時間スロットから、１つの出力ＳＴＳ−１バイト間隔の任意の時間スロットにスイッチするという上述の目的は達成されている。この態様を紹介するため、全体として１０で表され、後で説明する他のサポート回路とともに望ましくは集積回路ＩＣ上に形成される第１のＲＡＭの内容に関する図が図３に示されている。この好適実施例におけるＲＡＭ １０は、ＲＡＭ全体のサイズを最小にするように各セルが単一ポート・セルであるいくつかの記憶セルを含むが、本発明のいくつかの態様は、複数ポートのメモリ・セルと組み合わされた場合に有利な用途がある。それだけでなく、ＲＡＭ １０は、望ましくはいくつかの記憶セルを含み、チャネルごとの入力ストリームの数に等しいいくつかの行を含むサイズであるので、この例には行０（ＲＯＷ ０）から行４７と示されている４８行が存在する。各行は、ＳＴＳ−４８バイト間隔中に入力チャネル０から１２７に沿って到着したバイトと同様、データ・バイトのストリームＳＡのそれぞれ１つからの各データ・バイトの１２８データ・バイトの格納用である。望ましくは、これらのバイトは、ＩＣＨ０からＩＣＨ１２７と示されている１２８入力チャネルから並列に１つの書き込み動作で１２８バイト（つまり１２８バイトｘ ８ビット＝１，０２４ビット）を受信する１２８バイト・バスＢから、ＲＡＭ １０の入力１０ｉｎに書き込まれる。例として、バスＢは、集積回路ＩＣの内部にあるように示されているので、含まれている説明は、システム１０が光伝送システムのように、バスＢのようなバスが、各チャネルがチップ外データ・レート（たとえば、３１１．０４ ＭＨｚのバイト・レート）でＳＴＳ−ｘデータのようなシリアル・バイト・ストリームを含む多数のチャネルからデータ・バイトを受信するシステムとともに好適に用いられていることを示すように意図されていることに注意されたい。たとえば、光伝送システムにおいては、ほぼ２．５ Ｇｂｐｓのシリアル・ビット・ストリームが１つのチャネルとしてシリアル・リンク受信機に入力される。受信機はこのストリームを検出し、バイト幅データに変換して、３１１．０４ ＭＨｚの１つのバイト幅チャネルを出力する例が上に与えられている。したがって、このような１つまたは複数の受信機は、これら１２８バイト幅チャネルを出力することができ、説明した例のバイトを与える。その特定の例にさらに注目すると、行０に沿って１２８データ・バイトＳ００，０からＳ００，１２７が示されており、図２から見ると、これらのバイトは、並列の入力チャネル０から１２７に沿って１つのバイト間隔で与えられるように示されている。したがって、好適実施例に従って、図２と図３の双方に注目すると、１つのＳＴＳ−４８バイト間隔中に図２の第１の列によって示される１２８バイトが受信され、これに応答して、１つのＳＴＳ−４８バイト間隔中にそれら１２８バイトがバスＢに与えられて連結され、図３に示すＲＡＭ １０の最下段の行の中に書き込まれる。したがって、このような動作は、望ましくはＳＴＳ−４８データに対して６，４８ＭＨｚのＳＴＳ−１レートの４８倍のクロック周波数を実行する。何故ならば、ＳＴＳ−１バイト間隔中に到着する４８バイトが存在するので、６．４８ＭＨｚ ｘ ４８ ＝ ３１１．０４ ＭＨｚのレートになるからである。信号は、高速の単一ビット幅ストリーム上のような異なるフォーマットでＲＡＭ １０を含む集積回路に入力されるが、それらの信号は、ＲＡＭ １０に入力するために、チップ上で３１１．０４ ＭＨｚの８ビット幅ストリームに好適に変換されることに注意されたい。この処理は、図３のＲＡＭ １０の対応する各行に、図２で示された各列が書き込まれることを続行する。換言すると、ＲＡＭ １０はアドレスを増分する回路１１によって歩進的にアドレス指定され、増分された各アドレス（つまり、行）は、図２の各列のバイトに対して書き込まれる。結果として、ＳＴＳ−４８バイト間隔の４８（つまり、１つのＳＴＳ−１バイト間隔）が終わるときＲＡＭ １０の内容は図２の６，１４４バイトすべてを含む。
【００１３】
図３は、一部がＲＡＭ １０にアドレスを与えるために接続され、一部がマルチプレクサのデータ入力でＲＡＭ １０の出力を受信するためにマルチプレクサ１４に接続されている接続メモリ１２を示しているが、このような装置は、上記のように６，１４４バイトが書き込まれたＲＡＭ １０を読み出すために用意されている。したがって、４８クロックサイクルの後、ＲＡＭ １０の中にはＳＴＳ−１バイト間隔全体に相当するデータが存在し、好適実施例における次の４８クロックサイクル中、次に説明する読み出し回路に関連してＲＡＭ １０は書き込みから読み出しへスイッチされる。特に接続メモリ１２は、所望の接続パターン、つまり、１２８出力チャネルのうちの１つの所望の出力チャネルＯＣＨＤに読み出される４８バイトのアドレスを格納する。この好適実施例においては、接続メモリに格納されるアドレスは１３ビットで構成される。接続メモリ１２からの１３アドレスビットのうちの６ビットは、ＲＡＭ １０の４８行の任意の１行をアドレス指定するために用いられ、ＲＡＭ １０はこれに応答して、マルチプレクサ１４のデータ入力に行全体（つまり、１２８バイト）を出力する。接続メモリ１２からの１３アドレスビットのうちの残りの７ビットは、マルチプレクサ１４がこれらのビットに応答して、ＲＡＭ １０から与えられた１２８バイトの任意の１バイトを選択して、この選択したバイトを１つの出力チャネルＯＣＨＤに出力するようにマルチプレクサ１４を制御するために用いられる。したがって、連続する４８クロックサイクルの過程で、各クロックサイクルごとにこの動作を用いると、接続メモリ１２からのアドレスによってＲＡＭ １０内の任意のバイトが選択され、そのバイトは所望の１つの出力チャネルＯＣＨＤに出力される。
【００１４】
図４は、１つの好適実施例によるスイッチング・システム１００を示しているが、このシステムでは、図３からのＲＡＭ １０とそれに関連する構造体が１２８回複製されており、システム１００は、１つの集積回路ＩＣ上に好適に形成される。複製された構造体に名称をつけるために、類似であり１２８回複製される図３の各構造体に０から１２７の添え字を追加する。たとえば、バスＢがＩＣＨ０からＩＣＨ１２７までの入力チャネルから１２８入力バイトを受信すると、図４におけるバスＢは、これらのバイトを連結した１２８バイト語として与えるために、１２８個のＲＡＭ１００から１０１２７のそれぞれに接続される。さらに各ＲＡＭ１０ｘから１０１２７は、各ＲＡＭの語（つまり、行）アドレスを増分してアドレス指定した行に次の１２８バイトの組を書き込み、この処理を合計４８回繰り返すことによって書き込まれる。したがって、４８回の書き込みの終了時点では、各ＲＡＭ１０ｘから１０１２７は、他のＲＡＭのそれぞれの中にあるデータの正確なコピーを格納する。次に各ＲＡＭ１０ｘから１０１２７は、対応する出力チャネルに関して読み出される。次に一例としてＲＡＭ １００に注目すると、このＲＡＭは、接続メモリ１２０から読み出しアドレスを受信し、接続メモリ１２０は、出力チャネルＯＣＨ０に対する所望の接続パターン、つまり、４８ ＳＴＳ−４８クロックサイクルを介して出力チャネルＯＣＨ０に読み出される４８バイトを指定する接続パターンを格納する。しかし、同時に他の各ＲＡＭ １０ｘにも、対応する出力チャネルＯＣＨｘに対する接続パターンを備えた対応する接続メモリ１２がある。したがって、同じ４８クロックサイクル中、そのＲＡＭ １００は、出力チャネルＯＣＨ０に４８バイトを与えるために読み出され、次に出力チャネルＯＣＨ１に４８バイトを与えるためにＲＡＭ １０１が読み出され、出力チャネルＯＣＨ２に４８バイトを与えるためにＲＡＭ １０２が読み出され、以下同様に出力チャネルＯＣＨ１２７に４８バイトを与えるためにＲＡＭ １０１２７が読み出される。このように、スイッチング・システム１００全体としての容量は、４８ ＳＴＳ−４８クロックサイクル（つまり、１つのＳＴＳ−１バイト間隔）を介して、システム１００は、入力チャネルＩＣＨ０からＩＣＨ１２７から出力チャネルＯＣＨ０からＯＣＨ１２７の任意の１つに、合計４８ ｘ １２８
＝ ６，１４４バイトをスイッチすることができるようになっている。
【００１５】
図５は、他の実施例によるユニット１０Ｕを示しているが、このユニット１０Ｕは、図４の各ＲＡＭ１０ｘから１０１２７と以下に説明する別の実施例の中の別のＲＡＭとともに、図３のＲＡＭ １０の代わりに用いられる。紹介すると、ユニット１０Ｕは２つのＲＡＭ １０ａおよび１０ｂを含み、動作する場合、「ピンポン」効果として動作するたためにこれらのＲＡＭの１つは読み出されて他のＲＡＭは書き込まれ、その逆も成立する。このように、また以下に説明するように、連続的なデータのスループットが用意されている。２つのＲＡＭ １０ａおよび１０ｂは、バスＢに接続されてバスＢからデータを受信するが、ここでバスＢは、３１１．０４ ＭＨｚのクロックサイクル（つまり、ＳＴＳ−４８バイト間隔）ごとに異なる１２８入力チャネルから連結された１２８バイトを与える。さらに、２つのＲＡＭ １０ａおよび１０ｂは、これらのＲＡＭの書き込み中に２つのＲＡＭの行アドレスを増分するアドレス増分回路１１に接続される。読み込みのために、接続メモリ１２によって各ＲＡＭ １０ａおよび１０ｂのアドレスが指定され、メモリ１２は、２つのＲＡＭ用の所望の接続パターンを格納する。
それだけでなく、そのパターンは、それぞれがＲＡＭ １０ａおよび１０ｂからの各データ出力に接続されるマルチプレクサ１４ａおよび１４ｂに対してアドレスを与える。２つのマルチプレクサ１４ａおよび１４ｂの出力がマルチプレクサ１５のデータ入力として接続されると、マルチプレクサ１５は、制御信号Ｒａ／Ｒｂによって制御され、その出力端子で出力チャネルＯＣＨＤに対してデータを与える。
【００１６】
ユニット１０Ｕの動作は、上で紹介したピンポン動作を追加したＲＡＭ １０に対する上記説明と多くの点で同じである。特に、３１１．０４ ＭＨｚのＳＴＳ−４８クロック周波数のとき、データがバスＢに与えられると、第１のＳＴＳ−１バイト間隔中（つまり、４８個のＳＴＳ−４８クロック周期）、この２つのＲＡＭ １０ａおよび１０ｂの１つだけが書き込まれ、他の１つは読み出される。したがって、例えば信号ＲａおよびＲｂは相補的であり、ＲＡＭ １０ａおよび１０ｂの読み出し中はそれぞれ動作可能である。たとえば、第１の組の４８ ＳＴＳ−４８クロック周期に対してＲａが動作可能であるのでＲＡＭ １０ｂは読み出されており、同時にＲｂが動作不能になっているのでＲＡＭ １０ｂは書き込まれていると想定する。したがって、これらの状態の場合、第１の組の４８ＳＴＳ−４８クロック周期中、バスＢはＲＡＭ １０ｂに対して、各ＳＴＳ−４８クロックサイクル中に増分回路１１によって与えられるときと同様、ＲＡＭ１０ｂのアドレスの増分によって容易に連結された１２８バイトの語を与える。しかし、この同じ第１の組の４８ ＳＴＳ−４８クロック周期中、ＲＡＭ １０ａは、ＲＡＭ １０に関する上記説明と同様に読み出される。したがって、ＳＴＳ−４８の各サイクルごとに、接続メモリ１２は１３ビットのアドレスを与え、その６ビットはＲＡＭ １０ａから出力される行のアドレスを指定し、その７ビットによって、マルチプレクサ１４ａは、その行から選択されたバイトをマルチプレクサ１５の入力に出力する。さらにＲａの値が確定すると、その選択されたバイトは所望の出力チャネルＯＣＨＤに対して出力される。したがって、第１の組の４８ ＳＴＳ−４８クロック周期が終了すると、４８行がＲＡＭ １０ａから読み出され、各行からバイトが選択されていて、同時に４８行がＲＡＭ １０ｂに書き込まれている。
【００１７】
ユニット１０Ｕの動作を続けると、第１の組のＳＴＳ−４８クロック周期に直ちに続くものは第２の組のＳＴＳ−４８クロック周期であり、その第２の組のクロック周期中、ＲａおよびＲｂの状態は、第１の組のクロック周期中の状態と比べて反転される。したがって、この第２の組のクロック周期中、ＲＡＭ １０ａは書き込まれ、ＲＡＭ １０ｂは読み出され、この２つの動作は、第１の組のクロック周期に対する上記説明と同じように発生するが、ＲＡＭ １０ａおよび１０ｂと相対的に逆の関係で発生する。したがって簡潔に言えば、ＲＡＭ １０ａは、各書き込みごとにそのアドレスを増分することによって書き込まれ、ＲＡＭ１０ｂは接続メモリ１２からＲＡＭ １０ｂにアドレスを与えることによって読み出され、読み出された語はマルチプレクサ１４ｂに出力され、マルチプレクサ１４ｂからマルチプレクサ１５に１バイトが与えられると、次にマルチプレクサ１５が、そのバイトを出力チャネルＯＣＨＤに出力する。上記説明が与えられているので、当業者は、２つのＲＡＭ １０ａおよび１０ｂの使用によって読み出し動作を中断させずに連続して実行することができることを理解できるであろう。つまり、最初に書き込まれるＲＡＭを待ち合わせるために、４８ ＳＴＳ−４８クロック周期が停止することはない。同様に、書き込み動作を中断させずに連続して実行することができる。つまり、最初に読み出されるＲＡＭ内の前のデータを待ち合わせるために、４８ ＳＴＳ−４８クロック周期が停止することはない。
【００１８】
図６は、他の好適実施例によるスイッチング・システム１１０を示しており、ここで再びＲＡＭ １０と図３および図４の類似の構造体とを複製してもよいし、ユニット１０Ｕとその構造体とを複製してもよいが、次に示すことは例外である。システム１１０は好適に集積回路に形成される。さらに、システム１１０におけるＲＡＭ １０’ｘのサイズは、図３のＲＡＭ １０と同じであるが、各ＲＡＭ １０’ｘの読み出し速度は、図４のシステム１００におけるＲＡＭ １０ｘと比べると２倍である。換言すると、ＲＡＭ １０’ｘはＳＴＳ−１間隔ごとに４８バイトの速度で読み出されるので、このような各ＲＡＭは３１１．０４ＭＨｚで読み出されることに関する上記説明を想起されたい。対照的に、システム１１０における各ＲＡＭ １０’ｘは、当業者によって既に確認できているように、２倍の速度、つまり、２ ｘ ３１１．０４ ＝ ６２２．０８ ＭＨｚで読み出されるようにつくられている。以下に説明するように、システム１１０の各ＲＡＭ １０’ｘは、相対的に２倍の速度で読み出されるのであるから、ＲＡＭ１０’ｘは１チャネルではなく２つの出力チャネルにデータを与えることができる。それに加え、以下に説明するように、各ＲＡＭ １０’ｘによって２つのこのようなチャネルがサポートされるのであるから、各ＲＡＭ １０’ｘのアドレスを指定する接続パターンを与える変更がなされている。
【００１９】
図６の構造体に注目すると、ＲＡＭ １０’０からＲＡＭ １０’６３まで名称が付与され、各ＲＡＭの構造が同じである全部で６４個の倍速ＲＡＭが存在する。次に一例としてＲＡＭ １０’０に注目すると、接続メモリ１６０は、アドレスを与えるために一部がＲＡＭ １０’０に接続され、一部がマルチプレクサのデータ入力でＲＡＭ １０’０の出力を受信するために接続されたマルチプレクサ１４’０に接続されているが、このような装置は、図３のＲＡＭ １０に関する上記説明と同じように、ＲＡＭ １０’０に６，１４４バイトが書き込まれた後、ＲＡＭ １０’０を読み出すために与えられている。しかし、マルチプレクサ１４’０の出力は、出力チャネルＯＣＨ０またはＯＣＨ１のいずれかに与えられることを指示する等価機能として用意されているスイッチ１８０に接続されることに注意されたい。さらにこの点について、接続メモリ１６０は、図４のシステム１００について用いられている参照番号とは異なる参照番号が付与されている。何故ならば、前者は次に２つの出力チャネルＯＣＨ０とＯＣＨ１の接続パターンを格納するからである。代替的に図４で１２０および１２１として示されている２つの別々の接続メモリを多重化して、同じ結果、つまり２つの出力チャネルＯＣＨ０とＯＣＨ１の接続パターンを与えることを達成してもよい。代替方法として、出力ビットが２倍ある１つの接続メモリを用いてもよい。
【００２０】
システム１１０の動作は次の通りである。第１に、書き込み周期を形成する４８クロックサイクルの各サイクルごとに、上記説明のようにバスＢが１２８入力チャネルの各チャネルからのデータ・バイトを連結すると、これらの連結した語のそれぞれは、ＲＡＭ １０’０からＲＡＭ １０’６３のそれぞれの同じ行に書き込まれる。したがって、この４８クロックサイクルの書き込み周期の後、ＲＡＭ １０’０からＲＡＭ １０’６３のそれぞれは、各自の中にＳＴＳ−１バイト間隔全体に相当するデータを格納する。第２に、読み出し周期を形成する次の４８クロックサイクルの各サイクルごとに、ＲＡＭ １０’０からＲＡＭ １０’６３のそれぞれが２回読み出される。換言すると、これらのＲＡＭは着信データ規格（たとえば、ＳＴＳ−４８）のバイト間隔の２倍の速度で読み出されるように形成されることを想起されたい。これら２つの読み出しの第１の場合、対応する接続メモリ１６ｘは、第１の出力チャネルのアドレスを与え、これら２つの読み出しの第２の場合、対応する接続メモリ１６ｘは、第２の出力チャネルのアドレスを与える。上記と同じＲＡＭのサイズが与えられているので、ここでもアドレスは好適に１３ビットであり、この１３ビットのうちの６ビットは、対応するＲＡＭ １０’ｘの４８行の任意の１行のアドレスを指定し、１３ビットの残りの７ビットは、対応するマルチプレクサ１４’ｘを制御するために用いられる。
【００２１】
上記の例として、ＲＡＭ １０’０に注目すると、１つのＳＴＳ−４８クロックサイクル中にＲＡＭ １０’０は２回読み出される。第１の読み出しのとき、接続メモリ１６０が、出力チャネルＯＣＨ０に与えられるデータのアドレスを与えると、そのアドレスによって、データがマルチプレクサ１４’０に与えられ、次にスイッチ１８０に対して出力されると、スイッチ１８０は、出力チャネルＯＣＨ０にそのデータを送る。第２の読み出しのとき、接続メモリ１６０が出力チャネルＯＣＨ１に与えられるデータのアドレスを与えると、そのアドレスによって、データがマルチプレクサ１４’０に与えられ、次にスイッチ１８０に対して出力されると、スイッチ１８０は、出力チャネルＯＣＨ１にそのデータを送る。したがって、一連の４８クロックサイクルの過程で各クロックサイクルごとにこの動作を用いると、接続メモリ１２からの２つのアドレスでＲＡＭ １０’０内の任意の２バイトを選択することができ、一対の出力チャネルＯＣＨ０およびＯＣＨ１に対してそれらのバイトがそれぞれ出力される。システム１１０の前の動作が与えられると、一連の４８クロックサイクルの終了時点で、出力チャネルＯＣＨ０およびＯＣＨ１のそれぞれに対して４８ ＳＴＳ−４８バイトが出力されている。同じように、ＲＡＭ １０’１から１０’６３のそれぞれは、１対の出力チャネルに対して合計４８ ＳＴＳ−４８バイトを与える。したがって、図６のシステム１１０は、図４のシステム１００と同じ効果的なスループットと総合データ・レート、つまり、１つのＳＴＳ−１バイト間隔で１２８チャネルに対して合計６，１４４バイトを与える。しかし、それだけでなく、システム１１０は、システム１００と比べると半数のＲＡＭ（とマルチプレクサ）だけを用いてシステム１１０のスループットを達成する。結果としてシステム１１０は、システム１００と比べるとかなり小さい集積回路チップ面積を必要とするので、このような方法は、コスト、複雑性および当業者には公知の他の条件を低減するなど、たいていの状況で好適であると思われる。
【００２２】
他の実施例に対して考慮されていることは、システム１１０の方法をさらに少数のＲＡＭに拡張することである。たとえば、各ＲＡＭ １０’ｘがＳＴＳ−１バイト・レート３１１．０４ ＭＨｚの３倍で読み出されうる場合、ＲＡＭ １０’ｘの数は、１２８／３から端数が切り上げられた整数、つまり４３個のＲＡＭに等しい整数に減少し、１つだけを除く全部のＲＡＭは、３つの出力チャネルに対して出力を与え（残りの１つは２つの出力チャネルに出力を与え）る。他の実施例として、各ＲＡＭ １０’ｘがＳＴＳ−１バイト・レート３１１．０４ ＭＨｚの４倍で読み出されうる場合、ＲＡＭ １０’ｘの数は、１２８／４ ＝３２ ＲＡＭに減少し、これらのＲＡＭのそれぞれは、４つの出力チャネルに対して出力する。したがって、当業者は、ＲＡＭの読み出し周波数がＳＴＳ−４８データ・クロック周波数（たとえば、３１１．０４ ＭＨｚ）を超過する程度までＲＡＭの数を減少させることができることを理解できるであろう。
【００２３】
システム１１０に関して追加される２つの観察は、注目に値する。第１に、システム１１０は一対の出力チャネルごとに１つのＲＡＭを示しているが、好適実施例における図６のユニット１０Ｕは、図示されているＲＡＭ １０’ｘごとに用いられる。つまり、このような各ＲＡＭは、上記説明のとおり、実際にピンポンのように動作する一対のＲＡＭを含む。第２に、システム１１０の好適実施例は、バスＢによって与えられるＳＴＳ−１データ・バイト・レート３１１．０４ＭＨｚに比べてＲＡＭ書き込み速度を増加（たとえば、２倍に）するが、ＲＡＭに関連する出力回路に対してこのような増加した速度を適用しない理由がありうる。たとえば、ＳＴＳ−１データ・バイト・レート３１１．０４ ＭＨｚの２倍でクロック動作する１つの対応する出力マルチプレクサ１４０ではなく、ＲＡＭ １０’０について代替可能な方法は、それぞれが同じＳＴＳ−１データ・バイト・レート３１１．０４ ＭＨｚでクロック動作する２つの別々のマルチプレクサにＲＡＭ １０’０の出力を接続することである。事実、このようにＡＳＩＣをより便利にするＡＳＩＣの流れと設計ツールの限界がありうるから、ＲＡＭは基本データ・レートの倍数でクロック動作するようになっているが、基本データ・レートで各コピーをクロック動作させうるように、他の出力回路を２重化してもよい。
【００２４】
図７は、前述の実施例のいずれかと組み合わせて用いられ、システム内のＲＡＭをＲＡＭ １０Ｃと交換することによって代替可能なシステムの実施例を追加することができる代替可能なＲＡＭ １０Ｃを示している。紹介として、前述の実施例においては、各ＲＡＭ １０（またはそのＲＡＭの変形）に対するＳＴＳ−４８バイト書き込み速度は３１１．０４ ＭＨｚであることを想起されたい。たとえば、図３に関連して、各行は、３１１．０４ ＭＨｚの速度で１２８バイトが書き込まれ、各サイクルの周期が１／３１１．０４ ＭＨｚである４８クロックサイクルの終了時点で４８行を埋めることを想起されたい。対照的に、図７のＲＡＭ １０Ｃについては、ＲＡＭ １０Ｃが３１１．０４ ＭＨｚのＳＴＳ−４８クロック速度の２倍で書き込まれる、つまり、ＲＡＭ １０Ｃが２ ｘ ３１１．０４ ＭＨｚ ＝ ６２２．０８ ＭＨｚ で書き込まれるように、ＲＡＭ １０Ｃは、当業者によって確認されうるようにＲＡＭ １０Ｃがつくられている。ＲＡＭ １０Ｃの書き込み速度の容量が２倍になっているので、ＲＡＭ１０Ｃは、４８ ｘ ３１１．０４ ＭＨｚ クロックサイクルの後で、６，１４４バイトを記憶することが必要であることに注意されたい。したがって、図３のＲＡＭ １０に比べてＲＡＭ １０Ｃの行の数が２倍になり、バイト列が半数になるようにＲＡＭ １０Ｃのアスペクト比が変更される。特に、ＲＡＭ １０Ｃは、行０から行９５まで名称が付与された９６行を含み、各行は６４バイトを格納するサイズであって、０から６３まで６４バイト列がつくられる。さらに、ＲＡＭ １０Ｃはバイト列０からバイト列６３までの６４列を含む。したがって、３１１．０４ ＭＨｚのクロックサイクルごとに書き込み速度がクロックサイクル・レートの２倍であるから、ＲＡＭ １０Ｃの行のうちの２行が書き込まれる。たとえば、行０に注目すると、３１１．０４ ＭＨｚの書き込み速度の半分に等しい第１の時限において、行０は、バイトＳ００，０からバイトＳ００，６３が書き込まれ、３１１．０４ ＭＨｚの書き込み速度の半分に等しい第２の時限において、行１は、バイトＳ００，６４からバイトＳ００，１２７が書き込まれる。対照的に、図３のＲＡＭ １０に注目すると、そのＲＡＭの行０は、バイトＳ００，０からバイトＳ００，１２７までを格納する、つまり、ＲＡＭ １０は、行の中に２倍の数のバイトを格納し、その複数バイトの行は、ＲＡＭ １０Ｃの１行と比べて、２倍長く書き込まれることを必要とすることが判る。
【００２５】
ＲＡＭ １０Ｃの方法は、本明細書で説明した各種実施例で用いられうるので、当業者はいろいろな理由でそうすることが望ましいことを承知している。特にＲＡＭ １０とＲＡＭ １０Ｃのアスペクト比を比べて、たいていの場合、後者がより好ましいことを理解されたい。特にＲＡＭ １０には、各行が１，０２４ビット（つまり、１２８バイトｘ ８ビット ＝ １，０２４ビット）を含む行が４８ある。したがって、行／列のビット比は、４８／１，０２４である。対照的に、ＲＡＭ １０Ｃには、各行が５１２ビットを含む行が９６ある。したがって、ＲＡＭ １０Ｃのアスペクト比は、ＲＡＭ １０のアスペクト比と比べるとより正方形に近いので、ＲＡＭ １０と比べると、ＲＡＭ １０Ｃをつくるときの総面積（ｏｖｅｒｈｅａｄ ａｒｅａ）を減少させる改善の余地がある。換言すると、ＲＡＭ １０Ｃはより正方形に近いのであるから、有意であると考えられる程度まで、それをつくるために必要な面積を小さくすることができる。このため出力語を（ＲＡＭ読み出しアドレスビットを１ビット追加することを必要とするが、マルチプレクサの出力ビットを１つ減少させて）５１２ビットにして、マルチプレクサの制御ビットを１ビット少なくすることが必要なので、そうしない場合に必要だった構造よりも小さくなるため、最終出力マルチプレクサのサイズとコストは半減する。
【００２６】
他の実施例に対して考慮したことは、ＲＡＭ １０Ｃの方法を、ＳＴＳ−４８クロック周波数の他の倍数にさらに拡張して、より速い書き込み速度と、それに対応して一組の入力チャネルから並列で与えられる各組のデータを格納する多数の行とを必要とすることである。したがって、１２８入力チャネルの例の説明を続けると、１２８バイトの入力をＲＡＭの３行に分割しＲＡＭの幅を４３バイトに、ＲＡＭの高さを４８ ＊ ３ ＝ １４４行にして、所定のＲＡＭをＳＴＳ−４８周波数の３倍で書き込んでもよい。このような場合、読み出しアドレスの符号化はより複雑になる。何故ならば、各行の入力バイト数が均等に割り切れないからである。さらに読み出しアドレスの符号化は、１２８バイトをＲＡＭのバイト幅で割った商を求めることであり、列のアドレスは剰余である。本例においては、ＳＴＳ−４８周波数の４倍でＲＡＭが書き込まれる場合は、これらの制約は存在しない。何故ならば、１２８バイトは１２８／４ ＝ ３２行に均等に割り切れるからである。速度におけるさらなる増加に関するこの態様を結論づけると、さらに高いＲＡＭ書き込みクロック周波数に関するある種の他の例の場合でも、ＲＡＭ内の行の全数は、クロック周波数の増加と同じ倍数（たとえば、前の例では３倍）で増加し、列の数は、クロック周波数の増加と同じ倍数で割られたクロックサイクルの入力バイト数によって形成される商の次の最大の整数に等しい（たとえば、同じ前の例における１２８／３ ＝ ４２．６は４３に丸められる）。
【００２７】
図７のＲＡＭ １０Ｃに関する他の検討条件として、この好適実施例は、バスＢによって与えられる３１１．０４ＭＨｚのＳＴＳ−１データ・バイト・レートに比例してＲＡＭ書き込み速度を増加させる（たとえば２倍にする）が、外部速度（ｏｆｆ−ｃｈｉｐ ｓｐｅｅｄ）の倍数でＲＡＭ １０Ｃを書き込むためには、ＲＡＭ １０Ｃに関連する入力回路に対してつくることができる変形が存在する。たとえば、外部のＳＴＳ−１バイト・データ・レートは３１１．０４ＭＨｚであり、これが３１１．０４ＭＨｚの各サイクル中に１，０２４ビットを与えるが、一代替実施例におけるＲＡＭ １０Ｃは、５１２ビットの内部バスから６２２．０８ ＭＨｚのレートで書き込まれる。他の代替方法として、ＲＡＭ １０Ｃは、各書き込み動作でバスＢから１，０２４ビットの半分を選択するように接続されるマルチプレクサから書き込まれてもよいので、これらの選択されたビットはＲＡＭ １０Ｃの行に書き込まれる。さらに別の代替方法は、当業者によって与えられるかもしれない。
【００２８】
図８は、前の実施例の中のＲＡＭを交換することによって、前の実施例のいずれかと組み合わせて用いられ別の代替可能なシステムの実施例を追加することができる代替可能なＲＡＭ １０Ｄを示している。前の実施例と同様であるとして、図７のＲＡＭ １０Ｄと同様、ＲＡＭ １０Ｂは５１２の列と９６の行を含み、ＲＡＭ １０Ｄ全体としては、バイトＳＯ０，０からバイトＳ４７０，１２７として図７に示す６，１４４バイトを格納することを想起されたい。しかし、ＲＡＭ １０Ｄの５１２列は、図７のＲＡＭ １０Ｃに対して示したように、順番通り方向付けした（ｓｅｑｕｅｎｔｉａｌｌｙ−ｏｒｉｅｎｔｅｄ）バイトを含まない。この理由は、本明細書で説明したシステムは、各ＲＡＭに対して一度に５１２ビット（以前は１，０２４ビット）を書き込むが、優先権は最終的に１つの８ビット・バイトを出力することであることに本発明者が気づいたからである。したがって、出力寸法（ｏｕｔｐｕｔ ｄｉｍｅｎｓｉｏｎ）は、入力寸法よりも小さい。対照的に、先行技術によるＲＡＭの書き込み出力寸法は読み出し出力寸法と同じである。つまり、一回の読み出し動作で読み出される列数と、一回の書き込み動作でこの種ＲＡＭに書き込まれる列数とは同じなのが普通である。これらの観察の結果として、以下に詳細に説明するように、ＲＡＭ １０Ｄは、自身の書き込みサイズに比例して自身の読み出しサイズを削減し、外部ハードウエアの条件を緩和するように構成される。
【００２９】
例としてＲＡＭ １０Ｄの行０に注目すると、ここでもＲＡＭ １０Ｄは６４個のバイト列０からバイト列６３までを含むので、各行は合計５１２ビットに等しい合計６４バイトの情報を格納する。しかし、ＲＡＭ １０Ｄの場合、第１の８バイト列（つまり、第１の６４ビット）は、その行に沿って格納される６４バイトの各情報ごとにビット０を格納する。したがって、上記と同じ約束事を用いると、行０の第１の６４列は、バイトＳ００，０からバイトＳ００，６３までのビット０を格納する。換言すると、ＲＡＭ １０Ｄが８個の等しいサイズの縦方向スライスで形成されていると考えられるならば、各スライスは、行に沿って格納された合計６４バイトに対して同じビット位置を格納するので、図８のこのような第１のスライスＳＬ０は、バイトＳ００，０からバイトＳ００，６３までの６４バイトのビット０を格納する。同様に、このような第２のスライス（図８では完全に示されていない）は、バイトＳ００，０からバイトＳ００，６３までの６４バイトのビット１を格納し、以下同様に第８のスライスＳＬ７は、バイトＳ００，０からバイトＳ００，６３までの６４バイトのビット７を格納する。このように格納する理由は以下の説明で理解される。
【００３０】
ＲＡＭ １０Ｄの他の態様においては、ＲＡＭ １０Ｄの列はグループ化され、このような各グループは対応する１つの出力マルチプレクサの入力に接続される。この好適実施例における各グループは１６列から構成されており、当業者に公知のとおり、通常、このような列は、相補信号（ｃｏｍｐｌｅｍｅｎｔａｒｙｓｉｇｎａｌ）または差動信号を用いる一対の信号を介して与えられる（ただし、説明を簡単にするため図中では１つの列として示されている）。たとえば、スライスＳＬ０に注目すると、ＳＬ０の第１の１６列のグループは、入力として対応するマルチプレクサＭ０に接続され、第２の１６列のグループは、入力として対応するマルチプレクサＭ１に接続され、第３の１６列のグループは、入力として対応するマルチプレクサＭ２に接続され、第４の１６列のグループは、入力として対応するマルチプレクサＭ３に接続される。さらなる例として、図８は、このような４つのグループを含む最終の第８のスライスＳＬ７の一部を示しており、これらのグループの４番目のグループは、入力として最終の対応するマルチプレクサＭ３１に接続されているように示されている。したがって、ＲＡＭ １０Ｄの全体について、合計３２マルチプレクサが与えられ、各マルチプレクサの入力は１６個あるので、合計５１２ビット列をＲＡＭから集める。
【００３１】
図８の描写を続けると、３２マルチプレクサＭ０からＭ３１のそれぞれの出力は、入力として対応するセンス増幅器ＳＡ０からＳＡ３１に接続される。センス増幅器は、ＲＡＭ構造体の内部にあると決められているのが普通なので、マルチプレクサＭ０からマルチプレクサＭ３１も同じくＲＡＭ構造体の内部にあると言うことができる。図８に示すように、この好適実施例における４つのセンス増幅器の出力は、例として、出力マルチプレクサＯＭ０の出力に接続されたセンス増幅器ＳＡ０からＳＡ３の出力で示されているように、１つの出力マルチプレクサへの入力としてグループ化されている。したがって、このパターンは残りのセンス増幅器に対して続いており、合計８つの出力マルチプレクサＯＭ０からＯＭ７を与える。
【００３２】
ＲＡＭ １０Ｄの書き込み動作とそれに関連する構造体は次の通りである。全体として、１サイクルで５１２ビットがＲＡＭ １０Ｄの行に書き込まれる。つまり、ＲＡＭ １０Ｄのすべての列は１つの書き込みサイクルで書き込まれるので、望ましくは、このサイクル速度は、このシステムのＳＴＳ−４８クロックサイクルのサイクル速度の２倍であることを想起されたい。さらに、行に沿ったＲＡＭ １０Ｄの入力ビットの構成は、全６４バイトのビット０が、ＲＡＭ １０Ｄの行の６４列の第１のスライスＳＬ０に書き込まれ、全６４バイトのビット１が、ＲＡＭ １０Ｄの行の６４列の第２のスライスＳＬ１に書き込まれ、以下同様に書き込まれるというようなことになっているのを、上記説明から想起されたい。この点について、このような構成は、前にはバスＢとして示されており、図８ではＢ’と示されている部分の物理的配置を再構成することによって簡単に得られることに注意されたい。換言すると、もう一度１つの行に沿って６４入力バイトが入力され、これらのバイトを交互に連結するのではなく、ビット位置０の全ビットの後にビット位置１の全ビットが続き、以下同様になるという上記説明の構成を達成するためにバスＢ’が接続される。ＳＴＳ−４８クロックサイクルの２倍の速度である次のクロックサイクルにおいて行アドレスが増分されると、再び同じビット位置をグループ化することによって、次の５１２ビットが同じように書き込まれる。この処理は、ＲＡＭ １０Ｄに６，１４４アイとのデータが完全に書き込まれるまで続行する。
【００３３】
ＲＡＭ １０Ｄの読み出し動作とそれに関連する構造は次の通りである。前の実施例と同様、所望のバイトに対する１３ビットのアドレスがＲＡＭ １０Ｄに発行される。このアドレスビットの７ビットが、９６行中の所望の１行のアドレスを指定するために用いられ、その行の複数の列がマルチプレクサＭ０からＭ３１に接続されると、これらのマルチプレクサのそれぞれは、１６入力の１つを選択するために接続されることを想起されたい。したがって、同じ組の４つのアドレスビットは、マルチプレクサＭ０からＭ３１のそれぞれに接続される。これに応答して、各マルチプレクサは１６入力中の１つだけを選択するので、１つの読み出しサイクルでＲＡＭ １０Ｄの３２列だけ、つまり、マルチプレクサＭ０からＭ３１の１つごとに１列が読み出される。したがって、結果としてマルチプレクサＭ０からＭ３１は、合計３２ビットを各自のセンス増幅器ＳＡ０からＳＡ３１に与える。
各センス増幅器ＳＡ０からＳＡ３１は当業者に公知のように動作して、各自の入力における差動入力電圧に基づいて論理値を確定する。たとえば、動作する場合、各マルチプレクサＭ０からＭ３１は１列（つまり、２つの差動信号）を選択して、各自の対応するセンス増幅器ＳＡ０からＳＡ３１に対してその信号を出力する。これに応答して、センス増幅器は、感知した差動電圧（ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ）に基づいて対応するデジタル信号を出力する。したがって、各組の４つのセンス増幅器ＳＡｘからＳＡｘ＋３は、８出力マルチプレクサＯＭ０からＯＭ７の対応する１つに合計４入力を与える。したがって、最終的には、同じ組の２つの追加アドレスビットが出力マルチプレクサＯＭ０からＯＭ７のそれぞれに接続され、これに応答して、各出力マルチプレクサは合計８出力ビットに対する１ビットを出力する。
【００３４】
図８のＲＡＭ １０Ｄについていくつかの観察を追加することができる。第１に、図示された例は、マルチプレクサの１６の因子（つまり、各マルチプレクサに対する１６列の入力）を与え、他の実施例は、１より大きいマルチプレクサ因子を用いてつくられる。いずれにしても、このようなマルチプレクサの使用は、所定の読み出しサイクル中に対応するセンス増幅器によって読み出される列の数を減少させ、センス増幅器によって出力される対応ビット数とともに、センス増幅器の数を減少させる。その上、センス増幅器の数が減少すると、センス増幅器の配置間隔（ｌａｙｏｕｔ ｐｉｔｃｈ）をより大きくすることが可能になるので回路配置の能率が向上する。
【００３５】
上記観察から、上記実施例は、各入力チャネルが交互配置されたデータ・ストリームを運ぶ複数の入力チャネルからのデータを、複数の出力チャネルの組の任意の１つに迅速にスイッチする多数の代替方法を提供することを理解することができる。その上、各種の上記方法を組み合わせて、複雑性やコストのような設計基準を最小化することができる。要約すると、次に示す１つの例の中にこれらの方法を記載できるとともに、組み合わせることができる。空間・時間スイッチは、ＳＴＳ−ｘデータに対してＮｉｎ個の入力チャネルと、ＮＯＵＴ個の出力チャネルとが備えられており、この場合のＳＴＳ−ｘデータは、６．４８ ＭＨｚのｘ倍のシステム・クロック周波数で与えられる。望ましくは、このスイッチは複数のＲＡＭを含み、各ＲＡＭは６．４８ｘ ＭＨｚのシステム・クロックよりＫＷ倍速い速度で書き込まれ、さらに各ＲＡＭは６．４８ｘ ＭＨｚのシステム・クロックよりＫＲ倍速い速度で読み出される。このスイッチは、各ユニットがＫＲ個のデータの出力チャネルに対してデータを出力するｘ／ＫＲ個のスイッチユニットを実現する。Ｎｉｎ個の入力チャネルは、Ｎｉｎ掛ける８ビットの１つの入力バスに結合されるので、入力は全ビットの連結であってもよいし、同じビット位置のビットをグループにしてもよい。各スイッチユニットごとに２つの（つまりピンとポン）ＲＡＭが存在し、Ｗを８の倍数でかつ可及的小さい数として、Ｗビットのセンス増幅器からの読み出しデータ出力幅を備えた各ＲＡＭのサイズは、ＫＷ行のｘ倍に、８／ＫＷビットのＮｉｎ倍を掛けたものである。またスイッチユニットごとに、ＫＲ語のｘ倍に、ＡＷ ＝ ｌｏｇ２（Ｎｉｎ ｘ ｘ）ビットを掛けたサイズの接続メモリが与えられる。ピンポン書き込み／読み出し動作が実行されて、ｘサイクル中に各ユニットの第１のＲＡＭが複数回書き込まれ、ｘサイクル中に各ユニットの第２のＲＡＭが複数回読み出されると、次のｘサイクルの各サイクル中に第１のＲＡＭが複数回読み出され、第２のＲＡＭが複数回書き込まれるように、この処理を反転する。読み出しと書き込みが複数回なされるということは次の通りである。ユニットＲＡＭの１つに対する書き込み動作の合計ｘサイクルの過程で、ソースとしてＮｉｎ×８ビットの書き込みデータ・バスを用いて各クロックサイクル中に（Ｎｉｎ ｘ ８）／ＫＷビットが書き込まれ、各クロックサイクル中に書き込みアドレスＫＷが増分される。ｘサイクル中のＲＡＭの読み出し動作については、各クロックサイクル中にＷビットがＲＡＭからＫＲ回読み出される。この動作は、クロックサイクルごとに接続メモリをＫＲ回読み出す（代替的には、より広い接続メモリをクロックサイクルごとに１回読み出し、サイクルごとにＫＲ回その出力を多重化する）ことによって、ＲＡＭに対して読み出しアドレスを与え、さらにサイクルごとに１回、接続メモリの読み出しアドレスを増分することによって達成される。各出力がＷビット幅であるＲＡＭのＫＲ個の出力の各出力に対するそれらのＷビットは、そのＷビットを８ビットの量に逆多重化（ｍｕｌｔｉｐｌｅｘ ｄｏｗｎ）して、そのユニットに対応するＫＲ個の出力チャネルの１つに対してデータを与えるように出力マルチプレクサに接続される。
【００３６】
これまでの記述により、好適実施例の中に含まれる各種の代替方法を示してきた。当業者は、これらの代替方法から、それらが提供する多数の利点を理解すべきである。たとえば、各入力チャネルが交互配置されたデータ・ストリームを運ぶマルチ入力チャネルからのデータを、マルチ出力チャネルの組の任意の１つに迅速にスイッチするように動作するランダム・アクセス・メモリ・スイッチング構造体が提供されている。このような構造体は、各タイム・スロットが等しいサイズのデータ量（たとえば、バイト）を収容するように決められている各種形式のタイム・スロットに分割されたデータに関して実現される。このような構造体は、光通信を含むとともに各種規格（たとえば、ＳＯＮＥＴ、ＳＤＨ）を用いる各種接点で用いられうる。そのほか、上に説明した各種態様を用い、望ましくは１つの集積回路上にマルチＲＡＭを含めることによって、効率的な装置をつくることができ、この場合、その集積回路は、他の関連回路とともに、説明したスイッチング機能を達成するためのコアとして用いられる。その上、実行可能性とともに製造可能性における大きな効率性が達成される。最後に、上で与えられた多数の方法は、本実施例を詳細に説明しきたが、特許請求の範囲によって定義される本発明の範囲から逸脱することなく、上記説明に対して様々な置き換え、修正または変更をつくることがことができることを示している。
【００３７】
以上の説明に関して更に以下の項を開示する。
（１）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリの各々が複数の単一ポート・メモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリの各々の中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路。
【００３８】
（２）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成り、
前記複数のアドレス指定可能なメモリのそれぞれは、前記メモリ・セルを含む、整数ＮＣ個の列から成り、
前記書き込む回路は、前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出し回路は、
センス増幅器回路と、
前記整数ＮＣ個の列のグループと、前記センス増幅器のグループの間に接続されたスイッチング回路であって、前記スイッチング回路が接続される前記グループのそれぞれからのサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与えるように動作可能な前記スイッチング回路と、
を含む前記データ・スイッチング回路。
【００３９】
（３）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが、メモリ・セルを含む整数ＮＣ個の列から成る、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路であって、前記整数ＮＣ個の列のそれぞれに対して、同時にデータを書き込む前記書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれの各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力する読み出し回路であって、
センス増幅器と、
前記整数ＮＣ個の列のグループと、前記センス増幅器のグループの間に接続されたスイッチング回路であって、前記スイッチング回路が接続される前記グループのそれぞれからのサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与えるように動作可能な前記スイッチング回路と、
を含む前記データ・スイッチング回路。
【００４０】
（４）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成る、
前記データ・スイッチング回路。
【００４１】
（５）同じ時限中に、データ・ストリームのそれぞれが複数の同じサイズのデータ量を含み、外部周波数で外部から前記データ・スイッチング回路に向けて伝達される前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
同じ集積回路上に形成され、行のそれぞれが複数のメモリ・セルを含む同じ数の行を含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリに、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを、前記外部周波数より高い周波数で書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれの各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路。
【００４２】
（６）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路において、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成り、
前記書き込む回路は、前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出し回路は、
センス増幅器回路と、
前記整数ＮＣ個の列のグループと、前記センス増幅器のグループの間に接続されたスイッチング回路であって、前記スイッチング回路が接続される前記グループのそれぞれからのサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与えるように動作可能な前記スイッチング回路と、
を含む前記データ・スイッチング回路。
【００４３】
（７）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリの各々が複数の単一ポート・メモリ・セルを含む、前記複数のアドレス指定可能なメモリの各々の中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法。
【００４４】
（８）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれ１つからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成り、
前記複数のアドレス指定可能なメモリのそれぞれは、前記メモリ・セルを含む、整数ＮＣ個の列から成り、
前記書き込むステップは、前記メモリ・セルを含む前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出しステップは、複数のグループのそれぞれからサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与える、
ことを含む前記方法。
【００４５】
（９）同じ時限中に、データ・ストリームのそれぞれが複数の同じサイズのデータ量を含む複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが、メモリ・セルを含むＮＣ個の列から成る、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、同時に前記書き込みステップは、整数ＮＣ個の列のそれぞれにデータを書き込み、
第２の時限中に、アドレス指定可能なメモリのそれぞれからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力し、前記読み込みステップは、複数のグループのそれぞれから列を選択し、前記選択したサブセットの列からの信号をセンス増幅器に与える、
ことを含む、データをスイッチする方法
【００４６】
（１０）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれ１つからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成る、
前記方法。
【００４７】
（１１）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含み、外部周波数で外部から前記データ・スイッチング回路に向けて伝達される前記複数のデータ・ストリームを受信し、
前記アドレス指定可能なメモリが同じ集積回路上に形成され、各行が複数のメモリ・セルを含む同じ数の行を含む前記複数のアドレス指定可能なメモリのそれぞれの中に、第１の時限中に前記外部周波数より高い周波数で前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリからそれぞれいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法
【００４８】
（１２）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれ１つからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法において、
前記複数のアドレス指定可能なメモリのそれぞれは、前記メモリ・セルを含む、整数ＮＣ個の列から成り、
前記書き込むステップは、前記メモリ・セルを含む前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出しステップは、複数のグループのそれぞれからサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与える、
ことを含む前記方法。
【００４９】
（１３）データ・スイッチング回路（１０）。本データ・スイッチング回路は、同一時限中に複数のデータ・ストリーム（ＩＣＨ０〜ＩＣＨ１２７）を受信する、少なくとも１つの入力（１０ｉｎ）を含む。各データ・ストリームは複数の同サイズのデータ量を含む。このデータ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれが、複数のメモリ・セルを含む複数のアドレス指定可能なメモリ（１０ｘ）をさらに含む。データ・スイッチング回路は、第１の時限中にデータ・ストリームによって与えられた同じ組のデータ量のコピーを複数のアドレス指定可能なメモリのそれぞれの中に書き込む回路（１１）を含む。最後に、データ・スイッチング回路は、複数のアドレス指定可能なメモリの各１つにそれぞれ接続され、第２の時限中にそれぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、その読み出したデータ量を出力チャネルに出力する読み出し回路（１３，１４）をさらに含む。
【図面の簡単な説明】
【図１】公知のＳＴＳ−１フォーマットのデータ・ストリームを示す図である。
【図２】１２８個の入力チャネルの各チャネルごとの１つのＳＴＳ−１バイト間隔に対する時間系列を示す図である。
【図３】全体を「１０」で示し、それぞれが４８個の異なるストリームからの１バイトのデータを与える、２８個の入力チャネルからのデータを格納する第１のＲＡＭの内容を示す図である。
【図４】一好適実施例に従って、ＲＡＭ １０とそれに関連する図３の構造体を、合計１２８回複製するスイッチング・システム１００を示す図である。
【図５】他の実施例によるピンポンＲＡＭ構造体を実装し、本明細書で詳細が説明されている他の各種のＲＡＭの代わりに使用できるユニット１０Ｕを示す図である。
【図６】他の好適実施例によるスイッチング・システム１１０を示す図であって、システム１１０のＲＡＭは図４のＲＡＭの２倍の速度で読み出され、各ＲＡＭが図４と比べて出力チャネルの数の２倍（または他の複数倍）をサポートすることを可能にすることを示す図である。
【図７】前に示した実施例のいずれかと組み合わせて使用できる代替可能なＲＡＭ １０Ｃを示す図であって、ＲＡＭ １０Ｃは図４のＲＡＭの２倍の速度で書き込まれるので、ＲＡＭ １０Ｃは、図４のＲＡＭの列の数の半分（または「１」より小さい分数）の列と、行の数の２倍（または他の複数倍）の行を含むことを示す図である。
【図８】前に示した実施例のいずれかと組み合わせて使用できる代替可能なＲＡＭ １０Ｄを示す図であって、ＲＡＭ １０Ｄは、異なるデータ方向と、増幅を感知する前に、複数の（たとえば、１６）のＲＡＭの列をそれぞれの内部マルチプレクサにグループ化することとを含むことを示す図である。
【符号の説明】
１０ ＲＡＭ
１０’０、１０’１、１０’６ ６４個用いる場合のＲＡＭ（６４ＲＡＭｓ）
１００、１０１、１０１２７ １２８個用いる場合のＲＡＭ（１２８ＲＡＭｓ）
１０ａ、１０ｂ ピンポンＲＡＭ
１０Ｃ、１０Ｄ 変更が加えられたＲＡＭ
１１ アドレス増分・書き込み回路
１１０、１１１、１６３ ６４ＲＡＭｓを用いる場合のアドレス増分・書き込み回路
１１０、１１１、１１１２７ １２８ＲＡＭｓを用いる場合のアドレス増分・書き込み回路
１２ 接続メモリ
１２０、１２１、１２６３ ６４ＲＡＭｓを用いる場合の接続メモリ
１２０、１２１、１２１２７ １２８ＲＡＭｓを用いる場合の接続メモリ
１３ 読み出し回路
１３０、１３１、１３６３ ６４ＲＡＭｓを用いる場合の読み出し回路
１３０、１３１、１３１２７ １２８ＲＡＭｓを用いる場合の読み出し回路
１４ マルチプレクサ（読み出し回路）
１４０、１４１、１４６３ ６４ＲＡＭｓを用いる場合のマルチプレクサ（読み出し回路）
１４０、１４１、１４１２７ １２８ＲＡＭｓを用いる場合のマルチプレクサ（読み出し回路）
１５ 出力マルチプレクサ
１８１、１８６３ スイッチ
１００、１１０ システム（ＩＣ）
【発明の属する技術分野】
本実施例は、電子スイッチ構造体に関し、より詳細には、各出力チャネルが、交互配置されたデータ・ストリームを運ぶマルチ入力チャネルからのデータを、任意の１つの組のマルチ出力チャネルに迅速にスイッチするランダム・アクセス・メモリ・スイッチング構造体に関する。このようなデータ・ストリームは各種形式で与えられるが、一例を挙げると、このようなデータは光伝送システムで与えられることが多い。たとえば、光システムは光同期伝送網（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｔｉｃａｌ ｎｅｔｗｏｒｋ：「ＳＯＮＥＴ」）規格や同期デジタル・ハイアラーキ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ：「ＳＤＨ」）規格の中で標準化されており、これらの規格は、各種データ・フォーマットを定義しており、これらのデータ・フォーマットは、以下の例で説明されているように用いられている。いずれにしても、以下詳細に説明する好適実施例によって、このような光伝送システムを改善することが可能である。
【０００２】
【発明が解決しようとする課題】
本実施例は、図１に関連した一例として次に検討するように、高速で比較的大量のデータのスイッチングに関する。特に図１は、公知のＳＴＳ−１フォーマットのデータ・ストリームを示しているが、このようなフォーマットは前記規格で定義されＳＯＮＥＴシステムで用いられており、類似のバージョンはＳＤＨシステムで用いられている。ＳＴＳ−１フォーマットは、８ビット・バイトのシリアル・ストリームを伝送するが、図１の例では、２つのこのようなバイトＢ０とバイトＢ１が示されており、ここでＢ０は、ｔ０からｔ１までのバイト間隔（ｂｙｔｅｉｎｔｅｒｖａｌ）を占有し、バイトＢ１は、ｔ１からｔ２までのバイト間隔を占有する。ＳＴＳ−１規格ではデータ速度は５１．８４ Ｍｂｉｔｓ／秒なので、バイトＢ０とバイトＢ１のような各バイトは、６．４８ ＭＨｚ （つまり、６．４８ ＭＨｚ ｘ ８ビット／秒 ＝ ５１．８４ Ｍｂｉｔｓ／秒）のビット・レートで伝送される。
【０００３】
ＳＴＳ−１と比べてデータのスループットを大きくするためには、データを交互配置して、通常、ＳＴＳ−ｘと表す他のＳＴＳ値を実行する。ここでｘは交互配置するレベルを示す。この点について、図１は公知のＳＴＳ−３フォーマットのデータ・ストリームを示している。ここでｘ ＝ ３の値は、図１に示すように、１つのＳＴＳ−１バイト間隔の中に３つのデータ・ストリームを交互配置することを示している。このようにｔ０からｔ１までのＳＴＳ−１バイト間隔中に３つの異なるストリームからの３つのバイトがＳ００、Ｓ１０およびＳ２０として示されており、添え字「０」は対応するストリーム番号Ｓ０、Ｓ１またはＳ２のバイト番号を示している。したがって、１つのＳＴＳ−１バイト間隔中、バイトＳ００、Ｓ１０およびＳ２０にそれぞれ対応する３つのＳＴＳ−３バイト間隔がそれぞれ存在する。同様に、ｔ１からｔ２までのＳＴＳ−１バイト間隔中に３つの異なるストリームからの３つのバイトがＳ０１、Ｓ１１およびＳ２１として示されている。このデータ・フォーマットが与えられているので、当業者は、ＳＴＳ−３フォーマットのデータ・レートがＳＴＳ−１の３倍、つまり、３ ｘ ５１．８４＝ １５５．２２ Ｍｂｉｔｓ／秒に等しくなることを容易に確認できるであろう。
【０００４】
図１の説明と考察を徹底すると、図１には他のＳＴＳ−ｘデータ・フォーマット、つまり、ＳＴＳ−４８のデータ・ストリームが示されている。前からの約束事（ｃｏｎｖｅｎｔｉｏｎｓ）と考察から、当業者は、ＳＴＳ−４８データが、１つのＳＴＳ−１バイト間隔中に４８の異なるシリアル・ストリームからの交互配置された４８バイトのデータを含むことを容易に理解できるであろう。したがって、一例として、ｔ０からｔ１までのＳＴＳ−１バイト間隔において、図１は、そのバイト間隔中に、第１のストリームからの第１のバイトＳ００と、各々が４７ストリームのそれぞれ１つからのそれに続く４７バイトとがあり、４８番目のデータ・ストリームによって与えられる４８番目のバイトＳ４７０で終わっていることを示している。したがって、１つのＳＴＳ−１バイト間隔中に、それぞれバイトＳ００からＳ４７０に対応する４８個のＳＴＳ−４８バイト間隔が存在する。このようにＳＴＳ−４８フォーマットのデータ・レートは、ＳＴＳ−１のバイト・レートの４８倍、つまり、４８ ｘ ５１．８４ ＝ ２，４８８．３２ Ｍｂｉｔｓ／秒、または３１１．０４ ＭＨｚのバイト・レートに等しくなる。
【０００５】
現在、各種アーキテクチャは、データ伝送のためにＳＴＳ−ｘフォーマットを用いているので、このようなシステムのために各種回路設計が開発されている。
この点について、このようなシステムにおける１つのニーズは、ＳＴＳ−ｘ入力が与えられると、ＳＴＳ−ｘ出力が必要なスイッチング回路を求めることである。さらに、ＳＴＳ−ｘストリームを交互配置してより速いデータ・レートを達成することに加えて、このようなストリームに関連することが多い他の態様は、このようなストリームの複数チャネルを入力することであって、このことは、このようなチャネルのそれぞれが同じＳＴＳ−ｘフォーマットになることを意味している。たとえば、ＳＴＳ−４８規格が１つのＳＴＳ−１バイト間隔中に４８バイトを与えると、システムは、複数チャネルのこのようなバイトを処理する能力が要求されることを想起されたい。たとえば、後で説明する好適実施例に関連した一例として実際に用いられる最新の一方法は、１２８チャネルを与える。したがって、このようなシステムは、１つのＳＴＳ−１バイト間隔（つまり、１／６．４８ ＭＨｚ）中に、各チャネルに４８バイトのストリームがあって、合計１２８ ｘ ４８ ＝ ６，１４４バイトに対する１２８チャネルを受信する。換言すると、他の１２７チャネルがそれぞれのデータ・ストリームを与えているのと同時に、各チャネルは各自のデータ・ストリームを与えている。これに応答して（Ｉｎ ｒｅｓｐｏｎｓｅ，）、これらのシステムはＳＴＳ−１バイト間隔を介してこれらの入力を受信し、次の１つのＳＴＳ−１バイト間隔中に任意の入力チャネルから任意の入力バイトを選択して、共通するＳＴＳ−１バイト間隔内で任意の出力チャネルの任意のＳＴＳ−４８バイト間隔に、その受信した入力を与えることが必要である。たとえば、特定のＳＴＳ−１バイト間隔中、入力チャネル２からのＳＴＳ−４８バイト間隔０中のバイトは、出力チャネル４９のＳＴＳ−４８バイト間隔１７にスイッチされ、同じ特定のＳＴＳ−１バイト間隔中に入力チャネル１２からのＳＴＳ−４８バイト間隔５中のバイトは、出力チャネル１０５のＳＴＳ−４８バイト間隔３２にスイッチされ、さらにこの同じ特定のＳＴＳ−１バイト間隔中には、その間隔中のすべての他の個別バイトの宛先、つまり、各個別入力チャネルの各個別バイト・ストリームから任意の出力チャネルの任意のＳＴＳ−４８バイト間隔に対して出力されることに、完全な融通性が存在しなければならない。一般に、同じか、異なっているかまたは複数のＳＴＳ−４８バイト間隔を備えた１つの出力チャネルまたは複数の出力チャネルの複数のＳＴＳ−４８バイト間隔に対して、１つの入力バイトを呼びだすことは許されている。
【０００６】
図１について上に紹介した方法でバイトをスイッチするシステムは、空間・時間スイッチング（ｓｐａｃｅ−ｔｉｍｅ ｓｗｉｔｃｈｉｎｇ）または時空交互配置スイッチング（ｔｉｍｅ−ｓｐａｃｅｄ ｉｎｔｅｒｌｅａｖｅｄ ｓｗｉｔｃｈｉｎｇ ：ＴＳＩ）と呼ばれることが多い。「時間」という用語は、１つの時限のバイトが異なる時限にスイッチすることを暗示するために用いられ、「空間」という用語は、１つのチャネル（またはストリーム）からのバイトを異なるチャネルにスイッチすることを暗示するために用いられている。その上、この機能を実行する集積回路デバイスは、スイッチ構造チップ（ｓｗｉｔｃｈ−ｆａｂｒｉｃ ｃｈｉｐｓ）と呼ばれることがあり、複雑なステージを用いることが多く、その場合の１つまたは複数のステージは、データ・バイトを時間についてスイッチし、１つまたは複数の他のステージは、データ・バイトを空間についてスイッチする。これらの方法は、速度またはデータの能力の点で制限されることが多く、複数ステージが含まれる場合は、タイミングに関連した複雑な検討が必要である。他の方法として、データ・スイッチング用に複数ポート・メモリが用いられてきたが、本質的に（ｂｙ ｄｅｆｉｎｉｔｉｏｎ）このような方法は、メモリの格納セルごとに複数ポートが必要である。結果として、この回路を形成するために必要な面積はポートの数のほぼ２乗に増加する。したがって、技術の進展に伴って移送すべきデータの量が増加すると、複数ポートの方法から見た必要な面積は、法外な費用がかからないとしても、ますます非効率になっている。
【０００７】
上記観点から、従来技術の複雑性と欠点に対処する必要性と、以下説明する好適実施例によって達成されるようなスイッチング・システムに対する要求とが生じている。
【０００８】
【課題を解決する手段】
好適実施例にはデータ・スイッチング回路が存在する。このデータ・スイッチング回路は、同じ時限中に複数のデータ・ストリームを受信する少なくとも１つの入力を含む。各データ・ストリームは、複数の同じサイズのデータ量を含む。
このデータ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、複数のアドレス指定可能なメモリをさらに含む。データ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれの中に、第１の時限中にそのデータ・ストリームによって与えられる同じ組のデータ量のコピーを書き込む回路をさらに含む。最後にこのデータ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれ１つに結合され、第２の時限中にそれぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出し、その読み出したデータ量を出力チャネルに出力する読み出し回路をさらに含む。
【０００９】
各種のデータ・スイッチング要素に関連して多くのさらなる態様が提供されている。したがって、これらの他の態様の開示を行うとともに特許を請求する。
【００１０】
【発明の実施の形態】
図１は、本明細書の発明の背景の項で説明されているので、読者はその考察の基本に精通していると想定する。
【００１１】
好適実施例は、各チャネルがいくつかのＳＴＳ−ｘデータ・ストリームを与えるいくつかの入力チャネルを受信し、そのデータの各バイトを各種出力チャネルの１つに向けられた各種時限の１つにスイッチするように動作可能である。以前に紹介したように、好適実施例の例は、入力チャネルと出力チャネルの数がともに１２８に等しい模範的な実施例とともにＳＴＳ−４８データについて示されている。この例の考察をさらに進めるため、図２は、１２８入力チャネルの各チャネルごとに、１つのＳＴＳ−１バイト間隔に対するデータの時間系列を示している。たとえば、図２に示すデータの最上部の行に注目すると、この行は、入力チャネル０から到着した各データ・ストリームから逐次到着する４８バイトを示しており、ここで各バイトはＳＡｂ，ｃと示され、（ｉ）Ａは、０から４７までのストリーム番号であり、（ｉｉ）ｂはストリーム内のバイト番号であり、１つのＳＴＳ−１バイト間隔の場合、すべてのストリームに対して同じであり、例のために「０」に等しく、（ｉｉｉ）ｃは入力チャネル番号であり、したがって、図２の第１の行では［０］に等しい。このように、最上部の行は、バイトＳ００，０からＳ４７０，０を含む。次に図２の最上部から２番目の行に注目すると、この行は、入力チャネル０と、入力チャネル２から１２７に沿って４８バイトが受信されるのと同時に、入力チャネル１から到着する各ストリームＳ０からＳ４７の４８バイトを示している。これらの約束事はこの後も用いられるので、図２の最下段の行は、入力チャネル１２７から到着するそれぞれのストリームＳ０からＳ４７の４８バイトを示している。したがって、示されているＳＴＳ−１バイト間隔が完了すると、合計４８ ｘ １２８ ＝ ６，１４４バイトが与えられる。本明細書の残りの部分を参照するために、各バイトが配置されている場合のＳＴＳ−４８バイト間隔は、そのバイトに対応する時間スロットと呼ばれる。この好適実施例の目的は、これら６，１４４バイトの任意の１バイトを、その時間スロットの任意の１つから、１つの出力ＳＴＳ−１バイト間隔の中の任意の異なる時間スロットと、１２８出力チャネルの任意の１チャネルとにスイッチすることである。換言すると、図２が１つの入力ＳＴＳ−１バイト間隔を占有する６，１４４バイトの第１のグループ（ｇｒｏｕｐｉｎｇ）だと考えられる場合、これらの好適実施例の目的は、この第１のグループからのあらゆるバイトまで選択でき、１つの出力ＳＴＳ−１バイト間隔中に、そのバイトを第２のグループにスイッチできること、つまり、第１のグループ（つまり、所定の入力チャネルと入力ＳＴＳ−１バイト間隔内の時間）内の任意の時間スロットからの各バイトを、第２のグループ（つまり、所定の出力チャネルと出力ＳＴＳ−１バイト間隔内の時間）の中の任意の時間スロットにスイッチできることである。
【００１２】
これらの好適実施例においては、一部は第１のグループのコピーを複数のランダム・アクセス・メモリ（「ＲＡＭ」）の中に格納し、出力ＳＴＳ−１バイト間隔中に所望の出力チャネルに出力する時間スロットを選択するように、そのメモリのアドレスを指定することによって、データ・バイトを入力ＳＴＳ−１バイト間隔の入力時間スロットから、１つの出力ＳＴＳ−１バイト間隔の任意の時間スロットにスイッチするという上述の目的は達成されている。この態様を紹介するため、全体として１０で表され、後で説明する他のサポート回路とともに望ましくは集積回路ＩＣ上に形成される第１のＲＡＭの内容に関する図が図３に示されている。この好適実施例におけるＲＡＭ １０は、ＲＡＭ全体のサイズを最小にするように各セルが単一ポート・セルであるいくつかの記憶セルを含むが、本発明のいくつかの態様は、複数ポートのメモリ・セルと組み合わされた場合に有利な用途がある。それだけでなく、ＲＡＭ １０は、望ましくはいくつかの記憶セルを含み、チャネルごとの入力ストリームの数に等しいいくつかの行を含むサイズであるので、この例には行０（ＲＯＷ ０）から行４７と示されている４８行が存在する。各行は、ＳＴＳ−４８バイト間隔中に入力チャネル０から１２７に沿って到着したバイトと同様、データ・バイトのストリームＳＡのそれぞれ１つからの各データ・バイトの１２８データ・バイトの格納用である。望ましくは、これらのバイトは、ＩＣＨ０からＩＣＨ１２７と示されている１２８入力チャネルから並列に１つの書き込み動作で１２８バイト（つまり１２８バイトｘ ８ビット＝１，０２４ビット）を受信する１２８バイト・バスＢから、ＲＡＭ １０の入力１０ｉｎに書き込まれる。例として、バスＢは、集積回路ＩＣの内部にあるように示されているので、含まれている説明は、システム１０が光伝送システムのように、バスＢのようなバスが、各チャネルがチップ外データ・レート（たとえば、３１１．０４ ＭＨｚのバイト・レート）でＳＴＳ−ｘデータのようなシリアル・バイト・ストリームを含む多数のチャネルからデータ・バイトを受信するシステムとともに好適に用いられていることを示すように意図されていることに注意されたい。たとえば、光伝送システムにおいては、ほぼ２．５ Ｇｂｐｓのシリアル・ビット・ストリームが１つのチャネルとしてシリアル・リンク受信機に入力される。受信機はこのストリームを検出し、バイト幅データに変換して、３１１．０４ ＭＨｚの１つのバイト幅チャネルを出力する例が上に与えられている。したがって、このような１つまたは複数の受信機は、これら１２８バイト幅チャネルを出力することができ、説明した例のバイトを与える。その特定の例にさらに注目すると、行０に沿って１２８データ・バイトＳ００，０からＳ００，１２７が示されており、図２から見ると、これらのバイトは、並列の入力チャネル０から１２７に沿って１つのバイト間隔で与えられるように示されている。したがって、好適実施例に従って、図２と図３の双方に注目すると、１つのＳＴＳ−４８バイト間隔中に図２の第１の列によって示される１２８バイトが受信され、これに応答して、１つのＳＴＳ−４８バイト間隔中にそれら１２８バイトがバスＢに与えられて連結され、図３に示すＲＡＭ １０の最下段の行の中に書き込まれる。したがって、このような動作は、望ましくはＳＴＳ−４８データに対して６，４８ＭＨｚのＳＴＳ−１レートの４８倍のクロック周波数を実行する。何故ならば、ＳＴＳ−１バイト間隔中に到着する４８バイトが存在するので、６．４８ＭＨｚ ｘ ４８ ＝ ３１１．０４ ＭＨｚのレートになるからである。信号は、高速の単一ビット幅ストリーム上のような異なるフォーマットでＲＡＭ １０を含む集積回路に入力されるが、それらの信号は、ＲＡＭ １０に入力するために、チップ上で３１１．０４ ＭＨｚの８ビット幅ストリームに好適に変換されることに注意されたい。この処理は、図３のＲＡＭ １０の対応する各行に、図２で示された各列が書き込まれることを続行する。換言すると、ＲＡＭ １０はアドレスを増分する回路１１によって歩進的にアドレス指定され、増分された各アドレス（つまり、行）は、図２の各列のバイトに対して書き込まれる。結果として、ＳＴＳ−４８バイト間隔の４８（つまり、１つのＳＴＳ−１バイト間隔）が終わるときＲＡＭ １０の内容は図２の６，１４４バイトすべてを含む。
【００１３】
図３は、一部がＲＡＭ １０にアドレスを与えるために接続され、一部がマルチプレクサのデータ入力でＲＡＭ １０の出力を受信するためにマルチプレクサ１４に接続されている接続メモリ１２を示しているが、このような装置は、上記のように６，１４４バイトが書き込まれたＲＡＭ １０を読み出すために用意されている。したがって、４８クロックサイクルの後、ＲＡＭ １０の中にはＳＴＳ−１バイト間隔全体に相当するデータが存在し、好適実施例における次の４８クロックサイクル中、次に説明する読み出し回路に関連してＲＡＭ １０は書き込みから読み出しへスイッチされる。特に接続メモリ１２は、所望の接続パターン、つまり、１２８出力チャネルのうちの１つの所望の出力チャネルＯＣＨＤに読み出される４８バイトのアドレスを格納する。この好適実施例においては、接続メモリに格納されるアドレスは１３ビットで構成される。接続メモリ１２からの１３アドレスビットのうちの６ビットは、ＲＡＭ １０の４８行の任意の１行をアドレス指定するために用いられ、ＲＡＭ １０はこれに応答して、マルチプレクサ１４のデータ入力に行全体（つまり、１２８バイト）を出力する。接続メモリ１２からの１３アドレスビットのうちの残りの７ビットは、マルチプレクサ１４がこれらのビットに応答して、ＲＡＭ １０から与えられた１２８バイトの任意の１バイトを選択して、この選択したバイトを１つの出力チャネルＯＣＨＤに出力するようにマルチプレクサ１４を制御するために用いられる。したがって、連続する４８クロックサイクルの過程で、各クロックサイクルごとにこの動作を用いると、接続メモリ１２からのアドレスによってＲＡＭ １０内の任意のバイトが選択され、そのバイトは所望の１つの出力チャネルＯＣＨＤに出力される。
【００１４】
図４は、１つの好適実施例によるスイッチング・システム１００を示しているが、このシステムでは、図３からのＲＡＭ １０とそれに関連する構造体が１２８回複製されており、システム１００は、１つの集積回路ＩＣ上に好適に形成される。複製された構造体に名称をつけるために、類似であり１２８回複製される図３の各構造体に０から１２７の添え字を追加する。たとえば、バスＢがＩＣＨ０からＩＣＨ１２７までの入力チャネルから１２８入力バイトを受信すると、図４におけるバスＢは、これらのバイトを連結した１２８バイト語として与えるために、１２８個のＲＡＭ１００から１０１２７のそれぞれに接続される。さらに各ＲＡＭ１０ｘから１０１２７は、各ＲＡＭの語（つまり、行）アドレスを増分してアドレス指定した行に次の１２８バイトの組を書き込み、この処理を合計４８回繰り返すことによって書き込まれる。したがって、４８回の書き込みの終了時点では、各ＲＡＭ１０ｘから１０１２７は、他のＲＡＭのそれぞれの中にあるデータの正確なコピーを格納する。次に各ＲＡＭ１０ｘから１０１２７は、対応する出力チャネルに関して読み出される。次に一例としてＲＡＭ １００に注目すると、このＲＡＭは、接続メモリ１２０から読み出しアドレスを受信し、接続メモリ１２０は、出力チャネルＯＣＨ０に対する所望の接続パターン、つまり、４８ ＳＴＳ−４８クロックサイクルを介して出力チャネルＯＣＨ０に読み出される４８バイトを指定する接続パターンを格納する。しかし、同時に他の各ＲＡＭ １０ｘにも、対応する出力チャネルＯＣＨｘに対する接続パターンを備えた対応する接続メモリ１２がある。したがって、同じ４８クロックサイクル中、そのＲＡＭ １００は、出力チャネルＯＣＨ０に４８バイトを与えるために読み出され、次に出力チャネルＯＣＨ１に４８バイトを与えるためにＲＡＭ １０１が読み出され、出力チャネルＯＣＨ２に４８バイトを与えるためにＲＡＭ １０２が読み出され、以下同様に出力チャネルＯＣＨ１２７に４８バイトを与えるためにＲＡＭ １０１２７が読み出される。このように、スイッチング・システム１００全体としての容量は、４８ ＳＴＳ−４８クロックサイクル（つまり、１つのＳＴＳ−１バイト間隔）を介して、システム１００は、入力チャネルＩＣＨ０からＩＣＨ１２７から出力チャネルＯＣＨ０からＯＣＨ１２７の任意の１つに、合計４８ ｘ １２８
＝ ６，１４４バイトをスイッチすることができるようになっている。
【００１５】
図５は、他の実施例によるユニット１０Ｕを示しているが、このユニット１０Ｕは、図４の各ＲＡＭ１０ｘから１０１２７と以下に説明する別の実施例の中の別のＲＡＭとともに、図３のＲＡＭ １０の代わりに用いられる。紹介すると、ユニット１０Ｕは２つのＲＡＭ １０ａおよび１０ｂを含み、動作する場合、「ピンポン」効果として動作するたためにこれらのＲＡＭの１つは読み出されて他のＲＡＭは書き込まれ、その逆も成立する。このように、また以下に説明するように、連続的なデータのスループットが用意されている。２つのＲＡＭ １０ａおよび１０ｂは、バスＢに接続されてバスＢからデータを受信するが、ここでバスＢは、３１１．０４ ＭＨｚのクロックサイクル（つまり、ＳＴＳ−４８バイト間隔）ごとに異なる１２８入力チャネルから連結された１２８バイトを与える。さらに、２つのＲＡＭ １０ａおよび１０ｂは、これらのＲＡＭの書き込み中に２つのＲＡＭの行アドレスを増分するアドレス増分回路１１に接続される。読み込みのために、接続メモリ１２によって各ＲＡＭ １０ａおよび１０ｂのアドレスが指定され、メモリ１２は、２つのＲＡＭ用の所望の接続パターンを格納する。
それだけでなく、そのパターンは、それぞれがＲＡＭ １０ａおよび１０ｂからの各データ出力に接続されるマルチプレクサ１４ａおよび１４ｂに対してアドレスを与える。２つのマルチプレクサ１４ａおよび１４ｂの出力がマルチプレクサ１５のデータ入力として接続されると、マルチプレクサ１５は、制御信号Ｒａ／Ｒｂによって制御され、その出力端子で出力チャネルＯＣＨＤに対してデータを与える。
【００１６】
ユニット１０Ｕの動作は、上で紹介したピンポン動作を追加したＲＡＭ １０に対する上記説明と多くの点で同じである。特に、３１１．０４ ＭＨｚのＳＴＳ−４８クロック周波数のとき、データがバスＢに与えられると、第１のＳＴＳ−１バイト間隔中（つまり、４８個のＳＴＳ−４８クロック周期）、この２つのＲＡＭ １０ａおよび１０ｂの１つだけが書き込まれ、他の１つは読み出される。したがって、例えば信号ＲａおよびＲｂは相補的であり、ＲＡＭ １０ａおよび１０ｂの読み出し中はそれぞれ動作可能である。たとえば、第１の組の４８ ＳＴＳ−４８クロック周期に対してＲａが動作可能であるのでＲＡＭ １０ｂは読み出されており、同時にＲｂが動作不能になっているのでＲＡＭ １０ｂは書き込まれていると想定する。したがって、これらの状態の場合、第１の組の４８ＳＴＳ−４８クロック周期中、バスＢはＲＡＭ １０ｂに対して、各ＳＴＳ−４８クロックサイクル中に増分回路１１によって与えられるときと同様、ＲＡＭ１０ｂのアドレスの増分によって容易に連結された１２８バイトの語を与える。しかし、この同じ第１の組の４８ ＳＴＳ−４８クロック周期中、ＲＡＭ １０ａは、ＲＡＭ １０に関する上記説明と同様に読み出される。したがって、ＳＴＳ−４８の各サイクルごとに、接続メモリ１２は１３ビットのアドレスを与え、その６ビットはＲＡＭ １０ａから出力される行のアドレスを指定し、その７ビットによって、マルチプレクサ１４ａは、その行から選択されたバイトをマルチプレクサ１５の入力に出力する。さらにＲａの値が確定すると、その選択されたバイトは所望の出力チャネルＯＣＨＤに対して出力される。したがって、第１の組の４８ ＳＴＳ−４８クロック周期が終了すると、４８行がＲＡＭ １０ａから読み出され、各行からバイトが選択されていて、同時に４８行がＲＡＭ １０ｂに書き込まれている。
【００１７】
ユニット１０Ｕの動作を続けると、第１の組のＳＴＳ−４８クロック周期に直ちに続くものは第２の組のＳＴＳ−４８クロック周期であり、その第２の組のクロック周期中、ＲａおよびＲｂの状態は、第１の組のクロック周期中の状態と比べて反転される。したがって、この第２の組のクロック周期中、ＲＡＭ １０ａは書き込まれ、ＲＡＭ １０ｂは読み出され、この２つの動作は、第１の組のクロック周期に対する上記説明と同じように発生するが、ＲＡＭ １０ａおよび１０ｂと相対的に逆の関係で発生する。したがって簡潔に言えば、ＲＡＭ １０ａは、各書き込みごとにそのアドレスを増分することによって書き込まれ、ＲＡＭ１０ｂは接続メモリ１２からＲＡＭ １０ｂにアドレスを与えることによって読み出され、読み出された語はマルチプレクサ１４ｂに出力され、マルチプレクサ１４ｂからマルチプレクサ１５に１バイトが与えられると、次にマルチプレクサ１５が、そのバイトを出力チャネルＯＣＨＤに出力する。上記説明が与えられているので、当業者は、２つのＲＡＭ １０ａおよび１０ｂの使用によって読み出し動作を中断させずに連続して実行することができることを理解できるであろう。つまり、最初に書き込まれるＲＡＭを待ち合わせるために、４８ ＳＴＳ−４８クロック周期が停止することはない。同様に、書き込み動作を中断させずに連続して実行することができる。つまり、最初に読み出されるＲＡＭ内の前のデータを待ち合わせるために、４８ ＳＴＳ−４８クロック周期が停止することはない。
【００１８】
図６は、他の好適実施例によるスイッチング・システム１１０を示しており、ここで再びＲＡＭ １０と図３および図４の類似の構造体とを複製してもよいし、ユニット１０Ｕとその構造体とを複製してもよいが、次に示すことは例外である。システム１１０は好適に集積回路に形成される。さらに、システム１１０におけるＲＡＭ １０’ｘのサイズは、図３のＲＡＭ １０と同じであるが、各ＲＡＭ １０’ｘの読み出し速度は、図４のシステム１００におけるＲＡＭ １０ｘと比べると２倍である。換言すると、ＲＡＭ １０’ｘはＳＴＳ−１間隔ごとに４８バイトの速度で読み出されるので、このような各ＲＡＭは３１１．０４ＭＨｚで読み出されることに関する上記説明を想起されたい。対照的に、システム１１０における各ＲＡＭ １０’ｘは、当業者によって既に確認できているように、２倍の速度、つまり、２ ｘ ３１１．０４ ＝ ６２２．０８ ＭＨｚで読み出されるようにつくられている。以下に説明するように、システム１１０の各ＲＡＭ １０’ｘは、相対的に２倍の速度で読み出されるのであるから、ＲＡＭ１０’ｘは１チャネルではなく２つの出力チャネルにデータを与えることができる。それに加え、以下に説明するように、各ＲＡＭ １０’ｘによって２つのこのようなチャネルがサポートされるのであるから、各ＲＡＭ １０’ｘのアドレスを指定する接続パターンを与える変更がなされている。
【００１９】
図６の構造体に注目すると、ＲＡＭ １０’０からＲＡＭ １０’６３まで名称が付与され、各ＲＡＭの構造が同じである全部で６４個の倍速ＲＡＭが存在する。次に一例としてＲＡＭ １０’０に注目すると、接続メモリ１６０は、アドレスを与えるために一部がＲＡＭ １０’０に接続され、一部がマルチプレクサのデータ入力でＲＡＭ １０’０の出力を受信するために接続されたマルチプレクサ１４’０に接続されているが、このような装置は、図３のＲＡＭ １０に関する上記説明と同じように、ＲＡＭ １０’０に６，１４４バイトが書き込まれた後、ＲＡＭ １０’０を読み出すために与えられている。しかし、マルチプレクサ１４’０の出力は、出力チャネルＯＣＨ０またはＯＣＨ１のいずれかに与えられることを指示する等価機能として用意されているスイッチ１８０に接続されることに注意されたい。さらにこの点について、接続メモリ１６０は、図４のシステム１００について用いられている参照番号とは異なる参照番号が付与されている。何故ならば、前者は次に２つの出力チャネルＯＣＨ０とＯＣＨ１の接続パターンを格納するからである。代替的に図４で１２０および１２１として示されている２つの別々の接続メモリを多重化して、同じ結果、つまり２つの出力チャネルＯＣＨ０とＯＣＨ１の接続パターンを与えることを達成してもよい。代替方法として、出力ビットが２倍ある１つの接続メモリを用いてもよい。
【００２０】
システム１１０の動作は次の通りである。第１に、書き込み周期を形成する４８クロックサイクルの各サイクルごとに、上記説明のようにバスＢが１２８入力チャネルの各チャネルからのデータ・バイトを連結すると、これらの連結した語のそれぞれは、ＲＡＭ １０’０からＲＡＭ １０’６３のそれぞれの同じ行に書き込まれる。したがって、この４８クロックサイクルの書き込み周期の後、ＲＡＭ １０’０からＲＡＭ １０’６３のそれぞれは、各自の中にＳＴＳ−１バイト間隔全体に相当するデータを格納する。第２に、読み出し周期を形成する次の４８クロックサイクルの各サイクルごとに、ＲＡＭ １０’０からＲＡＭ １０’６３のそれぞれが２回読み出される。換言すると、これらのＲＡＭは着信データ規格（たとえば、ＳＴＳ−４８）のバイト間隔の２倍の速度で読み出されるように形成されることを想起されたい。これら２つの読み出しの第１の場合、対応する接続メモリ１６ｘは、第１の出力チャネルのアドレスを与え、これら２つの読み出しの第２の場合、対応する接続メモリ１６ｘは、第２の出力チャネルのアドレスを与える。上記と同じＲＡＭのサイズが与えられているので、ここでもアドレスは好適に１３ビットであり、この１３ビットのうちの６ビットは、対応するＲＡＭ １０’ｘの４８行の任意の１行のアドレスを指定し、１３ビットの残りの７ビットは、対応するマルチプレクサ１４’ｘを制御するために用いられる。
【００２１】
上記の例として、ＲＡＭ １０’０に注目すると、１つのＳＴＳ−４８クロックサイクル中にＲＡＭ １０’０は２回読み出される。第１の読み出しのとき、接続メモリ１６０が、出力チャネルＯＣＨ０に与えられるデータのアドレスを与えると、そのアドレスによって、データがマルチプレクサ１４’０に与えられ、次にスイッチ１８０に対して出力されると、スイッチ１８０は、出力チャネルＯＣＨ０にそのデータを送る。第２の読み出しのとき、接続メモリ１６０が出力チャネルＯＣＨ１に与えられるデータのアドレスを与えると、そのアドレスによって、データがマルチプレクサ１４’０に与えられ、次にスイッチ１８０に対して出力されると、スイッチ１８０は、出力チャネルＯＣＨ１にそのデータを送る。したがって、一連の４８クロックサイクルの過程で各クロックサイクルごとにこの動作を用いると、接続メモリ１２からの２つのアドレスでＲＡＭ １０’０内の任意の２バイトを選択することができ、一対の出力チャネルＯＣＨ０およびＯＣＨ１に対してそれらのバイトがそれぞれ出力される。システム１１０の前の動作が与えられると、一連の４８クロックサイクルの終了時点で、出力チャネルＯＣＨ０およびＯＣＨ１のそれぞれに対して４８ ＳＴＳ−４８バイトが出力されている。同じように、ＲＡＭ １０’１から１０’６３のそれぞれは、１対の出力チャネルに対して合計４８ ＳＴＳ−４８バイトを与える。したがって、図６のシステム１１０は、図４のシステム１００と同じ効果的なスループットと総合データ・レート、つまり、１つのＳＴＳ−１バイト間隔で１２８チャネルに対して合計６，１４４バイトを与える。しかし、それだけでなく、システム１１０は、システム１００と比べると半数のＲＡＭ（とマルチプレクサ）だけを用いてシステム１１０のスループットを達成する。結果としてシステム１１０は、システム１００と比べるとかなり小さい集積回路チップ面積を必要とするので、このような方法は、コスト、複雑性および当業者には公知の他の条件を低減するなど、たいていの状況で好適であると思われる。
【００２２】
他の実施例に対して考慮されていることは、システム１１０の方法をさらに少数のＲＡＭに拡張することである。たとえば、各ＲＡＭ １０’ｘがＳＴＳ−１バイト・レート３１１．０４ ＭＨｚの３倍で読み出されうる場合、ＲＡＭ １０’ｘの数は、１２８／３から端数が切り上げられた整数、つまり４３個のＲＡＭに等しい整数に減少し、１つだけを除く全部のＲＡＭは、３つの出力チャネルに対して出力を与え（残りの１つは２つの出力チャネルに出力を与え）る。他の実施例として、各ＲＡＭ １０’ｘがＳＴＳ−１バイト・レート３１１．０４ ＭＨｚの４倍で読み出されうる場合、ＲＡＭ １０’ｘの数は、１２８／４ ＝３２ ＲＡＭに減少し、これらのＲＡＭのそれぞれは、４つの出力チャネルに対して出力する。したがって、当業者は、ＲＡＭの読み出し周波数がＳＴＳ−４８データ・クロック周波数（たとえば、３１１．０４ ＭＨｚ）を超過する程度までＲＡＭの数を減少させることができることを理解できるであろう。
【００２３】
システム１１０に関して追加される２つの観察は、注目に値する。第１に、システム１１０は一対の出力チャネルごとに１つのＲＡＭを示しているが、好適実施例における図６のユニット１０Ｕは、図示されているＲＡＭ １０’ｘごとに用いられる。つまり、このような各ＲＡＭは、上記説明のとおり、実際にピンポンのように動作する一対のＲＡＭを含む。第２に、システム１１０の好適実施例は、バスＢによって与えられるＳＴＳ−１データ・バイト・レート３１１．０４ＭＨｚに比べてＲＡＭ書き込み速度を増加（たとえば、２倍に）するが、ＲＡＭに関連する出力回路に対してこのような増加した速度を適用しない理由がありうる。たとえば、ＳＴＳ−１データ・バイト・レート３１１．０４ ＭＨｚの２倍でクロック動作する１つの対応する出力マルチプレクサ１４０ではなく、ＲＡＭ １０’０について代替可能な方法は、それぞれが同じＳＴＳ−１データ・バイト・レート３１１．０４ ＭＨｚでクロック動作する２つの別々のマルチプレクサにＲＡＭ １０’０の出力を接続することである。事実、このようにＡＳＩＣをより便利にするＡＳＩＣの流れと設計ツールの限界がありうるから、ＲＡＭは基本データ・レートの倍数でクロック動作するようになっているが、基本データ・レートで各コピーをクロック動作させうるように、他の出力回路を２重化してもよい。
【００２４】
図７は、前述の実施例のいずれかと組み合わせて用いられ、システム内のＲＡＭをＲＡＭ １０Ｃと交換することによって代替可能なシステムの実施例を追加することができる代替可能なＲＡＭ １０Ｃを示している。紹介として、前述の実施例においては、各ＲＡＭ １０（またはそのＲＡＭの変形）に対するＳＴＳ−４８バイト書き込み速度は３１１．０４ ＭＨｚであることを想起されたい。たとえば、図３に関連して、各行は、３１１．０４ ＭＨｚの速度で１２８バイトが書き込まれ、各サイクルの周期が１／３１１．０４ ＭＨｚである４８クロックサイクルの終了時点で４８行を埋めることを想起されたい。対照的に、図７のＲＡＭ １０Ｃについては、ＲＡＭ １０Ｃが３１１．０４ ＭＨｚのＳＴＳ−４８クロック速度の２倍で書き込まれる、つまり、ＲＡＭ １０Ｃが２ ｘ ３１１．０４ ＭＨｚ ＝ ６２２．０８ ＭＨｚ で書き込まれるように、ＲＡＭ １０Ｃは、当業者によって確認されうるようにＲＡＭ １０Ｃがつくられている。ＲＡＭ １０Ｃの書き込み速度の容量が２倍になっているので、ＲＡＭ１０Ｃは、４８ ｘ ３１１．０４ ＭＨｚ クロックサイクルの後で、６，１４４バイトを記憶することが必要であることに注意されたい。したがって、図３のＲＡＭ １０に比べてＲＡＭ １０Ｃの行の数が２倍になり、バイト列が半数になるようにＲＡＭ １０Ｃのアスペクト比が変更される。特に、ＲＡＭ １０Ｃは、行０から行９５まで名称が付与された９６行を含み、各行は６４バイトを格納するサイズであって、０から６３まで６４バイト列がつくられる。さらに、ＲＡＭ １０Ｃはバイト列０からバイト列６３までの６４列を含む。したがって、３１１．０４ ＭＨｚのクロックサイクルごとに書き込み速度がクロックサイクル・レートの２倍であるから、ＲＡＭ １０Ｃの行のうちの２行が書き込まれる。たとえば、行０に注目すると、３１１．０４ ＭＨｚの書き込み速度の半分に等しい第１の時限において、行０は、バイトＳ００，０からバイトＳ００，６３が書き込まれ、３１１．０４ ＭＨｚの書き込み速度の半分に等しい第２の時限において、行１は、バイトＳ００，６４からバイトＳ００，１２７が書き込まれる。対照的に、図３のＲＡＭ １０に注目すると、そのＲＡＭの行０は、バイトＳ００，０からバイトＳ００，１２７までを格納する、つまり、ＲＡＭ １０は、行の中に２倍の数のバイトを格納し、その複数バイトの行は、ＲＡＭ １０Ｃの１行と比べて、２倍長く書き込まれることを必要とすることが判る。
【００２５】
ＲＡＭ １０Ｃの方法は、本明細書で説明した各種実施例で用いられうるので、当業者はいろいろな理由でそうすることが望ましいことを承知している。特にＲＡＭ １０とＲＡＭ １０Ｃのアスペクト比を比べて、たいていの場合、後者がより好ましいことを理解されたい。特にＲＡＭ １０には、各行が１，０２４ビット（つまり、１２８バイトｘ ８ビット ＝ １，０２４ビット）を含む行が４８ある。したがって、行／列のビット比は、４８／１，０２４である。対照的に、ＲＡＭ １０Ｃには、各行が５１２ビットを含む行が９６ある。したがって、ＲＡＭ １０Ｃのアスペクト比は、ＲＡＭ １０のアスペクト比と比べるとより正方形に近いので、ＲＡＭ １０と比べると、ＲＡＭ １０Ｃをつくるときの総面積（ｏｖｅｒｈｅａｄ ａｒｅａ）を減少させる改善の余地がある。換言すると、ＲＡＭ １０Ｃはより正方形に近いのであるから、有意であると考えられる程度まで、それをつくるために必要な面積を小さくすることができる。このため出力語を（ＲＡＭ読み出しアドレスビットを１ビット追加することを必要とするが、マルチプレクサの出力ビットを１つ減少させて）５１２ビットにして、マルチプレクサの制御ビットを１ビット少なくすることが必要なので、そうしない場合に必要だった構造よりも小さくなるため、最終出力マルチプレクサのサイズとコストは半減する。
【００２６】
他の実施例に対して考慮したことは、ＲＡＭ １０Ｃの方法を、ＳＴＳ−４８クロック周波数の他の倍数にさらに拡張して、より速い書き込み速度と、それに対応して一組の入力チャネルから並列で与えられる各組のデータを格納する多数の行とを必要とすることである。したがって、１２８入力チャネルの例の説明を続けると、１２８バイトの入力をＲＡＭの３行に分割しＲＡＭの幅を４３バイトに、ＲＡＭの高さを４８ ＊ ３ ＝ １４４行にして、所定のＲＡＭをＳＴＳ−４８周波数の３倍で書き込んでもよい。このような場合、読み出しアドレスの符号化はより複雑になる。何故ならば、各行の入力バイト数が均等に割り切れないからである。さらに読み出しアドレスの符号化は、１２８バイトをＲＡＭのバイト幅で割った商を求めることであり、列のアドレスは剰余である。本例においては、ＳＴＳ−４８周波数の４倍でＲＡＭが書き込まれる場合は、これらの制約は存在しない。何故ならば、１２８バイトは１２８／４ ＝ ３２行に均等に割り切れるからである。速度におけるさらなる増加に関するこの態様を結論づけると、さらに高いＲＡＭ書き込みクロック周波数に関するある種の他の例の場合でも、ＲＡＭ内の行の全数は、クロック周波数の増加と同じ倍数（たとえば、前の例では３倍）で増加し、列の数は、クロック周波数の増加と同じ倍数で割られたクロックサイクルの入力バイト数によって形成される商の次の最大の整数に等しい（たとえば、同じ前の例における１２８／３ ＝ ４２．６は４３に丸められる）。
【００２７】
図７のＲＡＭ １０Ｃに関する他の検討条件として、この好適実施例は、バスＢによって与えられる３１１．０４ＭＨｚのＳＴＳ−１データ・バイト・レートに比例してＲＡＭ書き込み速度を増加させる（たとえば２倍にする）が、外部速度（ｏｆｆ−ｃｈｉｐ ｓｐｅｅｄ）の倍数でＲＡＭ １０Ｃを書き込むためには、ＲＡＭ １０Ｃに関連する入力回路に対してつくることができる変形が存在する。たとえば、外部のＳＴＳ−１バイト・データ・レートは３１１．０４ＭＨｚであり、これが３１１．０４ＭＨｚの各サイクル中に１，０２４ビットを与えるが、一代替実施例におけるＲＡＭ １０Ｃは、５１２ビットの内部バスから６２２．０８ ＭＨｚのレートで書き込まれる。他の代替方法として、ＲＡＭ １０Ｃは、各書き込み動作でバスＢから１，０２４ビットの半分を選択するように接続されるマルチプレクサから書き込まれてもよいので、これらの選択されたビットはＲＡＭ １０Ｃの行に書き込まれる。さらに別の代替方法は、当業者によって与えられるかもしれない。
【００２８】
図８は、前の実施例の中のＲＡＭを交換することによって、前の実施例のいずれかと組み合わせて用いられ別の代替可能なシステムの実施例を追加することができる代替可能なＲＡＭ １０Ｄを示している。前の実施例と同様であるとして、図７のＲＡＭ １０Ｄと同様、ＲＡＭ １０Ｂは５１２の列と９６の行を含み、ＲＡＭ １０Ｄ全体としては、バイトＳＯ０，０からバイトＳ４７０，１２７として図７に示す６，１４４バイトを格納することを想起されたい。しかし、ＲＡＭ １０Ｄの５１２列は、図７のＲＡＭ １０Ｃに対して示したように、順番通り方向付けした（ｓｅｑｕｅｎｔｉａｌｌｙ−ｏｒｉｅｎｔｅｄ）バイトを含まない。この理由は、本明細書で説明したシステムは、各ＲＡＭに対して一度に５１２ビット（以前は１，０２４ビット）を書き込むが、優先権は最終的に１つの８ビット・バイトを出力することであることに本発明者が気づいたからである。したがって、出力寸法（ｏｕｔｐｕｔ ｄｉｍｅｎｓｉｏｎ）は、入力寸法よりも小さい。対照的に、先行技術によるＲＡＭの書き込み出力寸法は読み出し出力寸法と同じである。つまり、一回の読み出し動作で読み出される列数と、一回の書き込み動作でこの種ＲＡＭに書き込まれる列数とは同じなのが普通である。これらの観察の結果として、以下に詳細に説明するように、ＲＡＭ １０Ｄは、自身の書き込みサイズに比例して自身の読み出しサイズを削減し、外部ハードウエアの条件を緩和するように構成される。
【００２９】
例としてＲＡＭ １０Ｄの行０に注目すると、ここでもＲＡＭ １０Ｄは６４個のバイト列０からバイト列６３までを含むので、各行は合計５１２ビットに等しい合計６４バイトの情報を格納する。しかし、ＲＡＭ １０Ｄの場合、第１の８バイト列（つまり、第１の６４ビット）は、その行に沿って格納される６４バイトの各情報ごとにビット０を格納する。したがって、上記と同じ約束事を用いると、行０の第１の６４列は、バイトＳ００，０からバイトＳ００，６３までのビット０を格納する。換言すると、ＲＡＭ １０Ｄが８個の等しいサイズの縦方向スライスで形成されていると考えられるならば、各スライスは、行に沿って格納された合計６４バイトに対して同じビット位置を格納するので、図８のこのような第１のスライスＳＬ０は、バイトＳ００，０からバイトＳ００，６３までの６４バイトのビット０を格納する。同様に、このような第２のスライス（図８では完全に示されていない）は、バイトＳ００，０からバイトＳ００，６３までの６４バイトのビット１を格納し、以下同様に第８のスライスＳＬ７は、バイトＳ００，０からバイトＳ００，６３までの６４バイトのビット７を格納する。このように格納する理由は以下の説明で理解される。
【００３０】
ＲＡＭ １０Ｄの他の態様においては、ＲＡＭ １０Ｄの列はグループ化され、このような各グループは対応する１つの出力マルチプレクサの入力に接続される。この好適実施例における各グループは１６列から構成されており、当業者に公知のとおり、通常、このような列は、相補信号（ｃｏｍｐｌｅｍｅｎｔａｒｙｓｉｇｎａｌ）または差動信号を用いる一対の信号を介して与えられる（ただし、説明を簡単にするため図中では１つの列として示されている）。たとえば、スライスＳＬ０に注目すると、ＳＬ０の第１の１６列のグループは、入力として対応するマルチプレクサＭ０に接続され、第２の１６列のグループは、入力として対応するマルチプレクサＭ１に接続され、第３の１６列のグループは、入力として対応するマルチプレクサＭ２に接続され、第４の１６列のグループは、入力として対応するマルチプレクサＭ３に接続される。さらなる例として、図８は、このような４つのグループを含む最終の第８のスライスＳＬ７の一部を示しており、これらのグループの４番目のグループは、入力として最終の対応するマルチプレクサＭ３１に接続されているように示されている。したがって、ＲＡＭ １０Ｄの全体について、合計３２マルチプレクサが与えられ、各マルチプレクサの入力は１６個あるので、合計５１２ビット列をＲＡＭから集める。
【００３１】
図８の描写を続けると、３２マルチプレクサＭ０からＭ３１のそれぞれの出力は、入力として対応するセンス増幅器ＳＡ０からＳＡ３１に接続される。センス増幅器は、ＲＡＭ構造体の内部にあると決められているのが普通なので、マルチプレクサＭ０からマルチプレクサＭ３１も同じくＲＡＭ構造体の内部にあると言うことができる。図８に示すように、この好適実施例における４つのセンス増幅器の出力は、例として、出力マルチプレクサＯＭ０の出力に接続されたセンス増幅器ＳＡ０からＳＡ３の出力で示されているように、１つの出力マルチプレクサへの入力としてグループ化されている。したがって、このパターンは残りのセンス増幅器に対して続いており、合計８つの出力マルチプレクサＯＭ０からＯＭ７を与える。
【００３２】
ＲＡＭ １０Ｄの書き込み動作とそれに関連する構造体は次の通りである。全体として、１サイクルで５１２ビットがＲＡＭ １０Ｄの行に書き込まれる。つまり、ＲＡＭ １０Ｄのすべての列は１つの書き込みサイクルで書き込まれるので、望ましくは、このサイクル速度は、このシステムのＳＴＳ−４８クロックサイクルのサイクル速度の２倍であることを想起されたい。さらに、行に沿ったＲＡＭ １０Ｄの入力ビットの構成は、全６４バイトのビット０が、ＲＡＭ １０Ｄの行の６４列の第１のスライスＳＬ０に書き込まれ、全６４バイトのビット１が、ＲＡＭ １０Ｄの行の６４列の第２のスライスＳＬ１に書き込まれ、以下同様に書き込まれるというようなことになっているのを、上記説明から想起されたい。この点について、このような構成は、前にはバスＢとして示されており、図８ではＢ’と示されている部分の物理的配置を再構成することによって簡単に得られることに注意されたい。換言すると、もう一度１つの行に沿って６４入力バイトが入力され、これらのバイトを交互に連結するのではなく、ビット位置０の全ビットの後にビット位置１の全ビットが続き、以下同様になるという上記説明の構成を達成するためにバスＢ’が接続される。ＳＴＳ−４８クロックサイクルの２倍の速度である次のクロックサイクルにおいて行アドレスが増分されると、再び同じビット位置をグループ化することによって、次の５１２ビットが同じように書き込まれる。この処理は、ＲＡＭ １０Ｄに６，１４４アイとのデータが完全に書き込まれるまで続行する。
【００３３】
ＲＡＭ １０Ｄの読み出し動作とそれに関連する構造は次の通りである。前の実施例と同様、所望のバイトに対する１３ビットのアドレスがＲＡＭ １０Ｄに発行される。このアドレスビットの７ビットが、９６行中の所望の１行のアドレスを指定するために用いられ、その行の複数の列がマルチプレクサＭ０からＭ３１に接続されると、これらのマルチプレクサのそれぞれは、１６入力の１つを選択するために接続されることを想起されたい。したがって、同じ組の４つのアドレスビットは、マルチプレクサＭ０からＭ３１のそれぞれに接続される。これに応答して、各マルチプレクサは１６入力中の１つだけを選択するので、１つの読み出しサイクルでＲＡＭ １０Ｄの３２列だけ、つまり、マルチプレクサＭ０からＭ３１の１つごとに１列が読み出される。したがって、結果としてマルチプレクサＭ０からＭ３１は、合計３２ビットを各自のセンス増幅器ＳＡ０からＳＡ３１に与える。
各センス増幅器ＳＡ０からＳＡ３１は当業者に公知のように動作して、各自の入力における差動入力電圧に基づいて論理値を確定する。たとえば、動作する場合、各マルチプレクサＭ０からＭ３１は１列（つまり、２つの差動信号）を選択して、各自の対応するセンス増幅器ＳＡ０からＳＡ３１に対してその信号を出力する。これに応答して、センス増幅器は、感知した差動電圧（ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ）に基づいて対応するデジタル信号を出力する。したがって、各組の４つのセンス増幅器ＳＡｘからＳＡｘ＋３は、８出力マルチプレクサＯＭ０からＯＭ７の対応する１つに合計４入力を与える。したがって、最終的には、同じ組の２つの追加アドレスビットが出力マルチプレクサＯＭ０からＯＭ７のそれぞれに接続され、これに応答して、各出力マルチプレクサは合計８出力ビットに対する１ビットを出力する。
【００３４】
図８のＲＡＭ １０Ｄについていくつかの観察を追加することができる。第１に、図示された例は、マルチプレクサの１６の因子（つまり、各マルチプレクサに対する１６列の入力）を与え、他の実施例は、１より大きいマルチプレクサ因子を用いてつくられる。いずれにしても、このようなマルチプレクサの使用は、所定の読み出しサイクル中に対応するセンス増幅器によって読み出される列の数を減少させ、センス増幅器によって出力される対応ビット数とともに、センス増幅器の数を減少させる。その上、センス増幅器の数が減少すると、センス増幅器の配置間隔（ｌａｙｏｕｔ ｐｉｔｃｈ）をより大きくすることが可能になるので回路配置の能率が向上する。
【００３５】
上記観察から、上記実施例は、各入力チャネルが交互配置されたデータ・ストリームを運ぶ複数の入力チャネルからのデータを、複数の出力チャネルの組の任意の１つに迅速にスイッチする多数の代替方法を提供することを理解することができる。その上、各種の上記方法を組み合わせて、複雑性やコストのような設計基準を最小化することができる。要約すると、次に示す１つの例の中にこれらの方法を記載できるとともに、組み合わせることができる。空間・時間スイッチは、ＳＴＳ−ｘデータに対してＮｉｎ個の入力チャネルと、ＮＯＵＴ個の出力チャネルとが備えられており、この場合のＳＴＳ−ｘデータは、６．４８ ＭＨｚのｘ倍のシステム・クロック周波数で与えられる。望ましくは、このスイッチは複数のＲＡＭを含み、各ＲＡＭは６．４８ｘ ＭＨｚのシステム・クロックよりＫＷ倍速い速度で書き込まれ、さらに各ＲＡＭは６．４８ｘ ＭＨｚのシステム・クロックよりＫＲ倍速い速度で読み出される。このスイッチは、各ユニットがＫＲ個のデータの出力チャネルに対してデータを出力するｘ／ＫＲ個のスイッチユニットを実現する。Ｎｉｎ個の入力チャネルは、Ｎｉｎ掛ける８ビットの１つの入力バスに結合されるので、入力は全ビットの連結であってもよいし、同じビット位置のビットをグループにしてもよい。各スイッチユニットごとに２つの（つまりピンとポン）ＲＡＭが存在し、Ｗを８の倍数でかつ可及的小さい数として、Ｗビットのセンス増幅器からの読み出しデータ出力幅を備えた各ＲＡＭのサイズは、ＫＷ行のｘ倍に、８／ＫＷビットのＮｉｎ倍を掛けたものである。またスイッチユニットごとに、ＫＲ語のｘ倍に、ＡＷ ＝ ｌｏｇ２（Ｎｉｎ ｘ ｘ）ビットを掛けたサイズの接続メモリが与えられる。ピンポン書き込み／読み出し動作が実行されて、ｘサイクル中に各ユニットの第１のＲＡＭが複数回書き込まれ、ｘサイクル中に各ユニットの第２のＲＡＭが複数回読み出されると、次のｘサイクルの各サイクル中に第１のＲＡＭが複数回読み出され、第２のＲＡＭが複数回書き込まれるように、この処理を反転する。読み出しと書き込みが複数回なされるということは次の通りである。ユニットＲＡＭの１つに対する書き込み動作の合計ｘサイクルの過程で、ソースとしてＮｉｎ×８ビットの書き込みデータ・バスを用いて各クロックサイクル中に（Ｎｉｎ ｘ ８）／ＫＷビットが書き込まれ、各クロックサイクル中に書き込みアドレスＫＷが増分される。ｘサイクル中のＲＡＭの読み出し動作については、各クロックサイクル中にＷビットがＲＡＭからＫＲ回読み出される。この動作は、クロックサイクルごとに接続メモリをＫＲ回読み出す（代替的には、より広い接続メモリをクロックサイクルごとに１回読み出し、サイクルごとにＫＲ回その出力を多重化する）ことによって、ＲＡＭに対して読み出しアドレスを与え、さらにサイクルごとに１回、接続メモリの読み出しアドレスを増分することによって達成される。各出力がＷビット幅であるＲＡＭのＫＲ個の出力の各出力に対するそれらのＷビットは、そのＷビットを８ビットの量に逆多重化（ｍｕｌｔｉｐｌｅｘ ｄｏｗｎ）して、そのユニットに対応するＫＲ個の出力チャネルの１つに対してデータを与えるように出力マルチプレクサに接続される。
【００３６】
これまでの記述により、好適実施例の中に含まれる各種の代替方法を示してきた。当業者は、これらの代替方法から、それらが提供する多数の利点を理解すべきである。たとえば、各入力チャネルが交互配置されたデータ・ストリームを運ぶマルチ入力チャネルからのデータを、マルチ出力チャネルの組の任意の１つに迅速にスイッチするように動作するランダム・アクセス・メモリ・スイッチング構造体が提供されている。このような構造体は、各タイム・スロットが等しいサイズのデータ量（たとえば、バイト）を収容するように決められている各種形式のタイム・スロットに分割されたデータに関して実現される。このような構造体は、光通信を含むとともに各種規格（たとえば、ＳＯＮＥＴ、ＳＤＨ）を用いる各種接点で用いられうる。そのほか、上に説明した各種態様を用い、望ましくは１つの集積回路上にマルチＲＡＭを含めることによって、効率的な装置をつくることができ、この場合、その集積回路は、他の関連回路とともに、説明したスイッチング機能を達成するためのコアとして用いられる。その上、実行可能性とともに製造可能性における大きな効率性が達成される。最後に、上で与えられた多数の方法は、本実施例を詳細に説明しきたが、特許請求の範囲によって定義される本発明の範囲から逸脱することなく、上記説明に対して様々な置き換え、修正または変更をつくることがことができることを示している。
【００３７】
以上の説明に関して更に以下の項を開示する。
（１）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリの各々が複数の単一ポート・メモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリの各々の中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路。
【００３８】
（２）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成り、
前記複数のアドレス指定可能なメモリのそれぞれは、前記メモリ・セルを含む、整数ＮＣ個の列から成り、
前記書き込む回路は、前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出し回路は、
センス増幅器回路と、
前記整数ＮＣ個の列のグループと、前記センス増幅器のグループの間に接続されたスイッチング回路であって、前記スイッチング回路が接続される前記グループのそれぞれからのサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与えるように動作可能な前記スイッチング回路と、
を含む前記データ・スイッチング回路。
【００３９】
（３）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが、メモリ・セルを含む整数ＮＣ個の列から成る、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路であって、前記整数ＮＣ個の列のそれぞれに対して、同時にデータを書き込む前記書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれの各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力する読み出し回路であって、
センス増幅器と、
前記整数ＮＣ個の列のグループと、前記センス増幅器のグループの間に接続されたスイッチング回路であって、前記スイッチング回路が接続される前記グループのそれぞれからのサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与えるように動作可能な前記スイッチング回路と、
を含む前記データ・スイッチング回路。
【００４０】
（４）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成る、
前記データ・スイッチング回路。
【００４１】
（５）同じ時限中に、データ・ストリームのそれぞれが複数の同じサイズのデータ量を含み、外部周波数で外部から前記データ・スイッチング回路に向けて伝達される前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
同じ集積回路上に形成され、行のそれぞれが複数のメモリ・セルを含む同じ数の行を含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリに、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを、前記外部周波数より高い周波数で書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれの各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路。
【００４２】
（６）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路において、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成り、
前記書き込む回路は、前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出し回路は、
センス増幅器回路と、
前記整数ＮＣ個の列のグループと、前記センス増幅器のグループの間に接続されたスイッチング回路であって、前記スイッチング回路が接続される前記グループのそれぞれからのサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与えるように動作可能な前記スイッチング回路と、
を含む前記データ・スイッチング回路。
【００４３】
（７）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリの各々が複数の単一ポート・メモリ・セルを含む、前記複数のアドレス指定可能なメモリの各々の中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法。
【００４４】
（８）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれ１つからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成り、
前記複数のアドレス指定可能なメモリのそれぞれは、前記メモリ・セルを含む、整数ＮＣ個の列から成り、
前記書き込むステップは、前記メモリ・セルを含む前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出しステップは、複数のグループのそれぞれからサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与える、
ことを含む前記方法。
【００４５】
（９）同じ時限中に、データ・ストリームのそれぞれが複数の同じサイズのデータ量を含む複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが、メモリ・セルを含むＮＣ個の列から成る、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、同時に前記書き込みステップは、整数ＮＣ個の列のそれぞれにデータを書き込み、
第２の時限中に、アドレス指定可能なメモリのそれぞれからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力し、前記読み込みステップは、複数のグループのそれぞれから列を選択し、前記選択したサブセットの列からの信号をセンス増幅器に与える、
ことを含む、データをスイッチする方法
【００４６】
（１０）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれ１つからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法において、
Ｍは１より大きい整数であり、
前記データ・ストリームのそれぞれは、整数ＮＴＳ個のタイム・スロットから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、ＭのＮＴＳ倍に等しい数の行から成り、
前記複数のデータ・ストリームは、整数Ｎｉｎ個のデータ・ストリームから成り、
前記複数のアドレス指定可能なメモリのそれぞれは、Ｍで除したＮｉｎに等しい商の端数を切り上げた整数に等しい数の列から成る、
前記方法。
【００４７】
（１１）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含み、外部周波数で外部から前記データ・スイッチング回路に向けて伝達される前記複数のデータ・ストリームを受信し、
前記アドレス指定可能なメモリが同じ集積回路上に形成され、各行が複数のメモリ・セルを含む同じ数の行を含む前記複数のアドレス指定可能なメモリのそれぞれの中に、第１の時限中に前記外部周波数より高い周波数で前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリからそれぞれいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法
【００４８】
（１２）同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリのそれぞれが複数のメモリ・セルを含む、前記複数のアドレス指定可能なメモリのそれぞれの中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれ１つからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法において、
前記複数のアドレス指定可能なメモリのそれぞれは、前記メモリ・セルを含む、整数ＮＣ個の列から成り、
前記書き込むステップは、前記メモリ・セルを含む前記整数ＮＣ個の列のそれぞれに同時にデータを書き込み、
前記読み出しステップは、複数のグループのそれぞれからサブセットの列を選択し、前記選択したサブセットからの信号を前記センス増幅器に与える、
ことを含む前記方法。
【００４９】
（１３）データ・スイッチング回路（１０）。本データ・スイッチング回路は、同一時限中に複数のデータ・ストリーム（ＩＣＨ０〜ＩＣＨ１２７）を受信する、少なくとも１つの入力（１０ｉｎ）を含む。各データ・ストリームは複数の同サイズのデータ量を含む。このデータ・スイッチング回路は、複数のアドレス指定可能なメモリのそれぞれが、複数のメモリ・セルを含む複数のアドレス指定可能なメモリ（１０ｘ）をさらに含む。データ・スイッチング回路は、第１の時限中にデータ・ストリームによって与えられた同じ組のデータ量のコピーを複数のアドレス指定可能なメモリのそれぞれの中に書き込む回路（１１）を含む。最後に、データ・スイッチング回路は、複数のアドレス指定可能なメモリの各１つにそれぞれ接続され、第２の時限中にそれぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、その読み出したデータ量を出力チャネルに出力する読み出し回路（１３，１４）をさらに含む。
【図面の簡単な説明】
【図１】公知のＳＴＳ−１フォーマットのデータ・ストリームを示す図である。
【図２】１２８個の入力チャネルの各チャネルごとの１つのＳＴＳ−１バイト間隔に対する時間系列を示す図である。
【図３】全体を「１０」で示し、それぞれが４８個の異なるストリームからの１バイトのデータを与える、２８個の入力チャネルからのデータを格納する第１のＲＡＭの内容を示す図である。
【図４】一好適実施例に従って、ＲＡＭ １０とそれに関連する図３の構造体を、合計１２８回複製するスイッチング・システム１００を示す図である。
【図５】他の実施例によるピンポンＲＡＭ構造体を実装し、本明細書で詳細が説明されている他の各種のＲＡＭの代わりに使用できるユニット１０Ｕを示す図である。
【図６】他の好適実施例によるスイッチング・システム１１０を示す図であって、システム１１０のＲＡＭは図４のＲＡＭの２倍の速度で読み出され、各ＲＡＭが図４と比べて出力チャネルの数の２倍（または他の複数倍）をサポートすることを可能にすることを示す図である。
【図７】前に示した実施例のいずれかと組み合わせて使用できる代替可能なＲＡＭ １０Ｃを示す図であって、ＲＡＭ １０Ｃは図４のＲＡＭの２倍の速度で書き込まれるので、ＲＡＭ １０Ｃは、図４のＲＡＭの列の数の半分（または「１」より小さい分数）の列と、行の数の２倍（または他の複数倍）の行を含むことを示す図である。
【図８】前に示した実施例のいずれかと組み合わせて使用できる代替可能なＲＡＭ １０Ｄを示す図であって、ＲＡＭ １０Ｄは、異なるデータ方向と、増幅を感知する前に、複数の（たとえば、１６）のＲＡＭの列をそれぞれの内部マルチプレクサにグループ化することとを含むことを示す図である。
【符号の説明】
１０ ＲＡＭ
１０’０、１０’１、１０’６ ６４個用いる場合のＲＡＭ（６４ＲＡＭｓ）
１００、１０１、１０１２７ １２８個用いる場合のＲＡＭ（１２８ＲＡＭｓ）
１０ａ、１０ｂ ピンポンＲＡＭ
１０Ｃ、１０Ｄ 変更が加えられたＲＡＭ
１１ アドレス増分・書き込み回路
１１０、１１１、１６３ ６４ＲＡＭｓを用いる場合のアドレス増分・書き込み回路
１１０、１１１、１１１２７ １２８ＲＡＭｓを用いる場合のアドレス増分・書き込み回路
１２ 接続メモリ
１２０、１２１、１２６３ ６４ＲＡＭｓを用いる場合の接続メモリ
１２０、１２１、１２１２７ １２８ＲＡＭｓを用いる場合の接続メモリ
１３ 読み出し回路
１３０、１３１、１３６３ ６４ＲＡＭｓを用いる場合の読み出し回路
１３０、１３１、１３１２７ １２８ＲＡＭｓを用いる場合の読み出し回路
１４ マルチプレクサ（読み出し回路）
１４０、１４１、１４６３ ６４ＲＡＭｓを用いる場合のマルチプレクサ（読み出し回路）
１４０、１４１、１４１２７ １２８ＲＡＭｓを用いる場合のマルチプレクサ（読み出し回路）
１５ 出力マルチプレクサ
１８１、１８６３ スイッチ
１００、１１０ システム（ＩＣ）
Claims (2)
- 同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、前記複数のデータ・ストリームを受信する少なくとも１つの入力と、
複数のアドレス指定可能なメモリの各々が複数の単一ポート・メモリ・セルを含む、前記複数のアドレス指定可能なメモリと、
第１の時限中に、前記複数のアドレス指定可能なメモリの各々の中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込む回路と、
前記複数のアドレス指定可能なメモリのそれぞれ各１つに結合され、第２の時限中に、前記それぞれのアドレス指定可能なメモリからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する読み出し回路と、
を含むデータ・スイッチング回路。 - 同じ時限中に、各データ・ストリームが複数の同じサイズのデータ量を含む、複数のデータ・ストリームを受信し、
第１の時限中に、複数のアドレス指定可能なメモリの各々が複数の単一ポート・メモリ・セルを含む、前記複数のアドレス指定可能なメモリの各々の中に、前記データ・ストリームによって与えられた同じ組のデータ量のコピーを書き込み、
第２の時限中に、前記アドレス指定可能なメモリのそれぞれからいくつかのデータ量を読み出して、それぞれマルチ出力チャネルに対し前記読み出したデータ量を交互に出力する、
ことを含む、データをスイッチする方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/210,756 US7315540B2 (en) | 2002-07-31 | 2002-07-31 | Random access memory based space time switch architecture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004072746A true JP2004072746A (ja) | 2004-03-04 |
Family
ID=31187418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003203568A Pending JP2004072746A (ja) | 2002-07-31 | 2003-07-30 | ランダム・アクセス・メモリを用いた空間・時間スイッチのアーキテクチャ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7315540B2 (ja) |
| JP (1) | JP2004072746A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978736B2 (en) * | 2003-09-30 | 2011-07-12 | Ciena Corporation | Efficient provisioning of a VT/TU cross-connect |
| US8018926B2 (en) | 2005-03-30 | 2011-09-13 | Jing Ling | Differential delay compensation |
| GB0519595D0 (en) * | 2005-09-26 | 2005-11-02 | Barnes Charles F J | Improvements in data storage and manipulation |
| US8514875B2 (en) * | 2005-11-10 | 2013-08-20 | Broadcom Corporation | Processing of multiple cells in a network device with two reads and two writes on one clock cycle |
| US10230810B1 (en) | 2016-03-18 | 2019-03-12 | Barefoot Networks, Inc. | Storing packet data in mirror buffer |
| US10949199B1 (en) | 2017-09-14 | 2021-03-16 | Barefoot Networks, Inc. | Copying packet data to mirror buffer |
| US10608939B1 (en) | 2018-02-13 | 2020-03-31 | Barefoot Networks, Inc. | Identifying congestion in a network |
| CN112737732B (zh) * | 2020-12-25 | 2022-10-04 | 中国科学院国家空间科学中心 | 一种用于dvb-t发射机的信道内交织系统 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717693A (en) * | 1992-05-21 | 1998-02-10 | Alcatel Network Systems, Inc. | Sonet payload pointer processing and architecture |
| US6259703B1 (en) * | 1993-10-22 | 2001-07-10 | Mitel Corporation | Time slot assigner for communication system |
| US5473566A (en) * | 1994-09-12 | 1995-12-05 | Cirrus Logic, Inc. | Memory architecture and devices, systems and methods utilizing the same |
| US5923653A (en) * | 1995-04-21 | 1999-07-13 | Tektronix, Inc. | SONET/SDH receiver processor |
| DE19545675A1 (de) * | 1995-12-07 | 1997-06-12 | Sel Alcatel Ag | Synchrones digitales Übertragungssystem |
| CA2179943C (en) * | 1996-06-26 | 2000-07-18 | Mauricio Peres | Digital switch array |
| DE19627728A1 (de) * | 1996-07-10 | 1998-01-15 | Sel Alcatel Ag | Netzelement und Ein-/Ausgabeeinheit für ein synchrones Übertragungssystem |
| SE508850C2 (sv) * | 1997-03-10 | 1998-11-09 | Ericsson Telefon Ab L M | Tidsväljarsteg för smal- och bredbandiga signaler med säkerställande av ram och sekvensintegritet |
| SE511924C2 (sv) * | 1997-08-28 | 1999-12-13 | Ericsson Telefon Ab L M | En modulär tidsrumsväljare |
| US6205158B1 (en) * | 1997-12-19 | 2001-03-20 | Nortel Networks Limited | Network architectures with transparent transport capabilities |
| US6108333A (en) * | 1998-02-25 | 2000-08-22 | Lucent Technologies Inc. | Nonblocking synchronous digital hierarchy column cross-point switch |
| JP3429666B2 (ja) * | 1998-03-20 | 2003-07-22 | 富士通株式会社 | タイムスロット・アサインメント回路 |
| US6301228B1 (en) * | 1998-05-29 | 2001-10-09 | Lucent Technologies, Inc. | Method and apparatus for switching signals using an embedded group signal status |
| US6973090B2 (en) * | 1998-07-22 | 2005-12-06 | Synchrodyne Networks, Inc. | Switching with multiple time references |
| US6377586B1 (en) * | 1998-09-15 | 2002-04-23 | Samsung Electronics Co., Ltd. | Time switching circuit of synchronous super high speed transmission apparatus and controlling method thereof |
| DE19961132C1 (de) * | 1999-12-17 | 2001-06-28 | Siemens Ag | Zeit- /Raumkoppelbaustein mit Mehrfachfunktionalität |
| US7260092B2 (en) * | 2000-04-11 | 2007-08-21 | Lsi Corporation | Time slot interchanger |
| US7301941B2 (en) * | 2000-04-11 | 2007-11-27 | Lsi Corporation | Multistage digital cross connect with synchronized configuration switching |
| US6870838B2 (en) * | 2000-04-11 | 2005-03-22 | Lsi Logic Corporation | Multistage digital cross connect with integral frame timing |
| US6870831B2 (en) * | 2000-05-04 | 2005-03-22 | Pmc-Sierra, Inc. | Flexible, self-aligning time and space switch fabrics |
| DE10028477A1 (de) * | 2000-06-08 | 2001-12-13 | Roland Man Druckmasch | Vorrichtung zum Dosieren und zur Vergleichmäßigung einer Farbschicht auf der Oberfläche einer Druckmaschinenwalze |
| US7420969B2 (en) * | 2000-11-29 | 2008-09-02 | Rmi Corporation | Network switch with a parallel shared memory |
| US7113505B2 (en) * | 2001-12-17 | 2006-09-26 | Agere Systems Inc. | Mesh architecture for synchronous cross-connects |
-
2002
- 2002-07-31 US US10/210,756 patent/US7315540B2/en active Active
-
2003
- 2003-07-30 JP JP2003203568A patent/JP2004072746A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US7315540B2 (en) | 2008-01-01 |
| US20040022239A1 (en) | 2004-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5859849A (en) | Modular switch element for shared memory switch fabric | |
| US20030037190A1 (en) | Flexible FIFO system for interfacing between datapaths of variable length | |
| JPH10511208A (ja) | マルチポートｒａｍ用の拡張可能なデータ幅を有するｓａｍ | |
| US7301941B2 (en) | Multistage digital cross connect with synchronized configuration switching | |
| US6870838B2 (en) | Multistage digital cross connect with integral frame timing | |
| EP1384357B1 (en) | Architectures for a single-stage switch | |
| JP2004072746A (ja) | ランダム・アクセス・メモリを用いた空間・時間スイッチのアーキテクチャ | |
| US5504739A (en) | Reconfigurable switch memory | |
| US7260092B2 (en) | Time slot interchanger | |
| US5544104A (en) | Virtual crosspoint memory | |
| CN100579288C (zh) | 用于电信网络单元的交换矩阵 | |
| EP1565032B1 (en) | Low redundancy data RAM architecture for monolithic time-space switches | |
| KR100228381B1 (ko) | 티유12 및 티유11 신호가 혼재된 종속신호를 스위칭하는 공간 스위칭 장치 | |
| KR0174401B1 (ko) | 비동기 램과 멀티플렉서를 이용한 공간 스위칭 장치 | |
| JPH04199994A (ja) | 時間スイッチ | |
| KR0131540B1 (ko) | 비동기형 전송 모드 스위치 장치 | |
| JP2001515332A (ja) | 汎用交換機および交換方法 | |
| JPH07336735A (ja) | 時分割時間スイッチｌｓｉ | |
| JPH04291855A (ja) | Ａｔｍセルフォーマット変換方式 | |
| JPH03145396A (ja) | 放送選択スイッチ | |
| JP2001320747A (ja) | マトリクススイッチ回路 | |
| JPS63262999A (ja) | 半導体集積化時間スイツチ回路用メモリ | |
| JPH03206798A (ja) | データ列変換方式 | |
| JPH01228293A (ja) | 多元情報の高速時間スイッチ |