KR100261733B1 - Atm 교환기의 니블 클록 펄스 분주회로 및 그 방법 - Google Patents

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Abstract

본 발명은 ATM(Asynchronous Transfer Mode) 교환기의 각 블록에서 니블(nibble) 단위로 전송되는 ATM 셀의 동기를 맞추기 위하여 사용되는 니블 클록 펄스를 2 분주하는 회로 및 그 방법에 관한 것이다.
본 발명은 니블 셀 동기 클록의 변경시마다 분주회로를 초기화한 다음 다시 분주 클록을 생성함으로써 해당 블록 내에서 사용되는 모든 니블 셀 동기 클록과 분주 클록간의 각 위상차가 동일해지도록 한다.
따라서, 본 발명은 상호 2N배 또는 2N+1배의 위상차가 존재하는 니블 셀 동기 클록 각각에 대해 모두 동일한 위상차를 가지는 분주 클록을 발생시킬 수 있기 때문에 해당 블록이 니블 셀 동기 클록의 변화에 관계없이 항상 원활하게 ATM 셀을 처리할 수 있도록 하는 효과가 있다.

Description

ＡＴＭ 교환기의 니블 클록 펄스 분주회로 및 그 방법(Circuit and method for dividing nibble clock pulse in ATM exchange system)
본 발명은 ATM(Asynchronous Transfer Mode) 교환기에 관한 것으로서, 특히 각 블록에서 니블(nibble) 단위로 전송되는 ATM 셀의 동기를 맞추기 위하여 사용되는 니블 클록 펄스를 2 분주하는 회로 및 그 방법에 관한 것이다.
일반적으로 ATM 교환기는 ATM 방식에 의해 공중망을 구성하는 경우 ATM 망과 ATM 망을 접속하거나 가입자를 ATM 망에 접속하기 위한 노드기능을 수행하는 시스템을 말하며, 이러한 ATM 교환기는 가입자 정합장치, 스위치 네트워크 장치, 중계선 정합장치 등과 이들을 제어하는 프로세서들로 구현된다.
상기 가입자 정합장치는 UNI 물리 계층 정합, ATM 계층 처리, 신호 셀 및 사용자 셀 분리 전달, 헤더 변환, OAM 처리 등과 더불어 UPC 트래픽 제어기능을 수행한다. 아울러, 가입자 정합장치에는 ATM 가입자가 아닌 기존의 가입자에 대한 서비스 제공을 위하여 중저속 가입자 정합기능도 포함될 수 있다.
상기 스위치 네트워크 장치는 수백 Mbps 의 고속 스위칭이 가능한 단위 스위치들을 다단으로 구성하여 실현한다. 여기서, ATM 스위치 소자는 그 구성형태에 따라 입력버퍼, 출력버퍼, 공통 메모리, 공통 버스, 크로스 포인트 스위치 등으로 나누어진다.
상기 중계선 정합장치는 NNI 인터페이스 물리 계층 처리, ATM 계층 처리, OAM 처리 등을 수행하며, 스위치 네트워크 장치와 연동하여 트래픽 제어기능을 수행한다. 아울러, 전화망, N-ISDN, 패킷망, 프레임 릴레이망 등 다른 망과의 연동기능도 포함된다.
상기와 같이 구성된 ATM 교환기 내에서 임의의 스위치계, 가입자계 또는 제어계 블록간의 정보 전달은 보통 ATM 셀에 내부에서 사용될 약간의 오버헤드(overhead)를 부가하여 이용한다. 즉, 상기 ATM 교환기 내에서 동작하는 ATM 셀들은 국제 표준인 53 바이트에 11 바이트의 오버헤드가 부가되어 총 64 바이트로 구성된다. 상기 11 바이트의 부가 정보는 ATM 교환기 내에서 사용되는 각종 제어 정보 및 라우팅 정보들로 구성된다. 또한, ATM 셀들은 OAM용, IPC용, 사용자용 등으로 구분된다.
상기한 64 바이트의 ATM 셀들은 스위치 및 링크 블록과 제어계 또는 가입자계 블록간에는 직렬화되어서 전송되지만 각각의 블록 내에서 전송되거나 어떠한 처리과정을 거칠 때에는 기본적으로 4 비트씩 즉, 니블(nibble) 단위로 전송된다. 따라서, 64 바이트의 ATM 셀은 128 개 니블의 조합으로 분할되어야 한다.
따라서, 상기한 ATM 교환기에서는 크게 두 가지 종류의 클록 - 듀티 사이클이 50% 인 니블 클록 펄스(이하, ncp 라 함)와 니블 셀 동기 클록(이하, ncs 또는 cs 라 함) - 이 사용된다.
도 1은 일반적인 ncp(nibble clock pulse, 46.9494Mhz)와 ncs(nibble cell synchronization clock, 366.8Khz)간의 위상 관계를 설명하기 위한 도면으로서, 상기 ncs 는 ncp 가 임의의 시점 a 에서 하이-투-로우(high-to-low) 레벨 변환을 할 때 "로우" 레벨로 떨어져서 이후 ncp 의 1 주기 동안 "로우" 레벨을 유지하다가 ncp 가 하이-투-로우 레벨 변환을 할 때 다시 "하이" 레벨로 올라가 이후 ncp 의 127 주기 동안 "하이" 레벨을 유지한다.
즉, 상기 128 개의 니블은 ncp 의 하이-투-로우 레벨 변환시점마다 동기를 맞추어 하나씩 전송되고, 상기 ncs 는 ncp 의 매 128 번째 주기마다 하이-투-로우 레벨 변환을 하여 ATM 셀의 시작점을 상대방 블록에게 알려준다. 아울러, 이러한 ATM 셀의 동기 맞춤은 모두 ATM 교환기 내부에서 각 블록들을 연결해주는 링크 블록에서 이루어진다.
도 2는 일반적인 ATM 교환기에서 사용되고 있는 클록 분배(distribution) 방식을 설명하기 위한 도면으로서, 일단 시스템 내부에 구비된 클록 생성부가 ncp(ncp0, ncp1 또는 ncp2)를 생성하여 이 ncp(ncp0, ncp1 또는 ncp2)를 필요로 하는 스위치계, 가입자계, 제어계 등의 각 블록(A, B, C 블록)에 분배하면 각 블록(A, B, C 블록)의 클록 재생성부가 입력된 ncp(ncp0A, ncp1B 또는 ncp2C)를 디지털 PLL 회로를 거쳐 재생성(regeneration)하고 ncs(ncs0A, ncs1B 또는 ncs2C)를 만들어 낸다.
초기의 ATM 교환기에서는 클록 생성부에서 만들어진 ncp 를 각 블록이 그대로 분배받아 사용하는 방식이 사용되었는데, 이 방식의 경우 고속으로 동작하는 교환 시스템 환경 하에서 ncp 를 수신하는 블록들의 물리적인 거리와 그에 따른 클록 케이블의 길이에 따라 클록들 사이에 스큐(skew)가 발생하여 심각한 경우 타이밍을 제대로 맞추지 못하는 문제가 발생하므로 현재의 교환 시스템에서는 각 블록이 클록 생성부로부터 기준이 되는 ncp 를 받아 각각 자신이 필요로 하는 클록들을 생성시켜서 사용하는 상기에서 설명된 방식으로 변경되었다.
도 3은 일반적인 ATM 교환기에 구비된 각 블록간의 정보 교환 방식을 설명하기 위한 도면으로서, 임의의 A 블록과 B 블록간의 정보 전달은 A 블록에서 송신되는 ATM 셀들이 A 블록 내에서 생성된 cs1 에 동기를 맞추어 B 블록으로 전송되고, B 블록에서 송신되는 ATM 셀들은 B 블록 내에서 생성된 cs2 에 동기를 맞추어 A 블록으로 전송된다.
즉, 수신측의 관점에서 볼 때 수신단으로 입력되는 ATM 셀의 타이밍 동기는 자신의 블록에서 생성된 cs 와는 전혀 관계가 없는 독립적인 펄스이다. 따라서, A 블록과 B 블록 내에서는 cs1 과 cs2 의 두 가지 클록이 필요에 따라 선택되어 사용되어야 한다.
도 4와 도 5는 일반적인 cs1 과 cs2 의 타이밍도로서, 상호 독립적으로 동작하는 cs1 과 cs2 는 도 4에 도시된 바와 같이 ncp 1 주기의 2N(단, N 은 자연수)배의 위상차를 가지거나, 도 5에 도시된 바와 같이 ncp 1 주기의 2N+1배의 위상차를 가진다. 도 4와 도 5에서는 cs1 과 cs2 의 관계가 쉽게 이해되도록 첫 번째 ncp 주기(0)에 cs1 의 펄스가 발생하고 세 번째 ncp 주기(2)나 네 번째 ncp 주기(3)에 cs2 의 펄스가 발생하는 것으로 도시되어 있지만 실제로 cs2 는 ncp 1 주기의 2N배나 2N+1배에 위치한 어떠한 지점에서도 발생할 수 있다.
한편, ATM 교환기의 각 블록은 대부분 니블 단위로 들어오는 ATM 셀 포맷을 바이트(8비트) 단위로 바꾸어 처리하기 위하여 ncp 의 분주 펄스가 필요하였다. 여기서, ATM 셀을 다시 바이트 단위로 만드는 것은 프로세서 블록에서의 처리 단위가 최소 바이트 단위이고, 아울러 프로세서 블록 내에서는 워드(16 비트)나 롱 워드(32비트) 단위로 데이터가 처리되는 경우도 많기 때문에 프로세서 블록 내의 처리 효율을 높이기 위해서이다.
도 6과 도 7은 종래 기술에 따른 ncp, cs1, cs2 및 분주 펄스의 타이밍도로서, 도 6과 도 7에 도시된 ncp 의 2 분주 펄스(ncp×2)는 일반적인 분주회로를 사용하여 생성되었고, 분주시에 생기는 실제 변환 지연(transition delay)은 무시되었다. 아울러, ncp 의 상승 에지(rising edge)에 동기되어 분주가 수행된다.
종래에는 임의의 블록에서 상기에서 설명된 cs1 과 cs2 를 번갈아 사용해야 하는 경우가 있었다. 이 때, 해당 블록은 현재 사용되고 있는 니블 클록 펄스의 종류에 관계없이 항상 일정하게 ATM 셀 처리를 수행할 수 있어야 한다.
먼저, 도 6에 도시된 바와 같이 cs1 과 cs2 간의 위상차가 ncp 1 주기의 2N배인 경우를 살펴보면 cs1 의 상승 에지에서부터 분주 클록(ncp×2)의 상승 에지까지의 위상차(A)와, cs2 의 상승 에지에서부터 분주 클록(ncp×2)의 상승 에지까지의 위상차(B)는 동일한 것을 알 수 있다. 마찬가지로 cs2 를 기준으로 하여 보아도 cs1 과 cs2 각각의 분주 클록(ncp×2)에 대한 위상차는 동일하므로 해당 블록은 ATM 셀 처리를 원활하게 수행할 수 있었다.
하지만, 도 7에 도시된 바와 같이 cs1 과 cs2 간의 위상차가 ncp 1 주기의 2N+1배인 경우를 살펴보면 cs1 의 상승 에지에서부터 분주 클록(ncp×2)의 상승 에지까지의 위상차(A')와 cs2 의 상승 에지에서부터 분주 클록(ncp×2)의 상승 에지까지의 위상차(B')는 크게 다르고, 이는 cs2 를 기준으로 하여 보아도 cs1 과 cs2 각각의 분주 클록(ncp×2)에 대한 위상차는 크게 차이가 있으므로 해당 블록은 셀 동기 클록이 바뀌는 경우 ATM 셀 처리를 원활하게 수행할 수 없었다.
즉, 종래에는 분주 클록의 생성시 cs1 과 cs2 간에 존재하는 위상차가 전혀 고려되지 않았기 때문에 2N+1배의 위상차가 존재하는 cs1 과 cs2 이 번갈아 사용되는 블록의 경우 니블 셀 동기 클록이 cs1 에서 cs2 로 변환되면 cs2 와 분주 클록간의 위상차가 이전의 cs1 과 분주 클록간의 위상차와 달라져서 해당 블록이 ATM 셀을 제대로 처리하지 못하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 니블 셀 동기 클록의 변경시마다 분주회로를 초기화한 다음 다시 분주 클록을 생성함으로써 해당 블록 내에서 사용되는 모든 니블 셀 동기 클록과 분주 클록간의 각 위상차가 동일해지도록 하는 ATM 교환기의 니블 클록 펄스 분주회로 및 그 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 ATM 교환기의 니블 클록 펄스 분주회로는 ATM 교환기의 각 블록에서 니블(nibble) 단위로 수신되는 ATM 셀을 바이트(byte) 단위로 바꾸어 처리하기 위하여 니블 클록 펄스를 2 분주하는 회로에 있어서, 상기 니블 클록 펄스를 2 분주하는 분주부와; 상기 니블 클록 펄스의 1 주기 동안은 "로우(low)" 레벨로 유지되고 그 후 127 주기 동안은 "하이(high)" 레벨로 유지되는 제 1 셀 동기 클록과, 상기 제 1 셀 동기 클록보다 상기 니블 클록 펄스 1 주기의 2N(단, N 은 자연수)배 또는 2N+1배 위상이 느린 제 2 셀 동기 클록 중 하나를 선택적으로 출력하는 멀티플렉서부와; 상기 멀티플렉서부에서 상기 제 1 셀 동기 클록이 출력되면 상기 제 1 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점부터 상기 분주부를 작동시켜 그 후 상기 분주부에서 상기 니블 클록 펄스의 2 분주 펄스가 출력되도록 하고, 상기 멀티플렉서부에서 상기 제 1 셀 동기 클록대신 상기 제 2 셀 동기 클록이 출력되면 상기 분주부의 작동을 일시 중단시켰다가 상기 제 2 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점부터 상기 분주부를 다시 작동시켜 상기 니블 클록 펄스의 2 분주 펄스가 출력되도록 하는 분주 초기화부와; 상기 멀티플렉서부로 셀 동기 클록을 선택하기 위한 제어신호를 출력하고, 상기 분주 초기화부로 상기 분주부의 초기화를 위한 제어신호를 출력하는 프로세서부로 구성된 것을 특징으로 한다.
또한, 본 발명에 의한 ATM 교환기의 니블 클록 펄스 분주방법은 ATM 교환기의 각 블록에서 니블 단위로 수신되는 ATM 셀을 바이트 단위로 바꾸어 처리하기 위하여 니블 클록 펄스를 2 분주하는 방법에 있어서, 상기 니블 클록 펄스의 1 주기 동안은 "로우" 레벨로 유지되고 그 후 127 주기 동안은 "하이" 레벨로 유지되는 제 1 셀 동기 클록이 선택되면 상기 제 1 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점 후부터 상기 니블 클록 펄스를 2 분주하여 분주 클록을 생성하는 제 1 단계와, 상기 제 1 셀 동기 클록대신 상기 제 1 셀 동기 클록보다 상기 니블 클록 펄스 1 주기의 2N(단, N 은 자연수)배 또는 2N+1배 위상이 느린 제 2 셀 동기 클록이 선택되면 상기 분주 클록의 생성을 일시 중단시켰다가 상기 제 2 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점 후부터 상기 니블 클록 펄스를 2 분주하여 다시 분주 클록을 생성하는 제 2 단계로 구성된 것을 특징으로 한다.
도 1은 일반적인 ncp 와 ncs 간의 위상 관계를 설명하기 위한 도면,
도 2는 일반적인 ATM 교환기에서 사용되고 있는 클록 분배 방식을 설명하기 위한 도면,
도 3은 일반적인 ATM 교환기에 구비된 각 블록간의 정보 교환 방식을 설명하기 위한 도면,
도 4와 도 5는 일반적인 cs1 과 cs2 의 타이밍도,
도 6과 도 7은 종래 기술에 따른 ncp, cs1, cs2 및 분주 펄스의 타이밍도,
도 8은 본 발명의 일 실시예에 의한 니블 클록 펄스 분주회로의 회로도,
도 9는 도 8에 도시된 각 부분에 입력 또는 출력되는 신호들의 타이밍도.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 8은 본 발명의 일 실시예에 의한 니블 클록 펄스 분주회로의 회로도로서, 상기 니블 클록 펄스 분주회로는 분주부(10)와 2:1 멀티플렉서부(20)와 분주 초기화부(30)와 프로세서부(도면상 도시되지 않음)로 구성된다.
상기 분주부(10)는 ncp 를 2 분주하기 위하여 제 1 D 플립플롭(11)과 제 1 인버터(12)로 구성된다. 아울러, 상기 제 1 D 플립플롭(11)의 클록단자에는 ncp 가 인가되고, 출력 단자(Q)에서는 분주 펄스(ncp×2)가 출력되며, 상기 출력단자(Q)의 출력 신호는 제 1 인버터(12)를 거쳐 입력단자(D)로 귀환된다.
상기 2:1 멀티플렉서부(20)는 cs1 과 cs2 중 하나를 선택적으로 출력하기 위하여 제 1, 2 AND 게이트(21, 22)와, 제 2 인버터(23)와, OR 게이트(24)로 구성된다. 아울러, 상기 제 1 AND 게이트(21)에는 cs1 과 셀 동기 클록을 선택하기 위한 제어신호인 sel 신호가 각각 입력되고, 제 2 AND 게이트(22)에는 sel 신호가 제 2 인버터(23)를 거쳐 입력되는 동시에 cs2 가 입력되며, 제 1 AND 게이트(21)와 제 2 AND 게이트(22)의 출력이 OR 게이트(24)로 각각 입력된다.
상기에서 cs1 은 종래 기술에서 설명된 바와 같이 ncp 의 1 주기 동안은 "로우" 레벨로 유지되고 그 후 127 주기 동안은 "하이" 레벨로 유지되는 셀 동기 클록이고, cs2 는 상기 cs1 보다 ncp 1 주기의 2N(단, N 은 자연수)배 또는 2N+1배 위상이 느린 셀 동기 클록이다.
상기 분주 초기화부(30)는 2:1 멀티플렉서부(20)에서 cs1 이 출력되면 cs1 이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점 즉, cs1 의 상승 에지부터 분주부(10)를 작동시켜 그 후 상기 분주부(10)에서 ncp 의 2 분주 펄스(ncp×2)가 출력되도록 하고, 상기 2:1 멀티플렉서부(20)에서 cs1 대신 cs2 가 출력되면 상기 분주부(10)의 작동을 일시 중단시켰다가 상기 cs2 가 "로우" 레벨에서 "하이" 레벨로 변환하는 시점 즉, cs2 의 상승 에지부터 상기 분주부(10)를 다시 작동시켜 ncp 의 2 분주 펄스(ncp×2)가 출력되도록 한다.
상기 분주 초기화부(30)는 보다 구체적으로 제 2 D 플립플롭(31)으로 구성된다. 아울러, 상기 제 2 D 플립플롭(31)의 클록단자에는 2:1 멀티플렉서부(20)의 OR 게이트(24)의 출력이 인가되고, 입력단자(D)에는 분주부(10)의 초기화를 위한 제어신호인 reset 신호가 인가되며, 출력단자(Q)에서 출력되는 펄스(start)는 분주부(10)의 제 1 D 플립플롭(11)의 클리어단자에 인가된다.
상기 프로세서부는 2:1 멀티플렉서부(10)의 제 1 AND 게이트(21)로 셀 동기 클록을 선택하기 위한 제어신호인 sel 신호를 인가하고, 분주 초기화부(30)의 제 2 D 플립플롭(31)의 입력단자(D)로 분주부(10)의 초기화를 위한 제어신호인 reset 신호를 인가한다.
상기와 같이 구성된 본 발명의 일 실시예에 의한 니블 클록 펄스 분주회로의 작용을 도 9 에 도시된 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 프로세서부가 2:1 멀티플렉서부(20)의 제 1 AND 게이트(21)로 "하이" 레벨의 sel 신호를 인가하면 OR 게이트(24)에서는 cs1 이 출력되어 분주 초기화부(30)의 제 2 D 플립플롭(31)의 클록단자로 인가되고, 그와 동시에 프로세서부가 제 2 D 플립플롭(31)의 입력단자(D)로 "하이" 레벨의 reset 신호를 인가하면 cs1 이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점에 제 2 D 플립플롭(31)의 출력단자(Q)에서는 "하이" 레벨의 start 신호가 출력되어 분주부(10)의 제 1 D 플립플롭(11)의 클리어단자로 인가되며, 제 1 D 플립플롭(11)은 클리어단자로 "하이" 레벨의 start 신호가 인가되면 그 후 클록단자로 인가되는 ncp 의 상승 에지에 동기되어 ncp 를 2 분주하여 분주 펄스(ncp×2)를 생성한다. 이 때, cs1 과 분주 클록(ncp×2)간의 위상차(A)는 도 9에 도시된 바와 같이 180°가 된다.
그 후, 필요에 의해 셀 동기 클록이 cs1 에서 cs2(cs1 보다 ncp 1 주기의 3배 위상이 느림)로 변경되어야 하는 경우 프로세서부는 도 9에 도시된 바와 같이 2:1 멀티플렉서부(20)의 제 1 AND 게이트(21)에 "하이" 레벨로 인가되고 있던 sel 신호를 "로우" 레벨로 변환시키고, 그와 동시에 분주 초기화부(30)의 제 2 D 플립플롭(31)의 입력단자(D)에 인가되고 있던 "하이" 레벨의 reset 신호를 "로우" 레벨로 변환시켜 2:1 멀티플렉서부(20)의 OR 게이트(24)에서 cs2 가 출력되어 분주 초기화부(30)의 제 2 D 플립플롭(31)의 클록단자로 인가되도록 하고, 그 후 cs2 가 "로우" 레벨에서 "하이" 레벨로 변환하는 시점(첫 번째 상승 에지)에 제 2 D 플립플롭(31)의 출력단자(Q)에서 "로우" 레벨의 start 신호가 출력되어 분주부(10)의 제 1 D 플립플롭(11)의 클리어단자로 인가되도록 한다.
상기에서 제 1 D 플립플롭(11)의 클리어단자에 "로우" 레벨의 start 신호가 인가되면 start 신호가 다시 "하이" 레벨로 변환될 때까지 제 1 D 플립플롭(11)은 작동이 일시 중단된다. 따라서, 상기 제 1 D 플립플롭(11)의 출력단자(Q)는 계속 "로우" 레벨로 유지된다.
상기에서 프로세서부는 cs2 가 두 번째 로우-투-하이(low-to-high) 변환 시점에 도달하기 전에 분주 초기화부(30)의 제 2 D 플립플롭(31)의 입력단자(D)에 인가되고 있던 "로우" 레벨의 reset 신호를 "하이" 레벨로 변환시킨다. 이 때, 상기 reset 신호가 "로우" 레벨로 지속되는 시간은 적어도 2ns 이상 되어야 한다. 즉, cs2 에 의해 적어도 한번 이상의 "로우" 레벨 reset 신호가 분주 초기화부(30)의 제 2 D 플립플롭(31)에 래치되어야 한다.
그 후, 분주 초기화부(30)의 제 2 D 플립플롭(31)의 클록단자에 인가되고 있던 cs2 가 두 번째로 "로우" 레벨에서 "하이" 레벨로 변환되면 제 2 D 플립플롭(31)의 출력단자(Q)에서 다시 "하이" 레벨의 start 신호가 출력되어 분주부(10)의 제 1 D 플립플롭(11)의 클리어단자로 인가되고, 상기 제 1 D 플립플롭(11)의 클리어단자로 "하이" 레벨의 start 신호가 인가되면 제 1 D 플립플롭(11)은 다시 작동을 시작하여 그 후 클록단자로 인가되는 ncp 의 상승 에지에 동기되어 ncp 를 2 분주하여 분주 펄스(ncp×2)를 생성한다. 따라서, cs2 와 분주 클록(ncp×2)간의 위상차(B)는 cs1 과 분주 클록(ncp×2)간의 위상차(A)와 마찬가지로 180°가 된다.
즉, cs1 과 cs2 간에 ncp 1 주기의 2N+1배에 해당되는 위상차가 존재할 때 cs1 과 분주 클록간의 위상차(A)와 cs2 와 분주 클록간의 위상차(B)가 서로 동일하게 되므로 해당 블록은 니블 셀 동기 클록이 cs1 에서 cs2 로 변경되어도 ATM 셀을 원활하게 처리할 수 있다.
아울러, 본 발명의 일 실시예는 도면상 도시된 바는 없으나 cs1 과 cs2 간에 2N배의 위상차가 존재하는 경우도 쉽게 적용된다.
한편, 본 발명의 다른 실시예로 상기에서 설명된 본 발명의 일 실시예에서 2:1 멀티플렉서부를 M:1 멀티플렉서부로 교체하여 M개의 니블 셀 동기 클록에 적용할 수 있다.
이와 같이 본 발명은 서로 다른 니블 셀 동기 클록간의 위상차에 관계없이 각각의 니블 셀 동기 클록에 대해 위상차가 동일한 분주 클록을 발생시킬 수 있기 때문에 각 블록이 니블 셀 동기 클록의 변화에 관계없이 항상 원활하게 ATM 셀을 처리할 수 있도록 하는 효과가 있다.

Claims (2)

  1. ATM 교환기의 각 블록에서 니블(nibble) 단위로 수신되는 ATM 셀을 바이트(byte) 단위로 바꾸어 처리하기 위하여 니블 클록 펄스를 2 분주하는 회로에 있어서,
    상기 니블 클록 펄스를 2 분주하는 분주부와;
    상기 니블 클록 펄스의 1 주기 동안은 "로우(low)" 레벨로 유지되고 그 후 127 주기 동안은 "하이(high)" 레벨로 유지되는 제 1 셀 동기 클록과, 상기 제 1 셀 동기 클록보다 상기 니블 클록 펄스 1 주기의 2N(단, N 은 자연수)배 또는 2N+1배 위상이 느린 제 2 셀 동기 클록 중 하나를 선택적으로 출력하는 멀티플렉서부와;
    상기 멀티플렉서부에서 상기 제 1 셀 동기 클록이 출력되면 상기 제 1 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점부터 상기 분주부를 작동시켜 그 후 상기 분주부에서 상기 니블 클록 펄스의 2 분주 펄스가 출력되도록 하고, 상기 멀티플렉서부에서 상기 제 1 셀 동기 클록대신 상기 제 2 셀 동기 클록이 출력되면 상기 분주부의 작동을 일시 중단시켰다가 상기 제 2 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점부터 상기 분주부를 다시 작동시켜 상기 니블 클록 펄스의 2 분주 펄스가 출력되도록 하는 분주 초기화부와;
    상기 멀티플렉서부로 셀 동기 클록을 선택하기 위한 제어신호를 출력하고, 상기 분주 초기화부로 상기 분주부의 초기화를 위한 제어신호를 출력하는 프로세서부로 구성된 것을 특징으로 하는 ATM 교환기의 니블 클록 펄스 분주회로.
  2. ATM 교환기의 각 블록에서 니블 단위로 수신되는 ATM 셀을 바이트 단위로 바꾸어 처리하기 위하여 니블 클록 펄스를 2 분주하는 방법에 있어서,
    상기 니블 클록 펄스의 1 주기 동안은 "로우" 레벨로 유지되고 그 후 127 주기 동안은 "하이" 레벨로 유지되는 제 1 셀 동기 클록이 선택되면 상기 제 1 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점 후부터 상기 니블 클록 펄스를 2 분주하여 분주 클록을 생성하는 제 1 단계와,
    상기 제 1 셀 동기 클록대신 상기 제 1 셀 동기 클록보다 상기 니블 클록 펄스 1 주기의 2N(단, N 은 자연수)배 또는 2N+1배 위상이 느린 제 2 셀 동기 클록이 선택되면 상기 분주 클록의 생성을 일시 중단시켰다가 상기 제 2 셀 동기 클록이 "로우" 레벨에서 "하이" 레벨로 변환하는 시점 후부터 상기 니블 클록 펄스를 2 분주하여 다시 분주 클록을 생성하는 제 2 단계로 구성된 것을 특징으로 하는 ATM 교환기의 니블 클록 펄스 분주방법.
KR1019970081785A 1997-12-31 1997-12-31 Atm 교환기의 니블 클록 펄스 분주회로 및 그 방법 KR100261733B1 (ko)

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