JPS61290829A - 高次デイジタル伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＮ個の並列入力端子を有しているマルチプレク
サと、Ｎ個の並列出力端子を有しているデマルチプレク
サとを具えており、Ｎ個の相互同期をとったディジタル
信号流を前記マルチプレクサと前記デマルチプレクサと
の間の共通ディジタル通路を経て伝送する伝送システム
にあって、ここにｎ≧２とし、かつ前記ディジタル信号
流を周期的に、しかもシンボル−順序でインターリーフ
して合成ディジクル信号を形成すべく前記マルチプレク
サを配置し、前記伝送システムが少なくとも１個のブロ
ックエンコーディング回路及び少なくとも１個のブロッ
クデコーディング回路も具えるようにした高次ディジタ
ル伝送システムに関するものである。

ディジタルマルチプレクサでは、Ｎ個の入り信号流（支
流）を合成して１個の忠信骨部を形成し、またデマルチ
プレクサでは反対の動作を行なう。

入り信号流の多重化はインターリ−ピングによって行わ
れ、このことは成る２進信号流１からの成るビットに成
る２進信号２からの１ビツトを追従させることを意味す
る。斯くして得られる忠信骨部は、Ｎ個の入信骨部のデ
ィジタルレートのＮ倍に等しいか、又はそれよりも高へ
１デイジタルレートを有する。これは忠信骨部がそれ固
有のフレームワード及び忠信骨部に加えられる数個のサ
ービスビットを必要とすることに起因している。支流（
ｔｒｉｂｕｔａｒｙ）の信号流と多重クロックとの間の
周波数差を補償する対策もする。これは各支流信号がそ
れ固有の自走クロック周波数を有しているから必要であ
る。このためにアイドルビットを、これらのビットの状
態を示す制御ビットと一緒に多重信号に挿入する。この
処理は正の位置調整と称され、これは一般に独立同期信
号流を多重化する最も簡単な方法である。

ディジタル信号を長距離にわたり伝送する場合には、伝
送システムの送信機部にディジタル信号をエンコーディ
ングするものを用い、かつ受信機部にディジタル信号を
デコーディングするものを用いてディジタル信号をディ
ジタル通路に適合させるようにするのが普通である。こ
のディデジタル通路は例えば対称又は同軸のケーブルや
、光ファイバで構成したり、或いは空気伝搬路とするこ
とができる。通常斯様にディジタル信号をディジタル通
路に適合させる目的の１つは、直流成分を抑圧して、伝
送システムに交流カップリングの使用を可能とし、かつ
再生器の直流給電を伝送システムから伝送ケーブルを経
て行えるようにすることにある。他の目的は伝送すべき
ディジタル信号のパルス密度を高めたり、又は再生回路
に必要とされるクロック信号の再生が可能となるように
パルス密度を最小とすることにある。

ブロックコーディング回路には、例えば「フィリップス
　テレコミュニケーション　レビュー」（Ｐｈｉｌｉｐ
ｓ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｒｅｖｉｅ
ｗ）、　ｖｏｌ、　３４．Ｎｏ。

２、１９７６年６月、第７２〜８６頁に記載されている
変換表の如き一般にコード変換表と称されているものが
使用される。入力端子に供給されるビット流をｎ個の予
定数のビットから成る連続ブロックに分割する直／並列
変換器がエンコーディング回路の入力端子に設けられる
。ｎ個のビットから成るブロックはその後変換コードマ
トリックスを用いて成る特定命令に従ってｍ個のシンボ
ルから成る新規のブロックに変換される。ｍ個のシンボ
ルから成６ブロツクは並／直列変換器によりエンコーデ
ィング回路の出力端子に成るビット流として再変換され
、このビット流はディジタル通路（ケーブル、光ファイ
バ）を経てディジタル伝送システムの受信機部に伝送さ
れる。伝送システムの受信機では、ここに供給されるビ
ット流をデコーディング回路を用いてコーディングの場
合とは反対に処理する。エンコーディング回路及びデコ
ーディング回路の例については、例えば「プロシーデイ
ンダス・セブンテーイーンス・インターナショナル・サ
イエンティフィック・コンブレス・オン・エレクトロニ
クスＪ　（Ｐｒｏｃｅｅｄｉｎｇｓ　１７ｔｈ　Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＳｃｉｅｎｔｉｆｉｃ　Ｃｏｎｇ
ｒｅｓｓ　ｏｒｒＥｌｅｃｔｒｏｃｉｃｓ）　（於ロー
マ＝１９７０年３月１６〜１８日、第２７５〜２８３頁
）に記載されている。

上述したタイプの高次ディジタル多重方式については例
えばＣ１Ｃ，Ｉ、　Ｔ、　Ｔ、勧告Ｇ９２２に記載され
ている。これには各々１４０Ｍｂｉｔ／ｓの４つのく支
流）信号流を有している多重方式のフレーム構成につい
て記載されている。１フレームは２６８８ビツトの長さ
を有しており、このフレームは１２ビツトのフレーム同
期ワードと；　４つのサービスビットと；各々５ビツト
から成る４つの位置調整制御ワード（これは各信号流に
対して１つ）と；４つの位置調整可能ビット（これは各
信号流に対して１つ）と；４つの信号流からの情報に対
する２６４８個のタイムスロットを含んでいる。ブロッ
クエンコーディング回路はマルチプレクサの後に配置さ
れ、ブロックデコーディング回路はデマルチプレクサの
前に配置されている。このために、ブロックエンコーデ
ィング回路及びブロックデコーディング回路の双方を完
全なラインレートで作動させることが必須要件となって
いる。このラインレートが５６５Ｍｂｉｔ／ｓ以上に高
くなる場合には、消費電力の低いディジタルモジュール
を必要とするので、エンコーディング及びデコーディン
グ回路の実現に問題がある。産業上の集積化方法の現状
ではこれらのモジニールを実現することは不可能か、又
は実現が極めて困難である。従って、低次のディジタル
伝送システムにとって慣例の、ものと同じ設計原理を高
次のディジタル伝送システムに適用することは極めて困
難である。

本発明の目的は上述した問題点を解決すべく適切に設計
した冒頭にて述べたタイプの高次のディジタル伝送シス
テムに関する新規な概念を提供することにある。

本発明はＮ個の並列入力端子を有しているマルチプレク
サと、Ｎ個の並列出力端子を有しているデマルチプレク
サとを具えており、Ｎ個の相互同期をとったディジタル
信号流を前記マルチプレクサと前記デマルチプレクサと
の間の共通ディジタル通路を経て伝送する伝送システム
にあって、ここにｎ≧２とし、かつ前記ディジタル信号
流を周期的に、しかもシンボル−順序でインターリーフ
して合成ディジタル信号を形成すべく前記マルチプレク
サを配置し、前記伝送システムが少なくとも１個のブロ
ックエンコーディング回路及び少なくとも１個のブロッ
クデコーディング回路も具えるようにした高次ディジタ
ル伝送システムに右いて、Ｎ個の各ディジクル信号流を
ブロックエンコーディング回路を介してマルチプレクサ
の並列入力端子の１つに供給し、前記Ｎ個のディジタル
信号流を共通クロック信号の制御下にて前記ブロックエ
ンコーディング回路に同期させて入れ、かつ前記各ブロ
ックエンコーディング回路ではディジタル信号流のワー
ドにワード同期識別マークを設け、前記デマルチプレク
サの並列出力端子の各々をブロックデコーディング回路
の入力端子に接続し、デマルチプレクサの並列出力端子
に供給される信号を、前記合成ディジタル信号から再生
したクロック信号の制御下にて各ブロックデコーディン
グ回路に人力させ、前記ブロックデコーディング回路の
出力端子の各々を伝送システムの信号出力端子に接続し
、位相比゛較回路にて前記ブロックデコーディング回路
のワード同期識別マークを互いに比較し、その後読取ク
ロックの位相を、前記ワード同期識別マーク間にて測定
された位相差の関数として制御して、後にブロックデコ
ーディング回路が送信機端（どて発生した相互位相差を
有するワード同期識別マークを呈示するようにしたこと
を特徴とする。

以下図面につき本発明を説明する。

第１図に示す本発明による高次ディジタル伝送システム
における■はこの伝送システムの送信機部であり、■は
この伝送システムの受信機部である。送信機部■はブロ
ックエンコーディング回路１．２．３及び４と、マルチ
プレクサ６と、除算器５と、乗算器７及び９とを具えて
いる。受信機部■はブロックデコーディング回路１２．
１３．１４及び１５と、デマルチプレクサ１１と、位相
比較器１６と、除算器１９と、クロック再生器１７とを
具えている。

相互同期をとったＮ個のディジタル信号流Ａ、Ｂ。

Ｃ及びＤの各々を各ブロックエンコーディング回路１〜
４の信号入力端子に供給する。なお、図示の例はＮ＝４
の場合である。ブロックエンコーディング回路１〜４の
書込クロック入力端子を一緒にしてライン７０を経て伝
送システムの送信機部Ｉのクロック入力端子８に接続す
る。クロック入力端子８は５で割る除算器５及びライン
７１を経て、４つのディジタル信号流Ａ−Ｄから５ビツ
トのブロックを形成するブロックエンコーディング回路
１〜４のクロック入力端子に接続すると共に、６倍する
乗算器９０入力端子にも接続する。６倍乗算器９の出力
端子はライン７２を経てマルチプレクサ６の書込クロッ
ク入力端子に接続すると共に、４倍乗算器７を介してマ
ルチプレクサ６の読取クロック入力端子にも接続する。

ブロックエンコーディング回路の各信号出力端子６０〜
６３はマルチブサクサ６の信号入力端子に接続する。マ
ルチプレクサ６の信号出力端子６５はディジタル通路１
０を介して伝送システムの受信機部■の入力端子６６に
接続する。この入力端子６６はデマルチプレクサ１１の
信号入力端子と、クロック再生器１７の入力端子とに接
続する。クロック再生器１７の出力端子はデマルチプレ
クサ１１のクロック入力端子と、４で割る１／４除算器
１９の入力端子とに接続する。除算器１９の出力端子は
ブロックデコーディング回路１２〜１５の書込クロック
入力端子に接続する。ブロックデコーディング回路１２
〜１５の出力端子４４〜４７にて元のディジクル信号流
Ａ−Ｄを再び利用することができる。ブロックデコーデ
ィング回路１２〜１５の各出力端子４０〜４３は位相比
較器１６の入力端子に接続する。

４つの到来する（入り）ディジタル信号Ａ−Ｄはシンボ
ルレート（即ちビットレート）が１４０Ｍｂ／ｓの２進
信号であるものとする。これらのディジタル信号流をラ
イン７０に存在する１４０ＭＨｚのクロック信号を用い
て５Ｂ／６Ｂブロツク工ンコーデイング回路１〜４に同
期させて入れる。５Ｂ／６Ｂブロツク工ンコーデイング
回路１〜４では、１４０Ｍｂｉｔ／ｓの信号流をライン
７１に存在する２８Ｍ）ｌｚのクロック信号によってシ
ンボル長が各々５であるブロックに分ける。その後５ビ
ツトづつの複数個のブロックをブロックエンコーディン
グ回路にてシンボル長が６の複数個のブロックに変換す
る。ブロックデコーディング回路１〜４は、それらの各
出力端子６０〜６３に各々６１５　Ｘ１４０・１６８Ｍ
ボーのディジタル信号流を発生する。ブロックエンコー
ディング回路１〜４の出力端子６０〜６３から供給され
る４つのディジタル信号流は、乗算器９によって発生さ
れる周波数が６　Ｘ２８＝１６８ＭＨｚのクロック信号
を用いてマルチプレクサ６に並列に入れる。マルチプレ
クサ６のディジタル内容は、乗算器７の出力端子に現わ
れるディジタルレートが４　Ｘ　１６８＝６７２ＭＨｚ
のクロック信号を用いて直列に読取られる。

４つの並列５Ｂ／６Ｂブロツク工ンコーデイング回路で
は、６Ｂワードの各々にワード同期特性を（識別マーク
）を設ける。４つの並列５Ｂ／６Ｂブロツク工ンコーデ
イング回路１〜４は２８ＭＨｚの同じクロック信号によ
って制御され、しかもこれらのブロックエンコーディン
グ回路１〜４は同一構成のものとするため、これらのエ
ンコーディング回路の出力端子６０〜６３には６Ｂワー
ドが同相で現われるようになる。これを第２図に時系列
線図にて図解的に示しである。垂直の線によって記号的
に示しであるワード同期識別マークＫ（１）・・・Ｋ（
４）はブロックエンコーディング回路の出力端子６０・
・・６３に同じ瞬時に到来する。従って、ワード同期識
別マーク間の相対的な位相差は０度に等しい。乗算器７
の出力端子に現われる６７２ＭＨｚのクロック信号によ
り同じ指標を有する常に４ビツトづつの信号が順次整列
される。斯くして第２図の時系列線図に示す形態の合成
ディジタル信号がマルチプレクサ６の出力端子６５に現
われる。゛ 合成ディジタル信号はディジタル通路１０を経てディジ
タル伝送システムの受信機部■の入力端子６６に供給す
る。クロック再生器１７を用いて、伝送システムの受信
機部■にて他の信号処理をするのに用いられるクロック
信号を前記合成ディジタル信号から再生する。再生した
６７２Ｍｔｌｚのクロック信号はマルチプレクサ１１の
クロック入力端子に供給すると共に、除算器１９を介し
てブロックデコーディング回路１２〜１５のクロック入
力端子に供給する。

デマルチプレクサ１１には６７２ＭＨｚのクロック信号
を用いて４つのシンボルを挿入し、後に周波数がスＸ６
７２４６８ＭＨｚのクロレフ信号を用いて上記４つのシ
ンボルを４つの並列ブロックデコーディング回路１２〜
１５に並列に入れる。その後、６７２ＭＨｚのクロック
信号を用いて４つの新規のシンボルをデマルチプレクサ
に挿入し、その後これらのシンボルを１６８ＭＨｚのク
ロック信号を用いて４つの並列ブロックデコーディング
回路１２〜１５に並列に入れ、以下順次同様な動作を繰
返えさせる。シフトクロック（６７２ＭＨｚ）に対する
デコーダの書込クロック（１６８ＭＨｚ）の４つのとり
得る位相位置及びデマルチプレクサ１１の４つの並列出
力端子に発生するディジタル信号流を第３図の時系列線
図に互いに関連付けて示しである。第３ａ図の時系列線
図では、４つのワード同期識別マークＫ（１）・・・Ｋ
（４）　及びワード同期識別マークＫ　（ｔｏ）・・・
Ｋ　（４０）も互いに同相となっている。このことはデ
マルチプレクサ１１とマルチプレクサ６とが互いに同期
していることを意味する。伝送システムの各ディジタル
入力信号流Ａ。

Ｂ、Ｃ及びＤをブロックデコーディング回路１２〜１５
の出力端子４４〜４７にて再び利用することができる。

第３ｂ、３Ｃ及び３ｄ図に示した時系列線図から明らか
なように、３つの他の位相位置ではワード同期識別マー
クＫ（１）・・・Ｋ（４）の位相パターンが相違するこ
とになる。ワード同期識別マーク間の位相差は、伝送シ
ステムの送信機部ｌにおける位相差と同様に０度に等し
くならなくなる。これら３つのケースではいずれもデマ
ルチプレクサ１１とマルチプレクサ６とが互いに同期し
なくなる。

第３ｂ図の時系列線図では、ワード同期識別マークＫ（
１）及びＫ　（１０）　　が他のワード同期識別マーク
Ｋ（２）〜Ｋ（４）及びＫ　（２０）〜Ｋ　（４０）に
対してそれぞれ時間的に先行する。第３Ｃ図の時列系線
図では、ワード同期識別マークＫ（１）及びＫ（２）が
ワード同期識別マークＫ（３）及びＫ（４）に先行し、
またワード同期識別マークＫ（１０）及びＫ　（４０）
もワード同期識別マークＫ　（３０）及びＫ　（４０）
に対して時間的に先行する。第３ｄ図の時系列線図では
、ワード同期識別マークＫ（４）が他のワード同期識別
マークＫ（１）〜Ｋ（３）に対して時間遅れを呈し、ま
た同期識別マークＫ　（４０）も他の同期識別マークＫ
（１０）〜Ｋ　（３０）に対して時間遅れを呈する。

第３ｂ〜３ｄ図に示すような位相位置を位相比較器１６
によって検出し、その後制御信号をス除算器１９に供給
して、マルチプレクサ６とデマルチプレクサ１１との間
の同期を確立させる。位相比較器１６が第３ａ図に示す
ような位相位置を検出する場合には、ブロックデコーデ
ィング回路１２〜１５の出力端子４４〜４７に元のディ
ジタル信号流Ａ、Ｂ、Ｃ及びＤが再び適当な順序で得ら
れ、１７４乗算器１９には制御電圧が供給されなくなる
。

位相比較器１６が第３ｂ図に示すような位相位置を検出
する場合には、１／４除算器１９図が位相比較器１６に
よって発生される制御信号により１度だけ１／３除算器
として作動するようになる。このことを第４ｂ図にさら
に詳細に示しである。５（２）は並列に読取られる瞬時
におけるデマルチプレクサ１１の内容を示す。この際、
位相比較器１６により発生される制御信号に応答して１
／４除算器１９が、シンボルｄ２゜Ｃ２，ｂ２に対応す
る３つのクロックパルスの後に１度書込パルスを発生す
る場合に、つぎの４つのクロックパルスの後にデマルチ
プレクサ１１の内容がＳＧ！ｌＤに等しくなる。そこで
、シンボルａ３．　ｂ３．　Ｃ３及びｄ３を、これらの
シンボルが並列に読取られる瞬時にマルチプレクサ１１
の適当なメモリ位置に記憶させる（第３ｂ図参照）。こ
の際デマルチプレクサ１１とマルチプレクサ６とは同期
する。従って、元のディジタル信号流Ａ、　　Ｂ、　　
Ｃ及びＤがブロックデコーディング回路１２〜１５の出
力端子４４〜４７に再び適当な順序で得られる。

位相比較器が第３Ｃ図に示すような位相位置を検出する
場合には、１／４除算器１９が位相比較器１６によって
発生される制御信号により１度だけ１／２除算器として
作動する。このことを第４Ｃ図にさらに詳細に示しであ
る。５（３）は並列に読取られる瞬時にふけるデマルチ
プレクサ１１の内容を示す。この際、位相比較器１６に
より発生される制御信号に応答して１／４除算器１９が
、シンボルｄ２及びＣ２に対応する２つのクロックパル
スの後に１度書込バルスを発生する場合に、つぎの４つ
のクロックパルスの後にデマルチプレクサ１１の内容が
Ｓ　（３０）に等しくなる。そこで、シンボルａ３．　
ｂ３及びｄ３を、これらのシンボルが並列に読取られる
瞬時にデマルチプレクサ１１の適当なメモリ位置に記憶
させる（第３Ｃ図参照）。この際、デマルチプレクサ１
１とマルチプレクサ６とは同期する。従って、元のディ
ジタル信号流Ａ、　　Ｂ、　　Ｃ及びＤがブロックデコ
ーディング回路１２〜１５の出力端子４４〜４７に再び
適当な順序で得られる。

位相比較器１６が第３ｄ図に示すような位相位置を検出
する場合には、１／４除算器１９が位相比較器１６によ
って発生される制御信号により一旦１／１除算器として
作動する。これを第４ｄ図にさらに詳細に示しである。

５（４）は並列に読取られる瞬時におけるデマルチプレ
クサ１１の内容を示す。この際、位相比較器１６より発
生される制御信号に応答して１／４除算器１９が、シン
ボルｄ２に応答する１つのクロックパルスの後に１度書
込パルスを発生する場合ニ、つぎの４つのクロックパル
スの後にデマルチプレクサ１１の内容がｓ　（４０）に
等しくなる。そこで、シンボルａ３．　ｂ３．　ｃ３及
びｄ３を、これらのシンボルが並列に読取られる瞬時に
デマルチプレクサ１１の適当なメモリ位置に記憶させる
（第３ｄ図参照）。

この際、デマルチプレクサ１１とマルチプレクサ６とが
同期する。従って、元のデ・イジタル信号流Ａ。

Ｂ、　　Ｃ及びＤがブロックデコーディング回路１２〜
１５の出力端子４４〜４７に再び適当な順序で得られる
。

同期位相の期間中にはブロックデコーディング回路での
ワード同期識別マークが一時的に失われ、る。ワード同
期識別マークは参照符号の（指標）が６のシンボルａ　
−ｄがデマルチプレクサＩＩの入力端子を通過するまで
は再生されない。

ブロックエンコーディング回路１〜４及びブロックデコ
ーディング回路１２〜１５をＮ倍低いシンボルレートで
作動させるため、伝送システムのラインシンボルレート
が高くても前記両回路を集積化することができる。さら
に前述した多重化法によれば、スクランプリング、位置
合わせ、ラインコーディング、エラーモニタリング及び
ワード同期化の如き信号処理操作のすべてをＮ倍低いシ
ンボルレートで行なうことができる。マルチプレクサ６
及びデマルチプレクサ１１は簡単な並／直列変換器及び
簡単な直／並列変換器で実現することができる。また、
フレームワード及び時間の長引くフレーム同期技術を加
える必要もない。

第５図はブロックデコーディング回路の一列を示したも
のであり、これは入力シフトレジスタ３０と、バッファ
３１と、デコーダユニット３２と、出力シフトレジスタ
３３と、ワード同期装置３４とを具えている。クロック
入力端子３６に現われる１６８ＭＨｚのクロック信号を
用いて６つの２進シンボルを有している１つのワードを
入力端子３５を経て直列レジスタ３０に書込む（例えは
゛、第３ａ図のワードａ１・・・ａ６参照）。ワード同
期装置３４はワード同期識別マークＫ　（４０）の検出
後に１個のパルスを発生し、このパルスに応答して直列
レジスタ３０の内容がバッファ３１に転送される。前記
ワード同期識別マークはライン４０を経て位相比較器１
６の入力端子にも供給する。６つの２進シンボルを有し
ているワードはデコーダユニット３２により５つの２進
シンボルを有するワードに変換され、このワードを出力
レジスタ３３に並列に供給する。この出力レジスタの内
容はクロック入力端子３７に存在する１４０ＭＨｚのク
ロック信号により読取られる。このようにして元のディ
ジタル信号流が出力端子４４にて再び得られる。

【図面の簡単な説明】

第１図は本発明による高次ディジクル伝送システムの一
例を示すブロック線図； 第２図はマルチプレクサの時系列線図；第３図はデマル
チプレクサの４つのとり得る位相位置の時系列線図； 第４図はデマルチプレクサの出力端子に発生するシンボ
ルの時系列線図； 第５図はブロックデコーディング回路の一例を示すブロ
ック線図である。 ■・・・送信機部　　　　　■・・・受信機部１〜４・
・・ブロックエンコーディング回路５・・・除算器　　
　　　　６・・・マルチプレクサ７．９・・・乗算器　
　　　８・・・クロック入力端子１０・・・ディジタル
通路　　１１・・・デマルチプレクサ１２〜１５・・・
ブロックテ゛コーディング回路１６・・・位相比較器　
　　　１７・・・クロック再生器１９・・・除算器　　
　　　　３０・・・人力シフトレジスタ３１・・・バッ
ファ　　　　　３２・・・デコーダユニット３３・・・
シフトレジスタ　　３４・・・ワード同期装置特許出願
人　　エヌ・ベー・フイリツプス・フルーイランベンフ
ァブリケン Ｆ１６．Ｉ ＦＩ６．２ Ｆ１６．３

Claims (1)

【特許請求の範囲】
1. １、Ｎ個の並列入力端子を有しているマルチプレクサと
   、Ｎ個の並列出力端子を有しているデマルチプレクサと
   を具えており、Ｎ個の相互同期をとったディジタル信号
   流を前記マルチプレクサと前記デマルチプレクサとの間
   の共通ディジタル通路を経て伝送する伝送システムにあ
   って、ここにｎ≧２とし、かつ前記ディジタル信号流を
   周期的に、しかもシンボル−順序でインターリーフして
   合成ディジタル信号を形成すべく前記マルチプレクサを
   配置し、前記伝送システムが少なくとも１個のブロック
   エンコーディング回路及び少なくとも１個のブロックデ
   コーディング回路も具えるようにした高次ディジタル伝
   送システムにおいて、Ｎ個の各ディジタル信号流をブロ
   ックエンコーディング回路を介してマルチプレクサの並
   列入力端子の１つに供給し、前記Ｎ個のディジタル信号
   流を共通クロック信号の制御下にて前記ブロックエンコ
   ーディング回路に同期させて入れ、かつ前記各ブロック
   エンコーディング回路ではディジタル信号流のワードに
   ワード同期識別マークを設け、前記デマルチプレクサの
   並列出力端子の各々をブロックデコーディング回路の入
   力端子に接続し、デマルチプレクサの並列出力端子に供
   給される信号を、前記合成ディジタル信号から再生した
   クロック信号の制御下にて各ブロックデコーディング回
   路に入力させ、前記ブロックデコーディング回路の出力
   端子の各々を伝送システムの信号出力端子に接続し、位
   相比較回路にて前記ブロックデコーディング回路のワー
   ド同期識別マークを互いに比較し、その後読取りロック
   の位相を、前記ワード同期識別マーク間にて測定された
   位相差の関数として制御して、後にブロックデコーディ
   ング回路が送信機端にて発生した相互位相差を有するワ
   ード同期識別マークを呈示するようにしたことを特徴と
   する高次ディジタル伝送システム。