NL8203110A - Vierde-orde digitaal multiplex systeem voor transmissie van een aantal digitale signalen met een nominale bitsnelheid van 44 736 kbit/s. - Google Patents

Description

* EHN 10.414 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven "Vierde-orde digitaal multiplex systeem voor transmissie van een aantal digitale signalen met een nominale bitsnelheid van 44 736 kbit/s” A. Achtergrond van de uitvinding

De uitvinding heeft betrekking op een vierde-orde digitaal multiplex systeem voorzien van een zender met een digitale multiplexer 5 en een ontvanger met een digitale demultiplexer voor TEM transmissie van een aantal digitale signalen met een nominale derde-orde bitsnelheid van 44 736 kbit/s over een gemeenschappelijke digitaal pad tussen genoemde multiplexer en genoemde demultiplexer.

(¾) dit ogenblik bestaan er twee type hiërarchieën van 10 PCM multiplex systemen, waarvoor de GCITT aanbevelingen heeft gegeven wat betreft de methodes van multiplexen, de scheidingsvlakken en de lijntransmissiesystemen (zie OCITT Yellow Book, Vol. Ill, Fascicle III.3, Reccmnendations of the series G.700 and G.900, Geneva, 1981).

Een eerste type hiërarchie, dat in Europa algemeen ingang 15 heeft gevonden, is gebaseerd op een eerste-orde PCM multiplex systeem met een nominale bitsnelheid van 2048 kbit/s voor transmissie van 30 telefoonkanalen, waarbij de A-wet voor de codering wordt gebruikt.

Binnen deze eerste hiërarchie vindt het multiplexen plaats in factoren van vier en bedragen de aanbevolen nominale bitsnelheden 8448 kbit/s 2o voor de tweede orde, 34 368 kbit/s voor de derde orde en 139 264 kbit/s voor de vierde orde.

Vooral in de U.S.A. heeft een tweede type hiërarchie: ingang gevonden. Dit type is gebaseerd op een eerste-orde PCM multiplex systeem met een nominale bitsnelheid van 1544 kbit/s voor transmissie 25 van 24 telefoonkanalen, waarbij de yu-wet voor de codering wordt gebruikt. Binnen deze tweede hiërarchie bedraagt de aanbevolen nominale bitsnelheid 6312 kbit/s voor de tweede orde, terwijl van de beide aanbevolen nominale bitsnelheden . voor de derde orde de bitsnelheid van 44 736 kbit/s het meest wordt toegepast. Voor de vierde orde 30 binnen deze tweede hiërarchie heeft de CCIIT nog geen aanbeveling ge- . geven, maar het digitale transmissienetwerk van Bell System in de U.S.A. maakt voor de vierde orde thans gebruik van een nominale bitsnelheid van 274 176 kbit/s voor de transmissie van zes digitale 8203110

* V

PHN 10.414 2 signalen net een nominale derde-orde bitsnelheid van 44 736 kbit/s.

De lange-afstand digitale lijntransmissiesysteraen voor deze vierde-orde bitsnelheid van. 274 176 kbit/s kunnen worden gerealiseerd door het reeds bestaande lange-afstand lijntransmissienetwerk 5 uit te breiden met volledig nieuwe systemen voor dit doel. Aangezien echter een zeer wezenlijk deel van de uitgaven voor elk lange-afstand lijntransmissiesysteem wordt gevormd door kosten die nodig zijn onafhankelijk van welk systeem dan ook gebruikt wordt, zoals de kosten voor de kabel zelf, voor het leggen van de kabel, voor de 10 gebouwen en uitrusting van eindstations en ondergrondse tussenstations, wordt bij de praktische realisering van nieuwe digitale lijntransmissiesystemen bij voorkeur gebruik gemaakt van de reeds bestaande lange-afstand analoge lijntransmissiesysteraen. In het hier beschouwde geval komen in aanmerking de analoge lijntransmissiesystemen van het type 15 L4 en L5 met een capaciteit van respectievelijk 3600 en 10 800 telefoonkanalen per .3/8 inch coaxiale kabel en met nominale tussenstation afstanden van respectievelijk 3218 m (2 mijl) en 1609 m (1 mijl). Bij transmissie van digitale signalen met een bitsnelheid van 274 176 kbit/s over deze 3/8 inch coaxiale kabels liggen de opeen-2q volgende regeneratieve tussenstations ten hoogste 1737 m (5700 voet) uiteen. Dit houdt in dat van het bestaande 3J5.-systeem gebruik gemaakt kan worden door analoge tussenversterkers te vervangen door digitale regeneratieve tussenversterkers, maar deze oplossing heeft als nadeel dat de bestaande systeemcapaciteit van 10 800 telefoonkanalen wordt 25 verminderd tot een capaciteit van ten hoogste 4032 telefoonkanalen, terwijl verder niet voor alle gewenste trajecten een L5-systeem beschikbaar is. Deze bezwaren gelden niet wanneer gebruik wordt gemaakt van het op veel groter schaal beschikbare L4-systeem. In het laatste geval kan echter niet worden volstaan met het vervangen van alle 30 analoge tussenversterkers door digitale regeneratieve tussenversterkers, maar moet bovendien een extra tussenstation voor een digitale regeneratieve tussenversterker worden ingevoegd tussen elke twee opeenvolgende bestaande tussenstations, wat gepaard gaat met hoge additionele kosten.

B, Samenvatting van de uitvinding

De uitvinding beoogt een nieuwe conceptie van een vierde-orde multiplex systeem van het in de aanhef vermelde type te verschaffen 35 8203110 .

* e j, HïN 10.414 3 die een in economisch opzicht aantrekkelijke realisering van dit multiplex systeem en vooral het bijbehorende digitale lijntransmissie-systeem mogelijk maakt.

Het vierde-orde digitale multiplex systeem volgens de uit-5 vinding heeft het kenmerk, dat genoemde mulitplexer is ingericht voor het cyclisch bitsgewijs vervlechten van drie digitale signalen net nominale derde-orde bitsnelheden van 44 736 kbit/s tot een samengesteld digitaal signaal met een nominale vierde-orde bitsnelheid van 139 264 kbit/s en met een frame, dat een framesynchronisatie-10 signaal van 12 bits omvat, een aantal servicebits en verder voor elk van genoemde drie signalen zowel een aantal N informatiebits als ook één justificatiebit met vijf bijbehorende justificatieservice-bits, waarbij genoemd aantal N zodanig gekozen is dat de nominale justificatieverhouding tussen de waarden 0,40 en 0,46 of 0,54 en 0,60 15 gelegen is, welk frame gerangschikt is in zes opeenvolgende sets met gelijke aantallen bittijdsleuven, waarbij - de bits van het synchronisatiesignaal de eerste 12 bitposities van de eerste set innemen, - de justificatieservicefoits van het eerste, tweede en derde van 20 genoemde drie signalen respectievelijk de eerste, tweede en derde bitpositie van achtereenvolgens de tweede tot en met de zesde set innemen, - de justificatiébits van het eerste, tweede en derde van genoemde drie signalen respectievelijk de vierde, vijfde en zesde bitpositie 25 van de zesde set innenen, - de servicebits in de vierde set de op de derde bitpositie volgende bitposities innemen, en - de informatiebits van genoemde drie signalen cyclisch de overige bitposities van de zes sets innemen, 30 terwijl genoemde demulitplexer is ingericht voor het ontvlechten van genoemd samengesteld signaal in genoemde drie signalen.

Hoewel de beide bestaande hiërarchieën van PCM multiplex systemen gebaseerd zijn op verschillende eerste-orde bitsnelheden, namelijk 2048 kbit/s en 1544 kbit/s, wordt door toepassing van de 35 maatregelen volgens de uitvinding bereikt dat de vierde-orde multiplex systemen in beide hiërarchieën met een zelfde nominale bitsnelheid van 139 264 kbit/s werken. Nog af gezien van voordelen voor de realisering van de digitale multiplexers en demultiplexers wordt daardoor het 820 3 1 1 0 «' * PHN 10.414 4 belangrijke voordeel verkregen dat in beide hiërarchieën hetzelfde digitale lijntransmissiesysteem kan warden gebruikt. Bovendien blijkt dat voor de praktische realisering van dit:digitale lijntransmissiesysteem het in de Ü.S.A. reeds bestaande lange-afstand analoge lijn-g transmissienetwerk uitstekend te gebruiken is. In het bijzonder kan gebruik genaakt worden van het cp ruimte schaal beschikbare L4-systeem zonder dat een extra tussenstation voor een digitale regeneratieve tussenversterker behoeft te worden ingevoegd tussen elke twee opeenvolgende bestaande tussenstations.

10 C. Korte beschrijving van de tekeningen

Aan de hand van de tekeningen zullen thans een uitvoerings-voorbeeld van de uitvinding en de daarmede bereikte voordelen nader 15 worden toegelicht. Daarbij toont:

Fig. 1 een algemeen blokschema van een vierde-orde digitaal multiplex systeem volgens de uitvinding;

Fig. 2 tijdvolgordediagramnen voor een omzetting van een binair signaal in een signaal met het B3ZS codeformaat; 20 Fig. 3 een blokschema van een B3ZS-adapter voor de zender van het systeem in Fig. 1;

Fig. 4 een blokschema van een jitter-reduceereenheid voor de zender van het systeem in Fig. 1;

Fig. 5 tijdvolgordediagrairmen voor een omzetting van een 25 binair signaal in een signaal met het CMI-codeformaat;

Fig. 6 tijdvolgordediagrairmen voor een in het multiplex-systeem van Fig. 1 toegepast frame van het samengestelde signaal, voor een daaruit afgeleid gereduceerd frame van een tributair signaal en voor daarbij behorende kloksignalen; 30 Fig. 7 een blokschema van een blokconverter voor de zender van het systeem, in Fig. 1, en

Fig. 8 een blokschema van een blokconverter voor de ontvanger van het systeem in Fig. 1.

35 D. Beschrijving van een uitvoeringsvoorbeeld

In Fig. 1 is het algemene blokschema weergegeven van een vierde-orde digitaal multiplex systeem met een zender 1 en een ont- 8203110 « r* PHN 10.414 5 ♦ vanger 2 voor TEM transmissie van drie digitale signalen D1, D2, D3 met een nominale derde-orde bitsnelheid van 44 736 kbit/s over een gemeenschappelijk digitaal pad 3, waarbij het samengestelde digitale, signaal op dit pad 3 een nominale vierde-orde bitsnelheid van 139 264 5 kbit/s bezit in overeenstemming met Recommendation G.703, § 9. De structuur en de realisering van het onderhavige multiplex systeem vertonen vele overeenkomsten met die van de hogere-orde PCM multiplex systemen, die beschreven zijn in Philips Teleconmunication Review,

Vol. 38, No. 1, January 1980, pag. 11-22, en daarom zal de hierna 10 volgende beschrijving vooral gericht zijn op de specifieke verschillen met deze bekende systemen.

, Overeenkomstig Recommendation G.703, § 5 worden de drie digitale signalen Dl , D2, D3 met een nominale bitsnelheid van 44 736 kbit/s aangeboden in het B3ZS codeformaat (bipolar with three-zero 15 substitution code) en op grond van Recommendation G.752, § 1.3 kan de maximum waarde van de piek-piek jitter amplitude 14 ül (unit interval) bedragen. In de tijdvolgordediagrairmen van Fig. 2 is een voorbeeld gegeven van de omzetting van éen binair signaal met logische 1 bits en logische 0 bits (diagram a) in een B3ZS-gecodeerd signaal (dia-20 grammen bene). Logische 1 bits worden omgezet in pulsen met een 50% werkduur en met een polariteit die in het algemeen afwisselend positief en negatief is ten opzichte van het niveau van de logische 0 bits. Uitzonderingen zijn gevallen waarin drie opeenvolgende logische 0 bits optreden, in welke gevallen elk blok van drie opeenvolgende logische 25 0 bits wordt vervangen door BOV of OOV, waarbij B een puls voorstelt die voldoet aan de bipolaire coder egel en V een puls voorstelt die de bipolaire coderegel schendt. De keuze van BOV of 007 wordt zodanig gemaakt dat het aantal B pulsen tussen opeenvolgende V pulsen oneven is. Voor diagram b (c) in Fig. 2 geldt de veronderstelling dat een 3Q oneven (even) aantal pulsen is overgedragen sinds de laatste V puls.

Aangezien de signaalverwerking in zender 1 plaats vindt op basis van signalen in de normale binaire code, wordt elk van de drie B3ZS-gecodeerde signalen D1, D2, D3 toegevoerd aan een B3ZS-adapter 4, waarin na regeneratie met behulp van een teruggewonnen kloksignaal een 35 omzetting in éen binair signaal wordt uitgevoerd. Elk van de aldus verkregen binaire signalen d1, d2, d3 worden tezamen met het bijbehorende kloksignaal toegevoerd aan een jitter-reduceereenheid 5, waarin de waarde van de piëkrpiek jitter amplitude, afhankelijk van de 8203110 PHN 10.414 6 ·* * jitter frequentie, wordt teruggebracht tot ongeveer 1,5 UI. Bij wijze van voorbeeld toont Fig. 3 feet blokschema van ên van de drie identieke B3ZS-adapters 4, en wel voor het signaal D1, en toont Fig. 4 het blokschema van één van de drie identieke jitter-reduceereenheden 5, en wel 5 voor het binaire signaal d1.

In Fig. 3 wordt het B3ZS-gecodeerde signaal D1 toegevoerd aan een egaliserende versterker 41 en het geëgaliseerde signaal wordt geregenereerd in een regenerator 42, die bestuurd wordt door een kloksignaal van 44 736 kHz dat uit dit geëgaliseerde signaal wordt 10 teruggewonnen met behulp van een klokextractor 43. Het geregenereerde signaal D1: wordt nu cmgezet in een binair signaal d1 met behulp van een B3ZS-decoder 44 die eveneens bestuurd wordt door het teruggewonnen · kloksignaal. Aan de uitgang van deze adapter 4 staan dan het binaire signaal d1 en het teruggewonnen kloksignaal van 44 736 kHz ter be-15 schikking. In de jitter-reduceereenheid 5 van Fig. 4 wordt dit laatste kloksignaal benut als schrijfklok voor het schrijven van het binaire signaal d1 in een elastisch geheugen 51. Dit elastisch geheugen 51 wordt uitgelezen onder besturing van een leesklok die afkomstig is van een spanningsgestuurde oscillator 52 met een rustfrequentie van 20 44 736 kHz. Ter verkrijging van een leesklok met aanzienlijk minder jitter dan de schrijfklok wordt gebruik genaakt van een fasevergrendelde lus. Daartoe worden de schrijfklok en de leesklok toegevoerd aan een faseccraparator 53, waarvan het uitgangssignaal wordt gefilterd in een laagdoorlaatfilter 54 en dan wordt toegevoerd aan de stuur ingang 25 van de oscillator 52. Aan de uitgang van deze jitter-reduceereenheid 5 staan dan het uit geheugen 51 gelezen binaire signaal d1 en de van oscillator 52 afkomstige leesklok van 44 736 kHz ter beschikking.

De aldus verkregen binaire signalen d1, d2, d3 zijn echter niet synchroon en bovendien is hun nominale bitsnelheid van 44 736 kbit/s 30 niet precies gelijk aan een subveelvoud van de nominale bitsnelheid van 139 264 kbit/s van het samengestelde digitale signaal. Teneinde in zender 1 toch synchroon te kunnen multiplexen wordt elk van de drie binaire signalen d1, d2, d3 toegevoerd aan een blokconverter 6 en daarin cmgezet in een binaire signaal met een nominale bitsnelheid van 35 46 421,3 kbit/s, die precies 1/3 deel van de nominale bitsnelheid van 139 264 kbit/s is, en met een frame waarvan de structuur is afgeleid uit de framestructuur van het samengestelde digitale signaal, zoals nog zal worden toegelicht. De drie uitgaande binaire signalen d10, d20, 8203110 t ( EHN 10.414 7 \ d30 van blokconverters 6 zijn synchroon en worden in een digitale mltiplexer-eenheid 7 via OF-poorten 8 toegevoerd aan een parallel-serie converter 9, waarin het multiplexen plaats vindt onder besturing van een systeemklok van 139 264 kHz die geleverd wordt door een stabiele 5 oscillator 10. Aan de uitgang van parallel-serie converter 9 treedt het gewenste samengestelde digitale signaal op net een nominale bit-snelheid van 139 264 kbit/s.

Dit samengestelde digitale signaal wordt toegevoerd aan digitaal pad 3 dat aan de zendzijde een CMI-adapter 11 bevat, waarin 10 het samengestelde digitale signaal wordt omgezet in het voor de bit-snelheid van 139 264 kbit/s aanbevolen CME-codeformaat (coded mark inversion) overeenkomstig Recanmendation G.703, § 9. In Fig. 5 geven de tij dvolgordediagrairmen een voorbeeld van de omzetting van een binaire signaal met logische 1 bits en logische 0 bits (diagram a) in een CMI-15 gecodeerd signaal (diagram b). De CMl-code is een 2-niveau code, waarin een logische 0 bit zodanig wordt gecodeerd dat elk van beide niveaus, A1 en A2, aanwezig is gedurende een half bittijdinterval (eerst A1 en dan A2), en een logisch 1 bit wordt gecodeerd door één van beide niveaus A1 of A2 gedurende een geheel bittijdinterval en wel zodanig 20 dat het niveau afwisselt voor opeenvolgende logische 1 bits. Aan de ontvangzijde bevat digitaal pad 3 een CMI-adapter 12, waarin na egalisatie en regeneratie met behulp van een teruggewonnen systeemklok van 139 264 kHz een omzetting plaats vindt van het ontvangen CMI-gecodeerde signaal in de normale binaire code. Aan de uitgang van CMI-adapter 12 25 staan dan het oorspronkelijke samengestelde digitale signaal met een nominale bitsnelheid van 139 264 kbit/s en de oorspronkelijke systeemklok van 139 264 kHz ter beschikking.

Deze uitgangssignalen van CMI-adapter 12 worden in ontvanger 2 toegevoerd aan een digitale danultiplexer-eenheid 13. Het samen-30 gestelde digitale signaal wordt in demultiplexer-eenheid 13 toegevoerd aan een synchronisatiedetector 14. voor het framesynchronisatiesignaal om de demultiplexer-eenheid 13 te synchroniseren met het frame van dit samengestelde signaal, en verder aan een serie-parallel converter 15 waarin het bitsgewijs ontvlechten van het samengestelde signaal plaats 35 vindt. Aan de drie uitgangen van serie-parallel converter 15 staan dan de drie binaire signalen d10, d20, d30 met een bitsnelheid van 46 421,3 kbit/s ter beschikking die elk worden toegevoerd aan een blok-converter 16 en daarin worden omgezet in een binair signaal met de 8203110 ΡΗΝ 10.414 8 oorspronkelijke nominale bitsnelheid van 44 736 kbit/s. Elk van de aldus herkregen binaire signalen d1, d2, d3 wordt toegevoerd aan een B3ZS-encoder 17 en daarin omgezet tot een B3ZS-gecodeerd signaal. Aan de uitgang van de B3ZS-encoders 17 staan dan de drie oorspronkelijke 5 signalen D1, D2, D3 in het aanbevolen B3ZS codeformaat ter beschikking.

In het onderhavige mltiplex systeem worden de bitstromen van de drie tributaire signalen d1, d2, d3 cyclisch bitsgewijs vervlochten tot de bitstrocm van het samengestelde signaal# wat inhoudt dat in de hogere-orde bitstrocm een bit van signaal d1 wordt gevolgd 10 door een bit van signaal d2 enzovoort. In het algemeen zijn er verscheidene redenen, waarom de hogere-orde bistrocm een hogere bitsnelheid dient te bezitten dan driemaal de bitsnelhëid van de tributaire signalen d1, d2, <23. Een eerste reden is dat een eigen synchronisatiesignaal moet worden toegevoegd aan de hogere-orde bit-15 stroom on een correcte ontvlechting in de tributaire bitstremen mogelijk te maken, en tevens een aantal servicebits moet worden toegevoegd om de met de hogere-orde bitstroom geassocieerde apparatuur correct te laten functioneren, en eventueel cm hulpfaciliteiten te verschaffen. Een tweede reden is dat het hoofd moet worden geboden aan verschillen in 20 frequentie tussen de tributaire bitstremen, die van onafhankelijke bronnen afkomstig kunnen zijn,· en de systeemklok voor de hogere-orde bitstrocm. Cm de verschillen in bitsnelheden te kunnen compenseren wordt gebruik gemaakt van positieve justificatie, waarbij in de hogere-orde bitstrocm in regelmatige intervallen bittijdsleuven worden 25 toegewezen, waarin öf een bit van een tributair signaal óf geen informatie wordt overgedragen al naar gelang de relatieve bitsnelheden van de tributaire signalen en het samengestelde signaal. De status van deze justificatiebittij dsleuven wordt aangeduid door een aantal bijbehorende justificatieservicebits, en wel door een oneven 3g aantal, bijvoorbeeld drie of vijf, per justificatiebittijdsleuf cm een meerderheidsbeslissing omtrent de status mogelijk te maken en aldus de kans op een foutieve statusbeslissing te verminderen, aangezien een foutieve statusbeslissing voor de tributaire bitstrocm aan de ontvang-zijde leidt tot framesynchronisatieverlies. Verder draagt het justifi-35 catieproces bij tot de jitter van de tributaire bitstrocm aan de ontvangzijde. Zoals is uiteengezet in The Bell System Technical Journal, Vol. 51, No. 1, January 1972, pag. 165-207, is de nominale justificatie-verhouding een critische parameter voor de bijdrage van het justificatie- 8203110 1 I · t PHN 10.414 9 r proces tot deze jitter. De naninale justificatieverhouding q is gedefinieerd als de verhouding van de nominale justificatiesnelheid (de snelheid waarmede justificatiebits zonder informatie-inhoud worden ingevoegd, wanneer de bitsnelheden van het tributaire signaal en het 5 samengestelde signaal hun nominale waarde bezitten) tot de maximale justificatiesnelheid (de maximale snelheid waarmede justificatiebits zonder informatie-inhoud kunnen worden ingevoegd); de nominale justifi-catieverhouding q heeft een waarde tussen 0 en 1. Wat betreft de bijdrage van het justificatieproces tot de jitter blijkt uit Pig. 13 - Pig.

10 16 van laatstgenoemd artikel dat het jittervermogen als functie van $ symmetrisch is ten opzichte van q = 0,5 en zijn verhoudingsgewijs laagste waarden bereikt voor waarden van 5 het gebied tussen 0,40 en 0,46 (of 0,54 en 0,60).

Wanneer het hogere-orde multiplex systeem nog niet in aan-15 bevelingen is vastgelegd, is het mogelijk cm een geschikte framestruc-tuur van het samengestelde signaal en een gunstige waarde van § te kiezen en vervolgens de naninale hogere-orde bitsnelheid af te leiden op grond van de overweging dat de verhouding van het aantal door een tributair signaal geleverde bits per frame-interval tot het aantal door 20 het samengestelde signaal overgedragen bits per frame-interval gelijk moet zijn aan de verhouding van de nominale tributaire bitsnelheid tot de ncminale hogere-orde bitsnelheid (op praktische gronden wordt voor deze laatste bitsnelheid altijd een geheel veelvoud van. 8 kbit/s genonen in verband met de naninale bemonstersnelheid van 8000 monsters 25 per seconde voor de PCM-codering van spraaksignalen).

In het onderhavige multiplex systeem is echter de hogere-orde bitsnelheid reeds vastgelegd op de aanbevolen nominale waarde van 139 264 kbit/s. Ook thans wordt een gunstige^ waarde van q gekozen, maar thans wordt, na vaststelling van het aantal per frame aan 30 de hogere-orde bits troon toe te voegen bits, de bovengenoemde overweging gebruikt cm het aantal informatiebits N te bepalen dat door een tributair signaal wordt geleverd per frame-interval. Wat betreft de framesynchronisatie en de (positieve) justificatie sluit het onderhavige systeem nauw aan bij het vierde-orde multiplex systeem volgens Reccmmen-35 dation G.751, § 1.5. In het bijzonder zijn per frame 12 synchronisatie-bits aanwezig en voor elk tributair signaal één justif icatiebit met vijf bijbehorende justificatieservicebits. Wanneer nu gekozen wordt voor zes servicebits per frame, bedraagt het totale aantal bits per frame 8203110 ‘ s EHN 10.414 10 3N + 36, terwijl een tribitair signaal per fraire-interval (N+1 -§) bits met informatie-inhoud levert. Voor N en ^ geldt dan de betrekking: N + 1 - f _ 44 736 5 3N + 36 . 139 264

Bij een aanvangskeuze $ =0,57 volgt dan uit (1) een waarde N = 306,69. Aangezien het frame van 3N + 36 bits wordt gerangschikt in zes opeenvolgende sets met gelijke aantallen bits per set en verder het aantal 10 bits per set een geheel drievoud dieat te zijn met het oog qp het cyclisch bitsgewijs vervlechten van de drie tributaire signalen, wordt de waarde van N uiteindelijk vastgelegd op N = 306 zodat het frame 954 bits omvat die in zes sets van elk 159 bits zijn onderverdeeld. Uit (1) volgt dan dat de uiteindelijke waarde van ^ gelijk is 15 aan § = 0,545.

De uiteindelijke structuur van het frame is voor dit geval weergegeven in het tijdvolgordediagram a van Fig. 6, waarbij de bit-posities in de zes sets I-Vï als volgt worden toegewezen: - een geconcentreerd framesynchronisatiesignaal F van 12 bits in de 20 eerste 12 bitposities van set I; dit signaal F heeft de vorm F1, F2, ..., F12 = 111 110 100 000 en komt overeen met dat volgens Reccamendation G.751 (zie Table 2/G.751), - de eerste justificatieservicebits Cln voor de tributaire signalen dn met n = 1, 2, 3 in de eerste drie bitposities van set II, 25 - de tweede justificatieservicebits voor de tributaire signalen dn met n = 1, 2, 3 in de eerste drie bitposities van set III, - de derde justificatieservicebits C^n voor de tributaire signalen dn met n = 1, 2, 3 in de eerste drie bitposities van set IV, - de vierde justificatieservicebits C4n voor de tributaire signalen dn 30 met n = 1, 2, 3 in de eerste drie bitposities van set V, - de vijfde justificatieservicebits C^n voor de tributaire signalen dn met n = 1, 2, 3 in de eerste drie bitposities van set VI, - de justificatiebits Jn voor de tributaire Signalen dn met n = 1, 2, 3 in de bitposities 4, 5, 6 van set VI, 35 - de servicebits S^n en met n = 1, 2, 3 in de respectievelijke bitposities 4, 5, 6 en 7, 8, 9 van set IV, en - de informatiebits van de tributaire signalen dn met n = 1, 2, 3 cyclisch verdeeld over de overige bitposities van de zes sets I - VI.

8203110 ·*

V

EHN 10.414 11

Uit het frame van het samengestelde signaal zoals getoond in diagram a van Fig. 6 kan voor elk van de tributaire signalen d1, d2, d3 een gereduceerd frame worden afgeleid dat in de blokconverters 6 van zender 1 wordt gebruikt voor de omzetting van de binaire signalen 5 d1, d2, d3 met een nominale bitsnelheid van 44 736 kbit/s in de binaire signalen d10, d20, d30 met een nominale bitsnelheid van 46 421,3 kbit/s (precies 1/3 deel van de nominale hogere-orde bitsnelheid van 139 264 kbit/s). In tijdvolgordediagram b van Fig. 6 is een voorbeeld gegeven van een gereduceerd frame dat uit het frame van diagram a is 10 afgeleid door uitsluitend de bits in de bitposities 1 + 3p met p = 0, 1, 2, ..., 316, 317 weer te geven, waarbij de duur van elke # bittijdsleuf wordt vergroot met een factor drie en dus overenkcmt met de bitsnelheid van 46 421,3 kbit/s. Diagram b van Fig. 6 geeft dus de structuur van het signaal dat aan parallel-serie converter 9 in Fig. 1 15 wordt toegevoerd door de OF-poort 8 die signaal d10 ontvangt. In dit gereduceerde frame van diagram b zijn de bitposities: 1, 2, 3, 4 in set I en de bitposities 2, 3 in set IV respectievelijk gereserveerd voor de frame synchronisatiebits F1, F4, F7, F10 (met.de waarden 1, 1, 1, 0) en de servicebits S11, S12, welke bits in de multiplexer-eenheid 7 worden 20 toegevoerd via de desbetreffende OF-poort 8, terwijl alle overige bitposities zijn toegewezen aan de bits van signaal d10. Van laatstgenoemde bitposities is de eerste bitpositie in de sets II-VI gereserveerd voor een justif icatieservicebit en de tweede bitpositie in set VI voor een justificatiebit, terwijl de resterende bitposities worden ingencmen 25 door de informatiebits van signaal d1.

De wijze waarop tributair signaal d1 wordt omgezet in signaal d10 met een gereduceerd frame volgens diagram b van Fig. 6, zal warden toegelicht aan de hand van Fig. 7 die een voorbeeld toont vanéén van de drie identieke blokconverters 6 van Fig. 1. De van 30 jitter-reduceereenheid 5 in Fig. 4 afkomstige leesklok van 44 736 kHz wordt in Fig. 7 benut voor het schrijven van het binaire signaal d1 in een elastisch geheugen 61. Dit elastische geheugen 61 wordt uitgelezen onder besturing van een leesklok van 46 421,3 kHz, waarvan bepaalde klokpulsen zijn onderdrukt zodat geheugen 61 dan niet wordt uit-35 gelezen. De onderdrukking van klokpulsen geschiedt in vaste bittijd-sleuven van het gereduceerde frame in diagram b van Fig. 6 en wel in bitposities 1, 2, 3, 4 van set I, bitposities 2, 3 van set IV en bitpositie 1 van sets II-VI. In tijdvolgordediagram c van Fig. 6 is 8203110 » -v PHN 10.414 12 deze klokpulsonderdrukking symbolisch weergegeven door een laag niveau, terwijl een hoog niveau dus aanduidt dat geheugen 61 wordt uitgelezen. Deze leesklok met "gaten" wordt opgewekt in multiplexer-eenheid 7 van Fig. 1 met behulp van een klokdistributor 18, die deze leesklok, 5 en verder alle benodigde kloksignalen, op bekende wijze af leidt uit de systeemklok van 139 264 kHz van oscillator 10 door middel van deling en logische selectie. In het bijzonder wekt klokdistributor 18 ook een klok qp voor de besturing van een circuit 19 dat via OF-poort 8 in de bitstrocm van signaal d10 de framesynchronsiatiebits F1, F4, F7, F10 10 en de servicebits S11, S12 invoegt in de daarvoor gereserveerde bit-posities 1, 2, 3, 4 van set I en bitposities 2, 3 van set IV in het gereduceerde frame van diagram b in Fig. 6.

In Fig. 7 wordt elastisch geheugen 61 dus sneller uitgelezen dan ingeschreven. Om nu te voorkcmen dat geheugen 61 daardoor 15 leeg loopt, wordt de vulgraad van geheugen 61 bewaakt door een ijk- circuit 62. Dit ijkcircuit 62 wekt bij onder schr ij ding van een bepaalde vulgraad 61 van geheugen 61 een stuursignaal op voor een verbodspoort 63 on in de leesklok met "gaten", afkomstig van klokdistributor 18 in Fig. 1, de eerstvolgende klokpuls in de bitpositie 2 van set VI van het 20 gereduceerde frame te onderdrukken, zodat geheugen 61 dan niet wordt uitgelezen en aan het uitgelezen signaal een justificatiebit zonder informatie-inhoud wordt toegevoegd in de juiste bitpositie (gemarkeerd door een kruis in diagram c van Fig. 6).

Om de informatieloze status van dit justificatiebit aan te duiden 25 wekt ijkcricuit 62 dan tevens een vijftal logische 1 bits op die aan het uitgelezen signaal van geheugen 61 worden toegevoegd net behulp van een OF-poort 64, en wel in de eerste bitpositie van de sets II - VI van het gereduceerde frame die gereserveerd is voor de justificatie-servicebits C11 - C15. Zoalng ijkcircuit 62 geen onderschrijding van een 3Q bepaalde vulgraad van geheugen 61 vaststelt, wordt geheugen 61 wel uitgelezen in bittijdsleuf 2 van set VI van het gereduceerde frame en de status van deze bittijdsleuf, die dan een informatiebit van signaal d1 bevat, wordt in dat geval aangegeven door een vijftal logische 0 bits in de posities van de justificatieservicebits C11- C15. 35 De omzetting van de andere tributaire signalen d2, d3 in de signalen d20, d30 geschiedt qp analoge wijze met gebruikmaking van gereduceerde frames van dezelfde structuur als die volgens diagram b in Fig. 6, waarbij circuit 19 thans de framesynchronisatiebits F2, F5, 8203110 EHN 10.414 13 « 1 F8, P11 en F3, F6, F9, F12 en de servicébits S21, S22 en S31, S32 Invoegt in de bits tranen van de signalen d20, d30 In de daarvoor gereserveerde bitposities 1, 2, 3, 4 van set I en bitposities 2, 3, van set IV van het gereduceerde frame.

5 Qm deze signalen d10, d20, d30 te herkrijgen aan de drie uitgangen van serie-parallel converter 15 in ontvanger 2 wordt converter 15 bestuurd door een klok van 46 421,3 kHz, waarvan de klok-pulsen in de bittij dsleuven voor de frame-synchronisatiebits en de servicebits van het gereduceerde frame zijn onderdrukt. In het tijd-10 volgordediagram d van Fig. 6 is deze conversiéklok met "gaten" op dezelfde wijze weergegeven als de leesklok met "gaten" in diagram c. Beide klokken worden in demultiplexer-eenheid 13 van Fig. 1 opgewekt door een klokdistributor 20, die met behulp van synchronisatiedetector 14 gesynchroniseerd wordt met het frame van het ontvangen samengestelde 15 signaal en de beide klokken op bekende wijze af leidt uit de teruggewonnen systeemklok van 139 264 kHz door middel van deling en logische selectie.

De wijze waarop signaal d10 wordt omgezet in het tributaire signaal d1 met behulp van de leesklok met "gaten" volgens diagram c 20 in Fig. 6, zal worden toegelicht aan de hand van Fig. 8 die een voorbeeld toont van één van de drie identieke blokconverters 16 van Fig. 1. De van klokdistributor 20 in Fig. 1 afkomstige leesklok reet "gaten" wordt in Fig. 8 benut voor het schrijven van binair signaal d10 in een elastisch geheugen 161, waarbij echter de justificatieservicebits 25 C11 -C15 niet wDrden ingeschreven omdat in de daarvoor gereserveerde bittijdsleuven de klokpulsen van de leesklok ontbreken (zie diagram c in Fig. 6). De status van het justificatiébit . wordt gedetecteerd met behulp van een justificatiedecoder 162, waarin een meerderheids-beslissing omtrent de logische waarde van de justificatieservicebits 3g C11 - C15 wordt genomen en bij het optreden van tenminste drie logische 1 bits (het kenmerk voor een informatieloos justificatiébit cy) een stuursignaal voor een verbodspoort 163 wordt opgewekt om in de leesklok met "gaten" een extra "gat" aan te brengen, en wel door de eerstvolgende klokpuls in de bitpositie 2 van set VI van het gereduceerde 35 frame te onderdrukken, omdat het justificatiébit Jy in dat geval geen informatiebit van signaal d1 is en dus niet in geheugen 161 mag warden geschreven. Het schrijven in elastisch geheugen 161 vindt dus niet plaats op eguidistante tijdstippen, maar het lezen dient wel 8203110 PHN 10.414 14 op equidistante tijdstippen te geschieden. De leesklok voor geheugen 161 is afkomstig van een spanningsgestuurde oscillator 164 met een rust-frequentie van 44 736 kHz die is opgenomen in een fase-vergrendelde lus. Deze lus bevat een faseccmparator 165, waaraan de voor het schrijven.

5 benutte klok van 46 421,3. kHz met "gaten" en de leesklok van 44 736 kHz worden toegevoerd en waarvan hetruitgangssignaal wordt gefilterd in een laagdoorlaatfitier 166 en dan toegevoerd aan de stuuringang van oscillator 164 . Aan de uitgang van blokconverter 16 in Fig. 8 staan aldus het uit geheugen 161 gelezen signaal d1 met de oorspronkelijke 10 nominale bitsnelheid van 44 736 kbit/s en het bijbehorende kloksignaal met de oorspronkelijke nominale frequentie van 44 736 kHz ter beschikking. Door gebruik te maken van een elastisch geheugen 161 met een; voldoend grote capaciteit en een laagdoorlaatfilter 166 met een voldoend lage afsnijfrequentie kan de jitter van het herkregen tributaire signaal d1 15 op eenvoudige wijze beneden aanvaardbare grenzen worden gehouden.

In dit verband wordt nog opgemerkt dat de keuze van de bitposities voor de servicebits in set 17 van het gereduceerde frame een gunstige invloed op de spectrale verdeling van deze jitter heeft.

In het beschreven uitvoeringsvoorbeeld omvat het frame 20 van het samengestelde signaal 954 bits verdeeld in zes sets I - VI van elk 159 bits. In totaal zijn zes servicebits per frame aanwezig in de bitposities 4-9 van set IV, waarbij bitpositie 4 van set IV gebruikt kan; .worden voor de overdracht van een alarm retourmelding naar de apparatuur in de ontvanger wanneer specifieke foutcondities in de 25 apparatuur in de zender worden gedetecteerd. Aangezienaelk servicebit een afzonderlijk kanaal met een transmissiecapaciteit van 146 kbit/s representeert, staat dan nog een transmissiecapaciteit van 730 kbit/s ter beschikking voor allerlei hulpfaciliteiten.

Wanneer een lagere totale transmissiecapaciteit voor de 30 servicefuncties voldoende is, kan ook gekozen worden voor slechts drie servicebits in het frame van het samengestelde signaal.In dit geval dient echter een nieuwe bepaling plaats te vinden van het aantal informatiebits N dat door een tributair signaal wordt geleverd per frame-interval. Naar analogie van betrekking (1) geldt dan voor N en ^ 35 de betrekking: N + 1 - ? 44 736 3N + 33 139 264 8203110 I *** * '+ ΕΉΝ 10.414 15

Bij een aanvangskeuze § = 0,57 volgt dan uit (2) een waarde N = 280,14. Aangezien de verdere structuur van het frame niet wordt veranderd en dus de 3N + 33 bits worden gerangschikt in zes sets met élk' een zelfde aantal bits gelijk aan een geheel drievoud, 5 wordt de uiteindelijke waarde van N dan vastgelegd qp N = 277, zodat het frame dan 864 bits omvat die gerangschikt zijn in zes sets van elk 144 bits. Uit (2) volgt dan dat de uiteindelijke waarde van § gelijk is aan £ = 0,456. Voor de servicefuncties staat dan in totaal een transmissiecapaciteit van 483 kbit/s ter beschikking.

10 15 20 25 30 35 8203110

Claims (3)

1. Vierde-orde digitaal multiplex systeem voorzien van een zender met een digitale multiplexer en een ontvanger mat eeni.digitale demultiplexer voor TDM transmissie van een aantal digitale signalen net een nominale derde-orde bitsnelheid van 44 736 kbit/s over een gemeen- 5 schappelijk digitaal pad tussen genoemde multiplexer en genoemde demultiplexer, met het kenmerk, dat genoemde multiplexer is ingericht voor het cyclisch bitsgewijs vervlechten van drie digitale signalen met nominale derde-orde bitsnelheden van 44 736 kbit/s tot een samengesteld digitaal signaal met een nominale vierde-orde bitsnelheid van 139 264 10 kbit/s en met een frame, dat een framesynchronisatiesignaal van 12 bits omvat, een aantal servicebits en verder voor elk van genoemde drie signalen zowel een aantal N informatiebits als ook één justificatie-bit met vijf bijbehorende justificatieservicebits, waarbij genoemd aantal N zodanig gekozen is dat denominale justificatieverhouding 15 tussen de waarden 0,40 en 0,46 of 0,54 en 0,60 gelegen;, is,welk frame gerangschikt is in zes opeenvolgende sets met gelijke aantallen bittijd-sleuven, waarbij - de bits van het synchronsiatiesignaal de eerste 12 bitposities van de eerste set innemen, 20. de justificatieservicebits van het eerste, tweede en derde van genoemde drie signalen respectievelijk de eerste, tweede en derde bitpositie van achtereenvolgens de tweede tot en met de zesde set innemen, - de justificatiebits van het eerste, tweede en derde van genoemde 25 drie signalen respectievelijk de vierde, vijfde en zesde bitpositie van de zesde set innemen, - de servicebits in de vierde set de op de derde bitpositie volgende bitposities innemen, en - de informatiebits van genoemde drie signalen cyclisch de overige 30 bitposities van de zes sets innemen; terwijl genoemde demultiplexer is ingericht voor het ontvlechten van genoemd samengeseld signaal, in genoemde drie signalen.

2. Vierde-orde digitaal multiplex systeem volgens conclusie 1, met het kenmerk, dat het frame van genoemd samengesteld signaal zes 35 servicebits bevat die in de vierde set de vierde tot en met de negende bitpositie innemen.

3. Vierde-orde digitaal multiplex systeem volgens conclusie 2, met het kenmerk, dat het frame van genoemde samengesteld signaal 954 820 3 1 1 0 ’ ** 9· PHN 10.414 17 bittijdsleuven omvat, gerangschikt in zes opeenvolgende sets van 159 bittijdsleuven. 5 10 15 20 25 30 82 0 3 1 1 ü 35