JP3221922B2 - 多様なポート回路相補装置をｐｃｍ電話交換システムに接続するための柔軟性を有するインタフェース・システム - Google Patents
多様なポート回路相補装置をｐｃｍ電話交換システムに接続するための柔軟性を有するインタフェース・システムInfo
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- JP3221922B2 JP3221922B2 JP19925892A JP19925892A JP3221922B2 JP 3221922 B2 JP3221922 B2 JP 3221922B2 JP 19925892 A JP19925892 A JP 19925892A JP 19925892 A JP19925892 A JP 19925892A JP 3221922 B2 JP3221922 B2 JP 3221922B2
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- highway
- circuit
- switching system
- port circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
- H04Q11/0414—Details
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＰＣＭ電話システム、
より特定して言えば、ユーザによって選択される多様な
ポート回路相補装置(complement)とＰＣＭ電話システム
とのインターフェス接続を可能とし、もって、ＰＣＭ電
話システムの設計により大きな柔軟性を与え、これによ
りユーザの多様なアプリケーション（利用態様）を可能
ならしめるインタフェース・システムに関する。
より特定して言えば、ユーザによって選択される多様な
ポート回路相補装置(complement)とＰＣＭ電話システム
とのインターフェス接続を可能とし、もって、ＰＣＭ電
話システムの設計により大きな柔軟性を与え、これによ
りユーザの多様なアプリケーション（利用態様）を可能
ならしめるインタフェース・システムに関する。
【０００２】本発明が提供する柔軟性を有するインタフ
ェース・システム（以下、「フレキシブル・インタフェ
ース・システム」という）は、多様なポート回路相補装
置を、米国特許第４，２２８，５３６号（１９８０年１
０月１４日発行。発明者：カー・ギュルデンプフェニッ
ヒ(K. Gueldenpfennig）及びツェー・ヨット・ブライデ
ンシュタイン(C. J. Breidenstein)。譲受人：レドコム
・ラボラトリーズ・インコーポレイテッド（Redcom Lab
oratories, Inc.)）に記載されているようなＰＣＭ電話
交換システムに接続するのに特に適している。これは分
散設置型(distributed）ＰＣＭ時分割ディジタル交換シ
ステムである。また、本発明のＰＣＭインタフェース・
システムは、米国特許第４，８０５，１７２号（１９８
９年２月１４日発行。発明者：シー・エイ・バーブ(C.
A. Barbe）及びビー・ジー・リトルフィールド（B. G.
Littlefield)。譲受人：レドコム・ラボラトリーズ・イ
ンコーポレイテッド）に記載されているようなＰＣＭ時
分割多重交換システムのポート基板及びポート回路での
使用に特に適している。このシステムは、システムのユ
ーザが交換システムのポート回路あるいはポート・ボー
ドを構成(configure)することを可能とするもので、音声
信号を表わすデータをＮ本のライン又はトランク（ここ
でＮはポート回路に対して利用可能なタイムスロットの
数のみで制限される）に接続したり、また、会議通話(c
onference)で用いられるような、データを表わすディジ
タル通信データ信号を接続する等の様々なアプリケーシ
ョンを提供する。
ェース・システム（以下、「フレキシブル・インタフェ
ース・システム」という）は、多様なポート回路相補装
置を、米国特許第４，２２８，５３６号（１９８０年１
０月１４日発行。発明者：カー・ギュルデンプフェニッ
ヒ(K. Gueldenpfennig）及びツェー・ヨット・ブライデ
ンシュタイン(C. J. Breidenstein)。譲受人：レドコム
・ラボラトリーズ・インコーポレイテッド（Redcom Lab
oratories, Inc.)）に記載されているようなＰＣＭ電話
交換システムに接続するのに特に適している。これは分
散設置型(distributed）ＰＣＭ時分割ディジタル交換シ
ステムである。また、本発明のＰＣＭインタフェース・
システムは、米国特許第４，８０５，１７２号（１９８
９年２月１４日発行。発明者：シー・エイ・バーブ(C.
A. Barbe）及びビー・ジー・リトルフィールド（B. G.
Littlefield)。譲受人：レドコム・ラボラトリーズ・イ
ンコーポレイテッド）に記載されているようなＰＣＭ時
分割多重交換システムのポート基板及びポート回路での
使用に特に適している。このシステムは、システムのユ
ーザが交換システムのポート回路あるいはポート・ボー
ドを構成(configure)することを可能とするもので、音声
信号を表わすデータをＮ本のライン又はトランク（ここ
でＮはポート回路に対して利用可能なタイムスロットの
数のみで制限される）に接続したり、また、会議通話(c
onference)で用いられるような、データを表わすディジ
タル通信データ信号を接続する等の様々なアプリケーシ
ョンを提供する。
【０００３】ＰＣＭ電話システムでは、種々の信号を表
わすデータは連続するタイムスロットに多重化されＰＣ
Ｍハイウェイ上を伝送される。こうしたハイウェイは、
アナログ信号（例えば、音声信号）をパルスコードに変
換し及びその逆を行なうためのコード化及びデコード化
装置、ディジタル通信信号を扱うための装置、及び場合
によってはビテオ信号を扱うための装置をも含むポート
回路に接続されるが、これらはすべて異なる相補装置及
び／又は異なる数の連続タイムスロットを要求する。こ
のため、従来、ポート回路はアプリケーション毎に個別
的に設計され、従来提供されている電話交換システム
も、前述の特許に図示・記載されているように、特定ア
プリケーション用に専用化されたポート回路又はポート
ボード（すなわち、ライン回路若しくはトランク回路及
び／又はディジタル通信信号取扱い回路の組合わせが異
なる）を有する。多くの場合、電話システムのユーザ
は、その目的とするアプリケーションに応じて構成され
たポート回路を必要とする。また、ユーザが自分自身で
ポート回路を設計することを望む場合もある。そこで、
多様なポート回路構成を可能とするように柔軟性を付与
すること、及び、ユーザが自分専用の回路を設計できる
ようにすることが望まれる。しかしながら、電話交換シ
ステムのアーキテクチュアという面から言えば、それが
多種多様な設計・構成のポート回路に対してオープンで
あれば、ユーザにより構成されたポート回路によってシ
ステムが損害を被る危険が大きくなり、秘密を要する個
人情報及び／又はプログラムコードを含んでいる場合も
ある呼(call)が漏れて情報の安全が冒される可能性もあ
る。
わすデータは連続するタイムスロットに多重化されＰＣ
Ｍハイウェイ上を伝送される。こうしたハイウェイは、
アナログ信号（例えば、音声信号）をパルスコードに変
換し及びその逆を行なうためのコード化及びデコード化
装置、ディジタル通信信号を扱うための装置、及び場合
によってはビテオ信号を扱うための装置をも含むポート
回路に接続されるが、これらはすべて異なる相補装置及
び／又は異なる数の連続タイムスロットを要求する。こ
のため、従来、ポート回路はアプリケーション毎に個別
的に設計され、従来提供されている電話交換システム
も、前述の特許に図示・記載されているように、特定ア
プリケーション用に専用化されたポート回路又はポート
ボード（すなわち、ライン回路若しくはトランク回路及
び／又はディジタル通信信号取扱い回路の組合わせが異
なる）を有する。多くの場合、電話システムのユーザ
は、その目的とするアプリケーションに応じて構成され
たポート回路を必要とする。また、ユーザが自分自身で
ポート回路を設計することを望む場合もある。そこで、
多様なポート回路構成を可能とするように柔軟性を付与
すること、及び、ユーザが自分専用の回路を設計できる
ようにすることが望まれる。しかしながら、電話交換シ
ステムのアーキテクチュアという面から言えば、それが
多種多様な設計・構成のポート回路に対してオープンで
あれば、ユーザにより構成されたポート回路によってシ
ステムが損害を被る危険が大きくなり、秘密を要する個
人情報及び／又はプログラムコードを含んでいる場合も
ある呼(call)が漏れて情報の安全が冒される可能性もあ
る。
【０００４】
【発明の目的】本発明は、電話交換システム本体が損害
を受けたりシステム中に蓄えられているデータ及びプロ
グラムが漏出したりする危険を生じることなく、多様な
ポート回路相補装置（ライン、トランク、デジタル通信
−−−会議通話設備）が使用できるような柔軟性を与え
る、改良されたＰＣＭ（時分割多重）電話交換システム
用インタフェース・システムを提供する。
を受けたりシステム中に蓄えられているデータ及びプロ
グラムが漏出したりする危険を生じることなく、多様な
ポート回路相補装置（ライン、トランク、デジタル通信
−−−会議通話設備）が使用できるような柔軟性を与え
る、改良されたＰＣＭ（時分割多重）電話交換システム
用インタフェース・システムを提供する。
【０００５】また、本発明は、ＰＣＭ電話システムのハ
イウェイ及び制御ラインを、多様な、数及び配列が種々
である連続タイムスロットを利用する、選択された構成
のポート回路ハイウェイ及び制御／状態ラインと接続す
る改良されたフレキシブル・インタフェース・システム
を提供する（なお、タイムスロットは、情報を表わすデ
ータ信号を交換システムのハイウェイ上搬送する）。
イウェイ及び制御ラインを、多様な、数及び配列が種々
である連続タイムスロットを利用する、選択された構成
のポート回路ハイウェイ及び制御／状態ラインと接続す
る改良されたフレキシブル・インタフェース・システム
を提供する（なお、タイムスロットは、情報を表わすデ
ータ信号を交換システムのハイウェイ上搬送する）。
【０００６】さらに、本発明は、多様なポート回路相補
装置（このポート回路は、電話交換システムのユーザが
そのアプリケーションに応じて選択又は設計したもので
もよい）をＰＣＭ電話交換システムと一体化するための
改良されたフレキシブル・インタフェース・システムを
提供する。
装置（このポート回路は、電話交換システムのユーザが
そのアプリケーションに応じて選択又は設計したもので
もよい）をＰＣＭ電話交換システムと一体化するための
改良されたフレキシブル・インタフェース・システムを
提供する。
【０００７】簡単に述べれば、本発明のＰＣＭ電話交換
システム用インタフェース・システムは、交換システム
のＰＣＭデータ送信ハイウェイ(send highway)及び同受
信ハイウェイ(receive highway）を、同じく送信ハイウ
ェイ及び受信ハイウェイを有するポート回路にインタフ
ェース接続し、その際、ポート回路を、種類の異なる複
数のポート回路(それぞれの構成により異なるアプリケ
ーションが提供される)の中から選択することを可能と
する。ここでいうアプリケーションの例としては、音声
信号を表わすデータをＮ本のライン又はトランクに接続
すること（ここで、Ｎはアプリケーションによって異な
る値をとる）、会議通話アプリケーションのような場合
のために、ディジタル通信データ信号を表わすデータを
接続することが挙げられる。このインタフェース・シス
テムでは、交換システムの送信ハイウェイ（データはこ
の上を連続するタイムスロットによって伝わる）上のデ
ータを選択されたポート回路へと運び、また、選択され
たポート回路の送信ハイウェイから交換システムへと伝
送する手段を使用する。この伝達は、こうした連続タイ
ムスロット群を含む別の送信ハイウェイを介して行なわ
れてもよい。このデータ伝送手段は、交換システムから
の制御信号に反応する手段によって操作・制御され、そ
のポート回路の構成上要求される連続タイムスロット群
の割当て(allotment)を可能とする。ポート回路からの
その状態(すなわち、オフフック、通話中等）を表わす信
号はまた、制御信号を伝えるライン上を双方向的に伝送
されて交換システムに戻される。制御手段及び伝送手段
を条件付けて、インタフェース接続すべきポート回路の
種類にしたがい時間により異なる数のタイムスロットに
割り当てるためには、手操作によりプログラム可能な結
合手段が用いられる。こうした結合手段は、各ポート回
路それぞれのアプリケーションに応じてユーザによって
選択し得るそれぞれに異なる結合を与える。こうして、
連続する一連のタイムスロットがそのポート回路におい
てその構成にしたがって利用できるようになる。
システム用インタフェース・システムは、交換システム
のＰＣＭデータ送信ハイウェイ(send highway)及び同受
信ハイウェイ(receive highway）を、同じく送信ハイウ
ェイ及び受信ハイウェイを有するポート回路にインタフ
ェース接続し、その際、ポート回路を、種類の異なる複
数のポート回路(それぞれの構成により異なるアプリケ
ーションが提供される)の中から選択することを可能と
する。ここでいうアプリケーションの例としては、音声
信号を表わすデータをＮ本のライン又はトランクに接続
すること（ここで、Ｎはアプリケーションによって異な
る値をとる）、会議通話アプリケーションのような場合
のために、ディジタル通信データ信号を表わすデータを
接続することが挙げられる。このインタフェース・シス
テムでは、交換システムの送信ハイウェイ（データはこ
の上を連続するタイムスロットによって伝わる）上のデ
ータを選択されたポート回路へと運び、また、選択され
たポート回路の送信ハイウェイから交換システムへと伝
送する手段を使用する。この伝達は、こうした連続タイ
ムスロット群を含む別の送信ハイウェイを介して行なわ
れてもよい。このデータ伝送手段は、交換システムから
の制御信号に反応する手段によって操作・制御され、そ
のポート回路の構成上要求される連続タイムスロット群
の割当て(allotment)を可能とする。ポート回路からの
その状態(すなわち、オフフック、通話中等）を表わす信
号はまた、制御信号を伝えるライン上を双方向的に伝送
されて交換システムに戻される。制御手段及び伝送手段
を条件付けて、インタフェース接続すべきポート回路の
種類にしたがい時間により異なる数のタイムスロットに
割り当てるためには、手操作によりプログラム可能な結
合手段が用いられる。こうした結合手段は、各ポート回
路それぞれのアプリケーションに応じてユーザによって
選択し得るそれぞれに異なる結合を与える。こうして、
連続する一連のタイムスロットがそのポート回路におい
てその構成にしたがって利用できるようになる。
【０００８】
【発明の具体的開示】以下、図面を参照して、以上に記
載した、また、それ以外の、本発明の目的、特徴及び効
果並びに現状において最も望ましい実施態様について述
べる。
載した、また、それ以外の、本発明の目的、特徴及び効
果並びに現状において最も望ましい実施態様について述
べる。
【０００９】図１にはフレキシブル・インタフェース・
システムを示す。このシステムは、接点(contacts)を有
するプリント回路基板上に実装(mount)してもよく、こ
の場合、該接点はバックプレーンプリント回路基板上の
コネクタに受け入れられる。バックプレーンは、メモリ
素子や上記特許に記載するプロセッサ等の回路を担持す
る他のプリント回路基板間を接続する。
システムを示す。このシステムは、接点(contacts)を有
するプリント回路基板上に実装(mount)してもよく、こ
の場合、該接点はバックプレーンプリント回路基板上の
コネクタに受け入れられる。バックプレーンは、メモリ
素子や上記特許に記載するプロセッサ等の回路を担持す
る他のプリント回路基板間を接続する。
【００１０】バックプレーン上のラインとして、クロッ
ク（ＣＬＫ）ライン、５本のラインからなるグレイコー
ド・タイムスロット・バス（ＧＴＳ ＢＵＳ)、ポート・
レシーブ・ハイウェイ（ＰＲＨ）及びサービス受信ハイ
ウェイ（ＳＲＨ）がある。これらはＰＣＭデータ信号を
ポート回路に運ぶラインである。バックプレーン上には
また、ポート送信ハイウェイ（ＰＳＨ）及びサービス送
信ハイウェイ(ＳＳＨ)がある。これらはＰＣＭデータを
ポート回路から交換システム内に運ぶハイウェイであ
る。また、バックプレーンは８本のデータライン（Ｄ０
〜Ｄ７）と９本のアドレスライン（ＢＡ０〜ＢＡ８）を
有する。バックプレーン上にはもう１本のアドレスライ
ン（ｎＳＰＥＮ−ｎot ｓervice ｐort ｅｎable）があ
り、ポート回路及びサービス回路へのアクセスがＰＣＭ
電話交換システムによって要求されているか否かを区別
する。さらに別のラインがプロセッサ・クロックすなわ
ちフェーズIIクロックを運び、また別のラインがポート
回路に接続しているが、これはリード・ノット・ライト
（ＲｎＷ）ラインである。また、４本のラインがポート
識別（ＰＩＤ）のために設けられ、ポート回路の電話シ
ステム内での位置を識別し、これがＰＣＭ電話交換シス
テムのプロセッサによってアドレス付けされることを可
能にする。
ク（ＣＬＫ）ライン、５本のラインからなるグレイコー
ド・タイムスロット・バス（ＧＴＳ ＢＵＳ)、ポート・
レシーブ・ハイウェイ（ＰＲＨ）及びサービス受信ハイ
ウェイ（ＳＲＨ）がある。これらはＰＣＭデータ信号を
ポート回路に運ぶラインである。バックプレーン上には
また、ポート送信ハイウェイ（ＰＳＨ）及びサービス送
信ハイウェイ(ＳＳＨ)がある。これらはＰＣＭデータを
ポート回路から交換システム内に運ぶハイウェイであ
る。また、バックプレーンは８本のデータライン（Ｄ０
〜Ｄ７）と９本のアドレスライン（ＢＡ０〜ＢＡ８）を
有する。バックプレーン上にはもう１本のアドレスライ
ン（ｎＳＰＥＮ−ｎot ｓervice ｐort ｅｎable）があ
り、ポート回路及びサービス回路へのアクセスがＰＣＭ
電話交換システムによって要求されているか否かを区別
する。さらに別のラインがプロセッサ・クロックすなわ
ちフェーズIIクロックを運び、また別のラインがポート
回路に接続しているが、これはリード・ノット・ライト
（ＲｎＷ）ラインである。また、４本のラインがポート
識別（ＰＩＤ）のために設けられ、ポート回路の電話シ
ステム内での位置を識別し、これがＰＣＭ電話交換シス
テムのプロセッサによってアドレス付けされることを可
能にする。
【００１１】バックプレーンから出るこれらのライン
は、バッファに接続される。このバッファは、ポート回
路を電話交換システムから隔離(isolate)する。 バッフ
ァ２０は、ＣＬＫ、ＧＴＳＢＵＳ、ＰＲＨ及びＳＲＨラ
インをインタフェース内に引き込む。３ステート(tri-s
tate)バッファ２２は、選択的にイネーブルされて ＰＳ
ＨとＳＳＨラインにデータを出力する。１組の双方向３
ステートバッファ２４は、データラインのバッファリン
グを行ない、これらとインタフェース・システム間とを
双方向的に接続する。別の１群のバッファ２６は、アド
レスライン、フェーズIIクロック、ＲｎＷ及びＰＩＤラ
インをインタフェース・システムに接続する。
は、バッファに接続される。このバッファは、ポート回
路を電話交換システムから隔離(isolate)する。 バッフ
ァ２０は、ＣＬＫ、ＧＴＳＢＵＳ、ＰＲＨ及びＳＲＨラ
インをインタフェース内に引き込む。３ステート(tri-s
tate)バッファ２２は、選択的にイネーブルされて ＰＳ
ＨとＳＳＨラインにデータを出力する。１組の双方向３
ステートバッファ２４は、データラインのバッファリン
グを行ない、これらとインタフェース・システム間とを
双方向的に接続する。別の１群のバッファ２６は、アド
レスライン、フェーズIIクロック、ＲｎＷ及びＰＩＤラ
インをインタフェース・システムに接続する。
【００１２】第１回路２８に対する入力信号についても
同様の記法を用いる。この第１回路は、ユーザのポート
回路と第２回路３０との間のデータのやり取りを制御す
るもので、一方、第２回路は制御信号を扱い、転送回路
２８の動作の制御も行なう。バッファ２０、２２、２４
及び２６からこれらの回路２８と３０への入力は、バッ
ファへの入力と同様の記号で識別される。但し、バッフ
ァリングされたものであることを示すために頭に「Ｂ」
を付す。回路２８と３０は、フィールド・プログラマブ
ル・ゲートアレイであり、その詳細については図４、５
及び７に関連して後述する。これらのゲートアレイから
の出力は、直接又はコマンド・ラッチ回路３２を介して
ユーザ回路に入る。システムは、電源投入時及び電源電
圧が安全動作レベルを下回ったときに電源監視／ＰＵＣ
Ｌ（ｐower ｕp ｃｌear）回路３４によってリセットさ
れる。
同様の記法を用いる。この第１回路は、ユーザのポート
回路と第２回路３０との間のデータのやり取りを制御す
るもので、一方、第２回路は制御信号を扱い、転送回路
２８の動作の制御も行なう。バッファ２０、２２、２４
及び２６からこれらの回路２８と３０への入力は、バッ
ファへの入力と同様の記号で識別される。但し、バッフ
ァリングされたものであることを示すために頭に「Ｂ」
を付す。回路２８と３０は、フィールド・プログラマブ
ル・ゲートアレイであり、その詳細については図４、５
及び７に関連して後述する。これらのゲートアレイから
の出力は、直接又はコマンド・ラッチ回路３２を介して
ユーザ回路に入る。システムは、電源投入時及び電源電
圧が安全動作レベルを下回ったときに電源監視／ＰＵＣ
Ｌ（ｐower ｕp ｃｌear）回路３４によってリセットさ
れる。
【００１３】転送回路２８と制御回路３０の動作時、Ｐ
ＣＭ交換システムにユーザ回路をフレキシブル・インタ
フェース接続するために行なわれる、タイミング及びタ
イムスロットの割当ては、プログラマブル・ヘッダーの
形態をとるスイッチ手段と関連回路３６とによって実行
される。これらのプログラマブル・ヘッダーは、接続の
開放及び閉成を行なうため、選択的に切断することので
きる導電性リンクを有する装置である。いずれのリンク
も、回路２８及び３０に論理"GRD"（グラウンド）又は
論理"HIGH"の電圧を引加する回路と結び付いていてもよ
い。論理"GRD"と論理"HIGH"の組合わせは、伝達回路２
８と制御回路３０を条件付けて、電話交換システム−ユ
ーザ回路間ハイウェイ上のデータの転送を取扱うに充分
な数のタイムスロットを割当てるためのコードを構成す
る。
ＣＭ交換システムにユーザ回路をフレキシブル・インタ
フェース接続するために行なわれる、タイミング及びタ
イムスロットの割当ては、プログラマブル・ヘッダーの
形態をとるスイッチ手段と関連回路３６とによって実行
される。これらのプログラマブル・ヘッダーは、接続の
開放及び閉成を行なうため、選択的に切断することので
きる導電性リンクを有する装置である。いずれのリンク
も、回路２８及び３０に論理"GRD"（グラウンド）又は
論理"HIGH"の電圧を引加する回路と結び付いていてもよ
い。論理"GRD"と論理"HIGH"の組合わせは、伝達回路２
８と制御回路３０を条件付けて、電話交換システム−ユ
ーザ回路間ハイウェイ上のデータの転送を取扱うに充分
な数のタイムスロットを割当てるためのコードを構成す
る。
【００１４】図１及び２には、各部品の表示として、図
中の回路を与えるに用いることのできる部品の型記号を
示す。例えば、バッファ２０と２６には、種々の製造元
より７４ＡＬＳ２４４の型番で市販されているチップが
使用できる。
中の回路を与えるに用いることのできる部品の型記号を
示す。例えば、バッファ２０と２６には、種々の製造元
より７４ＡＬＳ２４４の型番で市販されているチップが
使用できる。
【００１５】交換システムへの接続は、ＭＳＵバックプ
レーンへの接続として示されている。ＭＳＵは、モジュ
ラー・交換ユニット（ｍodular ｓwiching ｕnit）の意
であり、上記ギュルデンプフェニッヒとブライデンシュ
タインの特許に記載された交換システムである。こうし
たスチッチング・システムでは、サービス・ハイウェイ
及びポート・ハイウェイが使用される。これについて
も、上記ギュルデンプフェニッヒとブライデンシュタイ
ンの特許に詳細に記載されている。また、ギュルデンプ
フェニッヒとブライデンシュタインの特許はポート回路
についても述べている。ポート回路は、コーデック（ｃ
ｏder／ｄｅｃoder devices）を含み、これはハイウェ
イ上を運ばれるディジタル信号をアナログ信号（例え
ば、音声信号）に翻訳(translate)し、アナログ信号を
割り当てられたタイムスロットのかたちでハイウェイに
加えられる信号に変換する。回路２８はＴＳＣ（ｔime
ｓlotｃontrol）回路と称される。制御信号処理回路３
０はＭＰＩと称されるが、これはＭＳＵポートインタフ
ェース（ＭSU ｐort ｉnterface）の頭字語である。こ
うした回路はフィールド・プログラマブル・ゲートアレ
イから構成される。このゲートアレイは、従来技術にし
たがってプログラムされ、ＴＳＣについては図４と５
に、ＭＰＩについては図７に示される回路を与える。
レーンへの接続として示されている。ＭＳＵは、モジュ
ラー・交換ユニット（ｍodular ｓwiching ｕnit）の意
であり、上記ギュルデンプフェニッヒとブライデンシュ
タインの特許に記載された交換システムである。こうし
たスチッチング・システムでは、サービス・ハイウェイ
及びポート・ハイウェイが使用される。これについて
も、上記ギュルデンプフェニッヒとブライデンシュタイ
ンの特許に詳細に記載されている。また、ギュルデンプ
フェニッヒとブライデンシュタインの特許はポート回路
についても述べている。ポート回路は、コーデック（ｃ
ｏder／ｄｅｃoder devices）を含み、これはハイウェ
イ上を運ばれるディジタル信号をアナログ信号（例え
ば、音声信号）に翻訳(translate)し、アナログ信号を
割り当てられたタイムスロットのかたちでハイウェイに
加えられる信号に変換する。回路２８はＴＳＣ（ｔime
ｓlotｃontrol）回路と称される。制御信号処理回路３
０はＭＰＩと称されるが、これはＭＳＵポートインタフ
ェース（ＭSU ｐort ｉnterface）の頭字語である。こ
うした回路はフィールド・プログラマブル・ゲートアレ
イから構成される。このゲートアレイは、従来技術にし
たがってプログラムされ、ＴＳＣについては図４と５
に、ＭＰＩについては図７に示される回路を与える。
【００１６】これらのゲートアレイ回路は、ユーザ回路
への出力を与える。これらの出力は、ユーザ回路に入る
ラインの脇に頭字語で識別名が示されている。それぞれ
の頭字語の意味と対応するそれぞれのラインの機能につ
いては後述する。図１と２に示すインタフェース・シス
テムは、その回路の全てを含んだまま、印刷回路基板の
一部分（ＭＳＵバックプレーンとの接続部の近傍）に実
装されても良い。ボードの他の部分にはコーデック及び
他のポート回路（ユーザのアプリケーションに応じて設
計されたもの）及びこれらへの接続部を実装してもよ
い。こうしたアプリケーションは、２、４又は８パーテ
ィー・アナログ（ライン回路又はトランク）オペレーシ
ョン、又は、例えば会議通話のような２、４、８及び１
６パーティー・ディジタル通信である。図８には２パー
ティ・トランク・アプリケーション用のユーザ回路の典
型例を示す。
への出力を与える。これらの出力は、ユーザ回路に入る
ラインの脇に頭字語で識別名が示されている。それぞれ
の頭字語の意味と対応するそれぞれのラインの機能につ
いては後述する。図１と２に示すインタフェース・シス
テムは、その回路の全てを含んだまま、印刷回路基板の
一部分（ＭＳＵバックプレーンとの接続部の近傍）に実
装されても良い。ボードの他の部分にはコーデック及び
他のポート回路（ユーザのアプリケーションに応じて設
計されたもの）及びこれらへの接続部を実装してもよ
い。こうしたアプリケーションは、２、４又は８パーテ
ィー・アナログ（ライン回路又はトランク）オペレーシ
ョン、又は、例えば会議通話のような２、４、８及び１
６パーティー・ディジタル通信である。図８には２パー
ティ・トランク・アプリケーション用のユーザ回路の典
型例を示す。
【００１７】こうしたアプリケーションでは、構成上、
ＰＣＭハイウェイに出入りする連続タイムスロットのタ
イミング並びに割当て及び数がいずれも異なる。こうし
た構成は、プログラマブル・ヘッダー及び関連回路３６
を有する。プログラマブル・ヘッダー及び関連回路は、
上記の様なポート回路相補装置のいずれをもＰＣＭ電話
交換システムにインタフェース接続することを可能とす
る柔軟性を与える。
ＰＣＭハイウェイに出入りする連続タイムスロットのタ
イミング並びに割当て及び数がいずれも異なる。こうし
た構成は、プログラマブル・ヘッダー及び関連回路３６
を有する。プログラマブル・ヘッダー及び関連回路は、
上記の様なポート回路相補装置のいずれをもＰＣＭ電話
交換システムにインタフェース接続することを可能とす
る柔軟性を与える。
【００１８】出力ラインは、図１及び２に示すインタフ
ェース・システムのユーザポート回路に接続される印刷
基板上の導体であり、バッファリング及びＴＳＣ２８を
介して転送されるＰＣＭクロックである。これはＢＢＣ
ＬＫと呼ばれ、ＭＳＵ交換システムでは２．０４８ＭＨ
ｚのＰＣＭクロックである。７本のＰＣＭレシーブド・
データ・イネーブル・ラインがあり、それぞれが受信し
たタイムスロットの始めを表わし、その継続時間持続す
る。これらのラインはＲＤＥ０〜ＲＤＥ７で示される。
ＴＤＥ０〜ＴＤＥ７ラインはＰＣＭトランスミット・デ
ータ・イネーブル・ラインであり、タイムスロットの伝
送を示す。ＴＳＣへの入力ラインはＥＮ０〜ＥＮ７であ
り、ＲＤＥ出力をＬ制御する。ポートに対する及びポー
トからのデータ・ハイウェイは、それぞれ受信ディジタ
ル・データ（ＲＤＤ０）とトランスミット・ディジタル
・データ（ＴＤＤ０）である。
ェース・システムのユーザポート回路に接続される印刷
基板上の導体であり、バッファリング及びＴＳＣ２８を
介して転送されるＰＣＭクロックである。これはＢＢＣ
ＬＫと呼ばれ、ＭＳＵ交換システムでは２．０４８ＭＨ
ｚのＰＣＭクロックである。７本のＰＣＭレシーブド・
データ・イネーブル・ラインがあり、それぞれが受信し
たタイムスロットの始めを表わし、その継続時間持続す
る。これらのラインはＲＤＥ０〜ＲＤＥ７で示される。
ＴＤＥ０〜ＴＤＥ７ラインはＰＣＭトランスミット・デ
ータ・イネーブル・ラインであり、タイムスロットの伝
送を示す。ＴＳＣへの入力ラインはＥＮ０〜ＥＮ７であ
り、ＲＤＥ出力をＬ制御する。ポートに対する及びポー
トからのデータ・ハイウェイは、それぞれ受信ディジタ
ル・データ（ＲＤＤ０）とトランスミット・ディジタル
・データ（ＴＤＤ０）である。
【００１９】８回路のディジタル会議通話アプリケーシ
ョン用及び１６回路デジタル会議アプリケーション用の
ＴＤＥ０、ＲＤＥ０、ＴＤＤ０及びＲＤＤ０で発生する
信号が、図１０及び１１に示される。典型的な２回路ア
ナログ・トランク・アプリケーションは、図８に示され
る２回路トランク用タイムスロットのセットアップを行
なうためにＴＤＥ１及びＲＤＥ１上の信号を使用する。
これらの信号の発生及びそのタイミングは以下の記載に
よりより明確になるであろう。
ョン用及び１６回路デジタル会議アプリケーション用の
ＴＤＥ０、ＲＤＥ０、ＴＤＤ０及びＲＤＤ０で発生する
信号が、図１０及び１１に示される。典型的な２回路ア
ナログ・トランク・アプリケーションは、図８に示され
る２回路トランク用タイムスロットのセットアップを行
なうためにＴＤＥ１及びＲＤＥ１上の信号を使用する。
これらの信号の発生及びそのタイミングは以下の記載に
よりより明確になるであろう。
【００２０】電源監視回路からの出力、ｎＰＵＣＬ及び
ＰＵＣＬは、２ラインユーザ回路において利用できる。
ＰＵＣＬは、２ラインユーザ回路において利用できる。
【００２１】ＭＰＩ回路は多数ラインの制御信号の受信
及び伝送を行なう。ライト・レジスタ・アドレス・ライ
ンＷＡＤＤ０〜ＷＡＤＤ２は、ユーザ回路中のレジスタ
をアドレス付けする。２つのクロックがこのアドレス・
データの使用を制御する。データ出力ラインＣＤＡＴＡ
ＯＵＴ０〜ＣＤＡＴＡＯＵＴ３上このアドレス・データ
が４ビットで到達するためである。ゲートアレイ上の使
用ピンを少なくするため、このデータは多重化される。
このコマンド・データはコマンド・ラッチ回路３２でラ
ッチされ、多様なユーザポート回路の制御のために用い
られる。例えば、呼出信号電圧を制御するコマンド・ビ
ットは、ラッチされた後、８本の出力ラインｎＲＮＧ０
〜ｎＲＮＧ７上にもたらされる。制御ラインはまた、コ
ーデックに直列に挿入されたパッド（減衰量）を制御す
る。これらのコマンドビットは、パッド制御ビットＰＡ
Ｄ０〜ＰＡＤ７として用いられる。これらのコマンド・
ビットは、ユーザ回路中の８つ迄のコーデックに役立て
ることが可能である。呼出信号ラインは、８つのアナロ
グ・ユーザポート回路中の８つ迄の呼出信号回路に役立
てることが可能である。制御ビットＣＯＭ００〜ＣＰＭ
０３及びＣＯＭ１０〜ＣＯＭ１３はトランクの動作をコ
マンドする。制御ビットＯＳ０〜ＣＳ７は、会議通話用
構成の選択に用いることができる。
及び伝送を行なう。ライト・レジスタ・アドレス・ライ
ンＷＡＤＤ０〜ＷＡＤＤ２は、ユーザ回路中のレジスタ
をアドレス付けする。２つのクロックがこのアドレス・
データの使用を制御する。データ出力ラインＣＤＡＴＡ
ＯＵＴ０〜ＣＤＡＴＡＯＵＴ３上このアドレス・データ
が４ビットで到達するためである。ゲートアレイ上の使
用ピンを少なくするため、このデータは多重化される。
このコマンド・データはコマンド・ラッチ回路３２でラ
ッチされ、多様なユーザポート回路の制御のために用い
られる。例えば、呼出信号電圧を制御するコマンド・ビ
ットは、ラッチされた後、８本の出力ラインｎＲＮＧ０
〜ｎＲＮＧ７上にもたらされる。制御ラインはまた、コ
ーデックに直列に挿入されたパッド（減衰量）を制御す
る。これらのコマンドビットは、パッド制御ビットＰＡ
Ｄ０〜ＰＡＤ７として用いられる。これらのコマンド・
ビットは、ユーザ回路中の８つ迄のコーデックに役立て
ることが可能である。呼出信号ラインは、８つのアナロ
グ・ユーザポート回路中の８つ迄の呼出信号回路に役立
てることが可能である。制御ビットＣＯＭ００〜ＣＰＭ
０３及びＣＯＭ１０〜ＣＯＭ１３はトランクの動作をコ
マンドする。制御ビットＯＳ０〜ＣＳ７は、会議通話用
構成の選択に用いることができる。
【００２２】ポート回路中のレジスタからのユーザの状
態は、ユーザ・バッファラインＵＢ０〜ＵＢ７に現われ
る。これらのラインは、ＵＢラインのオフフック、アン
サ状態、通話中状態に関するデータを含む。これらのデ
ータは、ユーザ回路から得られ、ＭＰＩ回路３０を介し
てＭＳＵバックプレーンのデータラインに、ＭＳＵプロ
セッサのメモリ内の異なるアドレスにもたらされる。状
態データの容量を増し、ポート回路に含まれているより
多くの状態データを入力するために、ＲＳＮＳ０〜ＲＳ
ＮＳ２（ｒead ｓeｎｓe register address lines）を
用いてＭＰＩの外部のレジスタにアドレス付けし、８つ
の外部アドレスレジスタのいずれかに記憶されたデータ
を読み出して、データラインＤ０〜Ｄ７上に現れるよう
にしてもよい。
態は、ユーザ・バッファラインＵＢ０〜ＵＢ７に現われ
る。これらのラインは、ＵＢラインのオフフック、アン
サ状態、通話中状態に関するデータを含む。これらのデ
ータは、ユーザ回路から得られ、ＭＰＩ回路３０を介し
てＭＳＵバックプレーンのデータラインに、ＭＳＵプロ
セッサのメモリ内の異なるアドレスにもたらされる。状
態データの容量を増し、ポート回路に含まれているより
多くの状態データを入力するために、ＲＳＮＳ０〜ＲＳ
ＮＳ２（ｒead ｓeｎｓe register address lines）を
用いてＭＰＩの外部のレジスタにアドレス付けし、８つ
の外部アドレスレジスタのいずれかに記憶されたデータ
を読み出して、データラインＤ０〜Ｄ７上に現れるよう
にしてもよい。
【００２３】いくつかのラインは、ＴＳＣ回路２８とＭ
ＰＩ回路３０との間で共有される。これらはストローブ
ＮＲＴＳ０（ｎot ｒead ｔime ｓlot）及びＮＷＴＳ０
（ｎot ｗrite ｔime ｓlot）である。これらは、ＴＳ
ＣとＭＳＵとの間の有効データ転送を示すタイミング・
パルスであり、プログラマブル・ヘッダ回路３６からの
制御信号及びコードに依存する。開始(initialization)
ビットは、ＴＳＣ２８内のタイムスロット・レジスタか
ら読まれＭＰＩ３０を介してデータライン上に伝送さ
れ、タイムスロット・レジスタにいつ書込みが行なわれ
たかを示す。パワーアップ・クリア（ｎＰＵＣＬ）はＴ
ＳＣ２８及びＭＰＩ３０内のレジスタをクリアする。コ
マンドラッチもまた、ＰＵＣＬパルスによってクリアさ
れる。
ＰＩ回路３０との間で共有される。これらはストローブ
ＮＲＴＳ０（ｎot ｒead ｔime ｓlot）及びＮＷＴＳ０
（ｎot ｗrite ｔime ｓlot）である。これらは、ＴＳ
ＣとＭＳＵとの間の有効データ転送を示すタイミング・
パルスであり、プログラマブル・ヘッダ回路３６からの
制御信号及びコードに依存する。開始(initialization)
ビットは、ＴＳＣ２８内のタイムスロット・レジスタか
ら読まれＭＰＩ３０を介してデータライン上に伝送さ
れ、タイムスロット・レジスタにいつ書込みが行なわれ
たかを示す。パワーアップ・クリア（ｎＰＵＣＬ）はＴ
ＳＣ２８及びＭＰＩ３０内のレジスタをクリアする。コ
マンドラッチもまた、ＰＵＣＬパルスによってクリアさ
れる。
【００２４】システムの動作中、ＭＳＵ、ＴＳＣ２８及
びＭＰＩ３０の間のすべての信号は、バッファ２０〜２
６においてバッファリングされる。これにより、ユーザ
回路はＭＳＵから分離(isolate)されて、バックプレー
ン上の信号がインタフェースあるいはこれに接続するユ
ーザ回路を損傷することが防がれる。送信ハイウェイ、
ＰＳＨ又はＳＳＨは、３ステートバッファ２２内のバッ
ファをイネーブルすることによって選択され、該バッフ
ァによりＴＳＣ２８の送信ハイウェィ出力（ＳＨＯ）が
（ポートあるいはサービス）送信ハイウェイに接続され
る。割当てられたタイムスロットで送られるＴＤＤ０入
力からのデータは、ユーザ回路からＴＳＣへ送られる。
電話システムのミュー則（μ law)あるいはＡ則(A law)
圧伸条件を満たすために交替(alternate)ビットを反転
してもよく、これはプログラマブル・ヘッダ回路からの
ｎＡＭＩ入力によって行なわれる。タイムスロットの数
も、３本のラインＮＴＳ０、ＮＴＳ１及びＡＮＤ上のプ
ログラマブル・ヘッダ回路３６からのコードによって選
択される。これらのラインは、２、４、８または１６個
のタイムスロットを必要とする８つの異なるポート回路
構成の選択を可能とする。アナログまたは音声モードで
は、これらのコードを用いて、２、４及び８パーティ・
ライン又はトランク回路を選択することができ、２、
４、８及び１６パーティ・オペレーション用回路が選択
できる。この選択は、ＭＰＩ ＢＭＳ０〜ＢＭＳ２ライ
ン上でなされ、そのコードはプログラマブル・ヘッダ３
６内でセットアップされる。また、プログラマブル・ヘ
ッダは、ＣＭＳ０〜ＣＭＳ１ライン上のコードのセット
アップも行なう。これらもモードセレクトラインであ
り、基板上のポート回路の数を示す。ＣＭＳラインは２
本あり、論理"HIGH"又は論理"LOW"のいずれでもあり得
る。これらは、図に示す例示のシステムでインタフェー
ス接続される２回路、４回路、８回路又は１６回路のユ
ーザ構成を示す。
びＭＰＩ３０の間のすべての信号は、バッファ２０〜２
６においてバッファリングされる。これにより、ユーザ
回路はＭＳＵから分離(isolate)されて、バックプレー
ン上の信号がインタフェースあるいはこれに接続するユ
ーザ回路を損傷することが防がれる。送信ハイウェイ、
ＰＳＨ又はＳＳＨは、３ステートバッファ２２内のバッ
ファをイネーブルすることによって選択され、該バッフ
ァによりＴＳＣ２８の送信ハイウェィ出力（ＳＨＯ）が
（ポートあるいはサービス）送信ハイウェイに接続され
る。割当てられたタイムスロットで送られるＴＤＤ０入
力からのデータは、ユーザ回路からＴＳＣへ送られる。
電話システムのミュー則（μ law)あるいはＡ則(A law)
圧伸条件を満たすために交替(alternate)ビットを反転
してもよく、これはプログラマブル・ヘッダ回路からの
ｎＡＭＩ入力によって行なわれる。タイムスロットの数
も、３本のラインＮＴＳ０、ＮＴＳ１及びＡＮＤ上のプ
ログラマブル・ヘッダ回路３６からのコードによって選
択される。これらのラインは、２、４、８または１６個
のタイムスロットを必要とする８つの異なるポート回路
構成の選択を可能とする。アナログまたは音声モードで
は、これらのコードを用いて、２、４及び８パーティ・
ライン又はトランク回路を選択することができ、２、
４、８及び１６パーティ・オペレーション用回路が選択
できる。この選択は、ＭＰＩ ＢＭＳ０〜ＢＭＳ２ライ
ン上でなされ、そのコードはプログラマブル・ヘッダ３
６内でセットアップされる。また、プログラマブル・ヘ
ッダは、ＣＭＳ０〜ＣＭＳ１ライン上のコードのセット
アップも行なう。これらもモードセレクトラインであ
り、基板上のポート回路の数を示す。ＣＭＳラインは２
本あり、論理"HIGH"又は論理"LOW"のいずれでもあり得
る。これらは、図に示す例示のシステムでインタフェー
ス接続される２回路、４回路、８回路又は１６回路のユ
ーザ構成を示す。
【００２５】グレイコードの最上位ビットに応じて、Ｔ
ＳＣ回路２８により別の出力がもたらされる。これは、
ＭＳＩＯ（ｍaster ｓync）であり、同期情報を必要と
するいくつかのコーデックで用いられ、ユーザがこうし
たコーデックを使用すれば利用可能である。
ＳＣ回路２８により別の出力がもたらされる。これは、
ＭＳＩＯ（ｍaster ｓync）であり、同期情報を必要と
するいくつかのコーデックで用いられ、ユーザがこうし
たコーデックを使用すれば利用可能である。
【００２６】ＭＳＵデータラインからＴＳＣ２８及びＭ
ＰＩ３０へのデータの転送は、ｎＯＥ（ｎot ｏutput
ｅnable）及びＤＩＲ（data ｄｉｒection）信号によっ
て制御される。ＤＩＲは、ＭＰＩ３０を介して転送され
たＲｎＷをバッファリングしたものである。ｎＯＥはＭ
ＰＩとＭＳＵバックプレーンとの間でいつデータが転送
されるべきかを示す。データを運ぶバッファ２４は、Ｍ
ＰＩ３０からのｎＯＥ出力によって使用されていないと
きには第３状態(tri-stated)にある。
ＰＩ３０へのデータの転送は、ｎＯＥ（ｎot ｏutput
ｅnable）及びＤＩＲ（data ｄｉｒection）信号によっ
て制御される。ＤＩＲは、ＭＰＩ３０を介して転送され
たＲｎＷをバッファリングしたものである。ｎＯＥはＭ
ＰＩとＭＳＵバックプレーンとの間でいつデータが転送
されるべきかを示す。データを運ぶバッファ２４は、Ｍ
ＰＩ３０からのｎＯＥ出力によって使用されていないと
きには第３状態(tri-stated)にある。
【００２７】システム動作に際しては、ＰＣＭデータ
は、ＭＳＵ及びプログラマブル・ヘッダ回路３６で発生
する特定アプリケーション用コードによって割り当てら
れたタイムスロットに乗ってＴＳＣを介して転送され
る。割り当てるタイムスロットの数及びタイミングはＴ
ＳＣにおいて決定される。この点については図４及び５
に関連して後述する。こうして、連続タイムスロットの
群が、インタフェース・システムに接続するユーザ相補
装置によって要求されるとおりに割り当てられる。ここ
で、ユーザ回路はＭＰＩ３０、ＴＳＣ及びバッファ２０
〜２６によってバックプレーンからは分離されているた
め、安全が保たれる。
は、ＭＳＵ及びプログラマブル・ヘッダ回路３６で発生
する特定アプリケーション用コードによって割り当てら
れたタイムスロットに乗ってＴＳＣを介して転送され
る。割り当てるタイムスロットの数及びタイミングはＴ
ＳＣにおいて決定される。この点については図４及び５
に関連して後述する。こうして、連続タイムスロットの
群が、インタフェース・システムに接続するユーザ相補
装置によって要求されるとおりに割り当てられる。ここ
で、ユーザ回路はＭＰＩ３０、ＴＳＣ及びバッファ２０
〜２６によってバックプレーンからは分離されているた
め、安全が保たれる。
【００２８】図４及び５に示すとおり、ＴＳＣ２８は、
ゲートアレイ中のゲート構成を通じて内部に双方向バッ
ファ４０を有している。これはデータラインＢＤ０〜Ｂ
Ｄ６と接続する。これらのバッファがリード・タイムス
ロット・ロジック４２によってイネーブルされると、タ
イムスロット・データが読込み可能となる。タイムスロ
ットの割当て情報(assignment)はタイムスロット・レジ
スタ４４に記憶される。このレジスタは、電源投入時に
ｎＰＵＣＬによってクリアされ、書込みストローブｎＷ
ＴＳＲ０が発生したときに書き込まれる。２ビットのタ
イムスロット・レジスタデータは、ハイウェィ選択マル
チプレクサ４６においてポート受信ハイウェイ又はサー
ビス受信ハイウェイを選択する。受信ハイウェイからの
ＰＣＭデータは、ＡＭＩ(alternate mark inversion)用
排他的ＯＲゲートを介してポート回路の受信ハイウェイ
ＲＤＤ０上に現われる。このゲートは、プログラマブル
・ヘッダがＡＭＩ制御ロジック４８をイネーブルする際
に、イネーブルされて交替ビットをマーク又は反転する
ことができる。排他的ＯＲゲート４７に対する反転パル
スはＰＣＭクロックによって制御される。これは、ＢＬ
ＣＫとしてＴＳＣに入り、その中のクロック・バッファ
５０によってバッファされる。ＡＭＩ制御信号は、ユー
ザ回路からの伝送ディジタルデータＴＤＤ０にも作用す
る。これは排他的ＯＲゲート５２を介して送信ハイウェ
イ出力（ＳＨＯ）ライン上に現われる出力であり、この
排他的ＯＲゲートはプログラマブル・ヘッダがＡＭＩ回
路４８にｎＡＭＩ信号を出したときに作動する。ユーザ
回路からのディジタルデータのビットは、ＳＨＯ出力に
もたらされる前にフリップフロップ５４によってリクロ
ックされる。
ゲートアレイ中のゲート構成を通じて内部に双方向バッ
ファ４０を有している。これはデータラインＢＤ０〜Ｂ
Ｄ６と接続する。これらのバッファがリード・タイムス
ロット・ロジック４２によってイネーブルされると、タ
イムスロット・データが読込み可能となる。タイムスロ
ットの割当て情報(assignment)はタイムスロット・レジ
スタ４４に記憶される。このレジスタは、電源投入時に
ｎＰＵＣＬによってクリアされ、書込みストローブｎＷ
ＴＳＲ０が発生したときに書き込まれる。２ビットのタ
イムスロット・レジスタデータは、ハイウェィ選択マル
チプレクサ４６においてポート受信ハイウェイ又はサー
ビス受信ハイウェイを選択する。受信ハイウェイからの
ＰＣＭデータは、ＡＭＩ(alternate mark inversion)用
排他的ＯＲゲートを介してポート回路の受信ハイウェイ
ＲＤＤ０上に現われる。このゲートは、プログラマブル
・ヘッダがＡＭＩ制御ロジック４８をイネーブルする際
に、イネーブルされて交替ビットをマーク又は反転する
ことができる。排他的ＯＲゲート４７に対する反転パル
スはＰＣＭクロックによって制御される。これは、ＢＬ
ＣＫとしてＴＳＣに入り、その中のクロック・バッファ
５０によってバッファされる。ＡＭＩ制御信号は、ユー
ザ回路からの伝送ディジタルデータＴＤＤ０にも作用す
る。これは排他的ＯＲゲート５２を介して送信ハイウェ
イ出力（ＳＨＯ）ライン上に現われる出力であり、この
排他的ＯＲゲートはプログラマブル・ヘッダがＡＭＩ回
路４８にｎＡＭＩ信号を出したときに作動する。ユーザ
回路からのディジタルデータのビットは、ＳＨＯ出力に
もたらされる前にフリップフロップ５４によってリクロ
ックされる。
【００２９】プログラマブル・ヘッダ回路内の制御コー
ドの発生は、ｎＡＭＩを発生するプログマブル回路５６
により例示される。このプログラマブル・ヘッダはリン
ク５８であり、接続した状態で図示されているが切断す
ることもできる。このリンクは、デュアル・インライン
・パッケージ（ＤＩＰ）の２本のピンの間に延びるもの
であってもよい。こうしたヘッダ・パッケージは市販さ
れている。一方のピンには、ＶＳＳすなわち論理"LOW"
電圧が加えられ、もう一方のピンには、例えば１０Ｋオ
ームのレジスタを介して、ＶＣＣすなわち論理"HIGH"の
電圧が加えられる。リンク５８がそのまま(intact)であ
れば、ｎＡＭＩとしては論理"LOW"電圧が得られること
になる。一方、リンク５８が切断されると、ＶＣＣがｎ
ＡＭＩ出力に現われ、論理"HIGH"の電圧が得られる。
ドの発生は、ｎＡＭＩを発生するプログマブル回路５６
により例示される。このプログラマブル・ヘッダはリン
ク５８であり、接続した状態で図示されているが切断す
ることもできる。このリンクは、デュアル・インライン
・パッケージ（ＤＩＰ）の２本のピンの間に延びるもの
であってもよい。こうしたヘッダ・パッケージは市販さ
れている。一方のピンには、ＶＳＳすなわち論理"LOW"
電圧が加えられ、もう一方のピンには、例えば１０Ｋオ
ームのレジスタを介して、ＶＣＣすなわち論理"HIGH"の
電圧が加えられる。リンク５８がそのまま(intact)であ
れば、ｎＡＭＩとしては論理"LOW"電圧が得られること
になる。一方、リンク５８が切断されると、ＶＣＣがｎ
ＡＭＩ出力に現われ、論理"HIGH"の電圧が得られる。
【００３０】参照番号５９として示すプログラマブル・
ヘッダ（ＨＤＲ３）は、ＡｎＤ並びにＮＴＳ１及びＮＴ
Ｓ０ライン用のコードをもたらす。このため、このゲー
トアレイは、２、４、８及び１６タイムスロット（パー
ティー）ポート回路のためのＰＣＭ制御を行なう能力を
もたらす。
ヘッダ（ＨＤＲ３）は、ＡｎＤ並びにＮＴＳ１及びＮＴ
Ｓ０ライン用のコードをもたらす。このため、このゲー
トアレイは、２、４、８及び１６タイムスロット（パー
ティー）ポート回路のためのＰＣＭ制御を行なう能力を
もたらす。
【００３１】インタフェース回路に割り当てられるタイ
ムスロットの数はＮＴＳコードに依存し、２、４、８又
は１６のタイムスロットが選択される。割り当てられる
タイムスロットの数は、また、ＡｎＤコードにも依存す
る。アナログあるいは音声モードでは、２、４及び８パ
ーテイーのオペレーションが選択される。ディジタルモ
ードでは、２、４、８及び１６パーテイーのオペレーシ
ョンがＡｎＤにしたがって選択される。
ムスロットの数はＮＴＳコードに依存し、２、４、８又
は１６のタイムスロットが選択される。割り当てられる
タイムスロットの数は、また、ＡｎＤコードにも依存す
る。アナログあるいは音声モードでは、２、４及び８パ
ーテイーのオペレーションが選択される。ディジタルモ
ードでは、２、４、８及び１６パーテイーのオペレーシ
ョンがＡｎＤにしたがって選択される。
【００３２】ＴＳＣタイムスロット・レジスタ４４は、
ｎＷＴＳ０（ｎot ｗrite ｔime ｓlot）入力が"LOW"に
ストローブされているときに書き込まれる。レジスタ４
４の内容を読み出すためには、ｎＲＴＳ０（ｎot ｒead
ｔime ｓlot）入力が"LOW"にストローブされる。デー
タは、データバスＢＤ０〜ＢＤ６に現われる。タイムス
ロット・レジスタ４４は８ビットの情報を保持する。下
位(least significant)５ビットはタイムスロットを開
始するグレイコードを表わす。次の２ビットは割り当て
られるハイウェイ（サービスあるいはポート）を表わ
す。タイムスロット・レジスタ中の最上位ビットはＩＮ
ＩＴビットである。タイムスロット・レジスタが初期化
されたとき（すなわち、タイムスロット及びハイウェイ
の割り当てが書き込まれた時）、ＩＮＩＴビットは"HIG
H"になる。レジスタ４４についての書込みと読出しは、
双方向バッファ４０を介して行なわれる。ＩＮＩＴビッ
トはＭＰＩに出力され、プログラマブル・ヘッダ回路３
６によって確定(establish)される他の情報、すなわ
ち、ＵＢ０〜ＵＢ７に関する状態データ及び基板識別デ
ータ（ＢＲＤＩＤ０〜ＢＲＤＩＤ７）−−図７参照−−
と共に内部的に多重化されてデータバス上に出る。この
ＩＮＩＴビット及び他のコード（ＵＢ０〜ＵＢ７及びＢ
ＲＤＩＤ０〜ＢＲＤＩＤ７）は、ＭＳＵに戻るデータラ
イン上に多重化されて出て行き、ポート回路構成、ポー
ト回路の状態を識別し、タイムスロットがＰＣＭデータ
のために割り当てられたことを示し、よって、そのポー
ト回路に割り当てられた電話交換システム（ＭＳＵ）に
よってアクセス可能なデータが存在することを保証す
る。
ｎＷＴＳ０（ｎot ｗrite ｔime ｓlot）入力が"LOW"に
ストローブされているときに書き込まれる。レジスタ４
４の内容を読み出すためには、ｎＲＴＳ０（ｎot ｒead
ｔime ｓlot）入力が"LOW"にストローブされる。デー
タは、データバスＢＤ０〜ＢＤ６に現われる。タイムス
ロット・レジスタ４４は８ビットの情報を保持する。下
位(least significant)５ビットはタイムスロットを開
始するグレイコードを表わす。次の２ビットは割り当て
られるハイウェイ（サービスあるいはポート）を表わ
す。タイムスロット・レジスタ中の最上位ビットはＩＮ
ＩＴビットである。タイムスロット・レジスタが初期化
されたとき（すなわち、タイムスロット及びハイウェイ
の割り当てが書き込まれた時）、ＩＮＩＴビットは"HIG
H"になる。レジスタ４４についての書込みと読出しは、
双方向バッファ４０を介して行なわれる。ＩＮＩＴビッ
トはＭＰＩに出力され、プログラマブル・ヘッダ回路３
６によって確定(establish)される他の情報、すなわ
ち、ＵＢ０〜ＵＢ７に関する状態データ及び基板識別デ
ータ（ＢＲＤＩＤ０〜ＢＲＤＩＤ７）−−図７参照−−
と共に内部的に多重化されてデータバス上に出る。この
ＩＮＩＴビット及び他のコード（ＵＢ０〜ＵＢ７及びＢ
ＲＤＩＤ０〜ＢＲＤＩＤ７）は、ＭＳＵに戻るデータラ
イン上に多重化されて出て行き、ポート回路構成、ポー
ト回路の状態を識別し、タイムスロットがＰＣＭデータ
のために割り当てられたことを示し、よって、そのポー
ト回路に割り当てられた電話交換システム（ＭＳＵ）に
よってアクセス可能なデータが存在することを保証す
る。
【００３３】ＲＤＥ０〜ＲＤＥ７及びＴＤＥ０〜ＴＤＥ
７信号は、比較-パルス・ジェネレータ６２により動作
するタイムスロット・シーケンス(sequencing)ロジック
６０によって、イネーブルライン（ＥＮ０〜７）上のユ
ーザからのイネーブルコード並びにヘッダ５８からのＮ
ＴＳ(ｎumber of ｔime ｓlots)コード及びＡＮＤ(ａna
log ｎot ｄigital)コードによってイネーブルされたと
きに発生する。コンパレータ６２は、タイムスロット・
レジスタの内容を５ビットのグレイコード・タイムスロ
ット・バスＢＧＴＳ０〜ＢＧＴＳ４と比較対照する。レ
ジスタ４４内のコードがグレイコード・タイムスロット
・バスと一致するときに、比較信号が発生する。次い
で、タイムスロット・シーケンス・ロジックがＲＤＥ０
〜７及びＴＤＥ０〜７イネーブル信号を適当なタイムス
ロットの間発生する。シーケンス・ロジックはまた、送
信ハイウェイ制御ロジック６４をイネーブルする。ｎＴ
ＲＩＳＯ又はｎＴＲＩＰＯが発生して３状態バッファ２
２（図１）をイネーブルして、ポート送信ハイウェイあ
るいはサービス送信ハイウェイのいずれかにデータを出
力する。ｎＲＴＳＯによって、タイムスロットコードの
ＭＳＵバックプレーンへの（戻り）伝送が開始される。
これはバッファ４０をイネーブルしてタイムスロット・
レジスタ４４に記憶された下位７ビットをデータライン
ＢＤ０〜６上に読み出す。
７信号は、比較-パルス・ジェネレータ６２により動作
するタイムスロット・シーケンス(sequencing)ロジック
６０によって、イネーブルライン（ＥＮ０〜７）上のユ
ーザからのイネーブルコード並びにヘッダ５８からのＮ
ＴＳ(ｎumber of ｔime ｓlots)コード及びＡＮＤ(ａna
log ｎot ｄigital)コードによってイネーブルされたと
きに発生する。コンパレータ６２は、タイムスロット・
レジスタの内容を５ビットのグレイコード・タイムスロ
ット・バスＢＧＴＳ０〜ＢＧＴＳ４と比較対照する。レ
ジスタ４４内のコードがグレイコード・タイムスロット
・バスと一致するときに、比較信号が発生する。次い
で、タイムスロット・シーケンス・ロジックがＲＤＥ０
〜７及びＴＤＥ０〜７イネーブル信号を適当なタイムス
ロットの間発生する。シーケンス・ロジックはまた、送
信ハイウェイ制御ロジック６４をイネーブルする。ｎＴ
ＲＩＳＯ又はｎＴＲＩＰＯが発生して３状態バッファ２
２（図１）をイネーブルして、ポート送信ハイウェイあ
るいはサービス送信ハイウェイのいずれかにデータを出
力する。ｎＲＴＳＯによって、タイムスロットコードの
ＭＳＵバックプレーンへの（戻り）伝送が開始される。
これはバッファ４０をイネーブルしてタイムスロット・
レジスタ４４に記憶された下位７ビットをデータライン
ＢＤ０〜６上に読み出す。
【００３４】２回路アナログトランク・アプリケーショ
ンのタイミング例を図９に示す。２セットの信号ＴＤＥ
０とＴＤＥ１及びＲＤＥ０とＲＤＥ１は、タイムスロッ
ト・シーケンス・ロジック６０によって発生する。"HIG
H"に立ち上がるＴＤＥ信号は、インタフェースと接続し
ている装置（例えば、図８に示すコーデック７０と７２
の一つ）がユーザ回路からの入力ＴＤＤ０について、デ
ータの伝送を開始しようとしていることを示す。このＴ
ＤＤ０入力は、２パーティートランク・アプリケーショ
ン用に用いられるユーザ回路出力ラインを示すブロック
７４に入りつつあることが示されている。コーデック７
０の一つから出力された８個のＰＣＭビットのために第
１タイムスロット（ＴＳ Ｎ）を割り当てるためにＴＤ
Ｅ０は"HIGH"になる。ＴＤＥ１ラインが"HIGH"になる
と、他のコーデックからの次の８ビットのため、次のタ
イムスロット（ＴＳ Ｎ＋１）の出力が可能になる。こ
うして、コーデックからのデータの伝送が交代に行なわ
れる。
ンのタイミング例を図９に示す。２セットの信号ＴＤＥ
０とＴＤＥ１及びＲＤＥ０とＲＤＥ１は、タイムスロッ
ト・シーケンス・ロジック６０によって発生する。"HIG
H"に立ち上がるＴＤＥ信号は、インタフェースと接続し
ている装置（例えば、図８に示すコーデック７０と７２
の一つ）がユーザ回路からの入力ＴＤＤ０について、デ
ータの伝送を開始しようとしていることを示す。このＴ
ＤＤ０入力は、２パーティートランク・アプリケーショ
ン用に用いられるユーザ回路出力ラインを示すブロック
７４に入りつつあることが示されている。コーデック７
０の一つから出力された８個のＰＣＭビットのために第
１タイムスロット（ＴＳ Ｎ）を割り当てるためにＴＤ
Ｅ０は"HIGH"になる。ＴＤＥ１ラインが"HIGH"になる
と、他のコーデックからの次の８ビットのため、次のタ
イムスロット（ＴＳ Ｎ＋１）の出力が可能になる。こ
うして、コーデックからのデータの伝送が交代に行なわ
れる。
【００３５】ユーザ回路、すなわち、２つの異なるコー
デック７０と７２に対するＲＤＥ０及びＲＤＥ１出力
は、イネーブルされてタイムスロットＮの８ビットのデ
ータ及びタイムスロットＮ＋１の８ビットのデータを受
け取る。このデータは、次いでアナログ信号に変換さ
れ、状態信号にしたがってトランク（Ｔｒｕｎｋ０及び
Ｔｒｕｎｋ１）に出て行く。これらは、コマンドビット
ＣＭＯ０、０１、０２、１０、１１及び１２に応じて用
いられるＵＢライン（ＵＢ２、３、６及び７）上に達す
る。コーデックの他のピンに接続された、例えば、アナ
ログ入出力信号を扱うための、他の回路は、２パーティ
ートランクアプリケーションの例示では簡単のため図示
されていない。図８はまた、イネーブルラインＥＮ０〜
ＥＮ１が論理"HIGH"にセットされ、他のイネーブルライ
ンＥＮ２〜ＥＮ７が論理"LOW"にセットされて、どのよ
うに２パーティーアプリケーションがユーザ回路により
インタフェース・システムに提示されること示すかを示
す。
デック７０と７２に対するＲＤＥ０及びＲＤＥ１出力
は、イネーブルされてタイムスロットＮの８ビットのデ
ータ及びタイムスロットＮ＋１の８ビットのデータを受
け取る。このデータは、次いでアナログ信号に変換さ
れ、状態信号にしたがってトランク（Ｔｒｕｎｋ０及び
Ｔｒｕｎｋ１）に出て行く。これらは、コマンドビット
ＣＭＯ０、０１、０２、１０、１１及び１２に応じて用
いられるＵＢライン（ＵＢ２、３、６及び７）上に達す
る。コーデックの他のピンに接続された、例えば、アナ
ログ入出力信号を扱うための、他の回路は、２パーティ
ートランクアプリケーションの例示では簡単のため図示
されていない。図８はまた、イネーブルラインＥＮ０〜
ＥＮ１が論理"HIGH"にセットされ、他のイネーブルライ
ンＥＮ２〜ＥＮ７が論理"LOW"にセットされて、どのよ
うに２パーティーアプリケーションがユーザ回路により
インタフェース・システムに提示されること示すかを示
す。
【００３６】８パーティーディジタル会議通話が提供さ
れるときには、ＡｎＤラインは"HIGH"にセットされ、Ｔ
ＤＥ０及びＲＤＥ０は８タイムスロットの間"HIGH"に維
持される。同様に、１６ラインのタイミングが必要なと
きには、ＴＤＥ０及びＲＤＥ０は１６タイムスロットの
間"HIGH"に維持される。タイムスロット・シーケンス・
ロジックは、タイムスロット・コンパレータの比較出力
及びシーケンス・ロジック６０への入力ＡｎＤ、ＮＴＳ
１及びＮＴＳ０入力によって与えられるコードによって
イネーブルされたときにこの選択を行なう。タイムスロ
ット・シーケンス・ロジックは、各データクロック毎に
出力を与え、タイムスロット・レジスタ、イネーブル
（ＥＮ）コード並びにＡｎＤ、ＮＴＳ１及びＮＴＳ０コ
ードによって要求されたタイムスロットの間、ＴＤＥ０
及びＲＤＥ０ライン上にイネーブル信号を維持する。
れるときには、ＡｎＤラインは"HIGH"にセットされ、Ｔ
ＤＥ０及びＲＤＥ０は８タイムスロットの間"HIGH"に維
持される。同様に、１６ラインのタイミングが必要なと
きには、ＴＤＥ０及びＲＤＥ０は１６タイムスロットの
間"HIGH"に維持される。タイムスロット・シーケンス・
ロジックは、タイムスロット・コンパレータの比較出力
及びシーケンス・ロジック６０への入力ＡｎＤ、ＮＴＳ
１及びＮＴＳ０入力によって与えられるコードによって
イネーブルされたときにこの選択を行なう。タイムスロ
ット・シーケンス・ロジックは、各データクロック毎に
出力を与え、タイムスロット・レジスタ、イネーブル
（ＥＮ）コード並びにＡｎＤ、ＮＴＳ１及びＮＴＳ０コ
ードによって要求されたタイムスロットの間、ＴＤＥ０
及びＲＤＥ０ライン上にイネーブル信号を維持する。
【００３７】図７を参照すると、プログラマブル・ゲー
トアレイ中に組込まれたＭＰＩ３０が示されている。こ
のＭＰＩはインタフェース・システムにおいてアドレス
・デコーディング及びデータシーケンス(data sequenci
ng)動作をなす。プログラマブル・ヘッダＰＨＤＲ１〜
ＰＨＤＲ３はＢＭＳ０〜ＢＭＳ２、ＣＭＳ０及びＣＭＳ
１並びに基板識別ＢＲＤＩＤ０〜ＢＲＤＩＤ７ライン上
にコードをもたらす。プログラマブル・ヘッダの回路
は、図４及び５に５６及び５８として示すものと同じで
ある。ヘッダ内のリンクの数による多数の抵抗が論理"H
IGH"レベルＶＣＣを加え、一方、ＶＳＳからのラインは
論理"LOW"レベルをもたらす。図を簡単にするため、レ
ジスタとラインは図７では併せて示してある。また、プ
ログラマブル・ヘッダＰＨＲＤ２があり、これはＣＤ
０、ＣＤ３並びにｎＣＫ１及びｎＣＫ１クロック並びに
コマンド出力ＣＣＫ及びＣＤ０を選択する。これらのヘ
ッダの一方は抵抗１００を介して出力に、他方も同様な
抵抗１０２を介して出力に接続し、ＣＤ０出力がＣＤＯ
ＵＴ０及びＣＤＯＵＴ３コマンド・バイトに対応するよ
うに両方のヘッダに接続がなされたときに逆流を防ぐ。
同様に、ＣＣＫはＣＣＬＫ０クロックパルスとＣＣＬＫ
１クロックパルスが発生したときに両方において発生す
る。これらのクロックパルスは、プロセッサのクロック
又はいわゆるフェーズ２クロック（上記ギュルデンプフ
ェニッヒとブライデンシュタインの文献に詳述）により
発生する。
トアレイ中に組込まれたＭＰＩ３０が示されている。こ
のＭＰＩはインタフェース・システムにおいてアドレス
・デコーディング及びデータシーケンス(data sequenci
ng)動作をなす。プログラマブル・ヘッダＰＨＤＲ１〜
ＰＨＤＲ３はＢＭＳ０〜ＢＭＳ２、ＣＭＳ０及びＣＭＳ
１並びに基板識別ＢＲＤＩＤ０〜ＢＲＤＩＤ７ライン上
にコードをもたらす。プログラマブル・ヘッダの回路
は、図４及び５に５６及び５８として示すものと同じで
ある。ヘッダ内のリンクの数による多数の抵抗が論理"H
IGH"レベルＶＣＣを加え、一方、ＶＳＳからのラインは
論理"LOW"レベルをもたらす。図を簡単にするため、レ
ジスタとラインは図７では併せて示してある。また、プ
ログラマブル・ヘッダＰＨＲＤ２があり、これはＣＤ
０、ＣＤ３並びにｎＣＫ１及びｎＣＫ１クロック並びに
コマンド出力ＣＣＫ及びＣＤ０を選択する。これらのヘ
ッダの一方は抵抗１００を介して出力に、他方も同様な
抵抗１０２を介して出力に接続し、ＣＤ０出力がＣＤＯ
ＵＴ０及びＣＤＯＵＴ３コマンド・バイトに対応するよ
うに両方のヘッダに接続がなされたときに逆流を防ぐ。
同様に、ＣＣＫはＣＣＬＫ０クロックパルスとＣＣＬＫ
１クロックパルスが発生したときに両方において発生す
る。これらのクロックパルスは、プロセッサのクロック
又はいわゆるフェーズ２クロック（上記ギュルデンプフ
ェニッヒとブライデンシュタインの文献に詳述）により
発生する。
【００３８】ＭＰＩはアドレス・デコーダ１０４を有す
る。これは、ＢＲｎＷラインとアドレスラインＢＡ０〜
ＢＡ８並びにｎＳＰＥＮアドレスラインに応答的であ
り、さらにＣＭＳ０とＣＭＳ１及びポート識別ビットＰ
ＩＤ０〜ＰＩＤ３にも応答する。プロセッサクロック
は、リード・イネーブル及びライト・イネーブルをタイ
ムスロット・レジスタ４４（図４）に出力し、さらに、
アドレス（ＷＡＤＤ）コマンド（ＣＤ）及びｎＯＥ信号
をもたらす。アドレスデコーダ１０４は、また、診断(d
iagnostic)回路１０６をもイネーブルするが、これはデ
ータバスライン上のデータを読み込むレジスタを有して
いる。このレジスタデータは、インタフェース又はユー
ザ回路においてユーザ回路を識別しその動作をテストす
るために用いることができる。もっとも、この試験・診
断レジスタ１０６は不可欠なものではない。
る。これは、ＢＲｎＷラインとアドレスラインＢＡ０〜
ＢＡ８並びにｎＳＰＥＮアドレスラインに応答的であ
り、さらにＣＭＳ０とＣＭＳ１及びポート識別ビットＰ
ＩＤ０〜ＰＩＤ３にも応答する。プロセッサクロック
は、リード・イネーブル及びライト・イネーブルをタイ
ムスロット・レジスタ４４（図４）に出力し、さらに、
アドレス（ＷＡＤＤ）コマンド（ＣＤ）及びｎＯＥ信号
をもたらす。アドレスデコーダ１０４は、また、診断(d
iagnostic)回路１０６をもイネーブルするが、これはデ
ータバスライン上のデータを読み込むレジスタを有して
いる。このレジスタデータは、インタフェース又はユー
ザ回路においてユーザ回路を識別しその動作をテストす
るために用いることができる。もっとも、この試験・診
断レジスタ１０６は不可欠なものではない。
【００３９】ＢＲｎＷが現れると、データ・シーケエン
サ及びマルチプレクサ１０８がアドレス・デコーダによ
りイネーブル入力がイネーブルされ、同ユニットにデー
タが書き込まれる。ｎＯＥもまた、デコード・ロジック
１１０への３状態ラインとして働く。書込みモードの
間、ｎＯＥは"LOW"であり、出力がなされてデータがバ
ッファ２４（図１）を介してデータライン上ＭＳＵ交換
システムに伝送され得ることを示す。ＤＩＲは、ＲｎＷ
をバッファしたものであり、データが、双方向バスであ
るデータバスＢＤ０〜ＢＤ７上をいずれの方向に運ばれ
つつあるかを示す。ｎＯＥは、インタフェース及びこれ
と連絡したユーザ回路が使用されていないときにバッフ
ァ２４を第３状態化し、これによってインタフェースと
連絡したユーザポート回路が使用されていないときにも
バックプレーン上のデータラインをそのユーザポート回
路から分離する。
サ及びマルチプレクサ１０８がアドレス・デコーダによ
りイネーブル入力がイネーブルされ、同ユニットにデー
タが書き込まれる。ｎＯＥもまた、デコード・ロジック
１１０への３状態ラインとして働く。書込みモードの
間、ｎＯＥは"LOW"であり、出力がなされてデータがバ
ッファ２４（図１）を介してデータライン上ＭＳＵ交換
システムに伝送され得ることを示す。ＤＩＲは、ＲｎＷ
をバッファしたものであり、データが、双方向バスであ
るデータバスＢＤ０〜ＢＤ７上をいずれの方向に運ばれ
つつあるかを示す。ｎＯＥは、インタフェース及びこれ
と連絡したユーザ回路が使用されていないときにバッフ
ァ２４を第３状態化し、これによってインタフェースと
連絡したユーザポート回路が使用されていないときにも
バックプレーン上のデータラインをそのユーザポート回
路から分離する。
【００４０】データ・シーケンサ及びマルチプレクサ１
０８は８ビット双方向データバスＢＤ０〜ＢＤ７の方向
を制御し、並びに、ユーザ回路に与えられる制御信号の
タイミング及びアドレス信号を制御する。このデータラ
インからの制御データは、ニブル（４ビット）毎にＣＤ
ライン上ユーザ回路にもたらされる。各ニブルは、クロ
ックＣＣＬＫ０及びＣＣＬＫ１の一方によってクロック
される。アドレスラインＷＡＤＤ０〜ＷＡＤＤ２はユー
ザ回路においてデコードされる。シーケンサからのコマ
ンドデータはシーケンサ１０８内のラッチによりラッチ
される。これらのラッチは、電源監視回路３４（図２）
からのｎＰＵＣＬパルスによってリセットされる。
０８は８ビット双方向データバスＢＤ０〜ＢＤ７の方向
を制御し、並びに、ユーザ回路に与えられる制御信号の
タイミング及びアドレス信号を制御する。このデータラ
インからの制御データは、ニブル（４ビット）毎にＣＤ
ライン上ユーザ回路にもたらされる。各ニブルは、クロ
ックＣＣＬＫ０及びＣＣＬＫ１の一方によってクロック
される。アドレスラインＷＡＤＤ０〜ＷＡＤＤ２はユー
ザ回路においてデコードされる。シーケンサからのコマ
ンドデータはシーケンサ１０８内のラッチによりラッチ
される。これらのラッチは、電源監視回路３４（図２）
からのｎＰＵＣＬパルスによってリセットされる。
【００４１】ＭＳＵ交換システムアドレスベースへの伝
送は、入力データマルチプレクサ１１２によって制御さ
れ、これは、デコードロジック１１１の制御の下に、基
板識別ライン（ＢＲＤＩＤ０〜ＢＲＤＩＤ７）若しくは
ユーザ状態ライン（ＵＢ０〜ＵＢ７）又はＩＮＩＴビッ
トを双方向データバス（ＢＤ０〜ＢＤ７）上に切り替え
る。ＲｎＷラインが"HIGH"のときには、ＭＳＵはユーザ
回路から交換システム内にデータを読み込む。
送は、入力データマルチプレクサ１１２によって制御さ
れ、これは、デコードロジック１１１の制御の下に、基
板識別ライン（ＢＲＤＩＤ０〜ＢＲＤＩＤ７）若しくは
ユーザ状態ライン（ＵＢ０〜ＵＢ７）又はＩＮＩＴビッ
トを双方向データバス（ＢＤ０〜ＢＤ７）上に切り替え
る。ＲｎＷラインが"HIGH"のときには、ＭＳＵはユーザ
回路から交換システム内にデータを読み込む。
【００４２】以上に述べたことから、柔軟性の高いＰＣ
Ｍ電話交換用インタフェースが提供されたことは明らか
であろう。ここに述べたインタフェースに、本発明の範
囲内で変更及び修正を加えることは当業者にとっては自
明であろう。例えば、ＴＳＣとＭＰＩは、両方の目的に
見合うＣＭＯＳ及びピンを備えた単一のゲートアレイ上
に実装することができる。したがって、上記の記載は、
説明のためのものであって、限定的な意味に捉えるべき
ではない。
Ｍ電話交換用インタフェースが提供されたことは明らか
であろう。ここに述べたインタフェースに、本発明の範
囲内で変更及び修正を加えることは当業者にとっては自
明であろう。例えば、ＴＳＣとＭＰＩは、両方の目的に
見合うＣＭＯＳ及びピンを備えた単一のゲートアレイ上
に実装することができる。したがって、上記の記載は、
説明のためのものであって、限定的な意味に捉えるべき
ではない。
【図１】 図３に示すように図２と結合される、本発明
のフレキシブル・インタフェース・システムの部分ブロ
ック線図。
のフレキシブル・インタフェース・システムの部分ブロ
ック線図。
【図２】 図３に示すように図１と結合される、本発明
のフレキシブル・インタフェース・システムの部分ブロ
ック線図。
のフレキシブル・インタフェース・システムの部分ブロ
ック線図。
【図３】 図１と図２の結合態様を示す説明図。
【図４】 図６に示すように図５と結合される、主とし
てディジタル・データを割り当てられたタイムスロット
に乗せて転送する回路を示す、本発明のシステムの部分
ブロック線図。
てディジタル・データを割り当てられたタイムスロット
に乗せて転送する回路を示す、本発明のシステムの部分
ブロック線図。
【図５】 図６に示すように図４と結合される、主とし
てディジタル・データを割り当てられたタイムスロット
に乗せて転送する回路を示す、本発明のシステ部分ブロ
ック線図。
てディジタル・データを割り当てられたタイムスロット
に乗せて転送する回路を示す、本発明のシステ部分ブロ
ック線図。
【図６】 図４と図５の結合態様を示す説明図。
【図７】 制御及び状態信号を取扱う回路を示す、本発
明のシステムの部分ブロック線図。
明のシステムの部分ブロック線図。
【図８】 ユーザ回路から本発明のインタフェース・シ
ステムへの結合を示す、典型的な２パーティ・トランク
・アプリケーションのポート回路のブロック線図。
ステムへの結合を示す、典型的な２パーティ・トランク
・アプリケーションのポート回路のブロック線図。
【図９】 タイミング信号、タイムスロット割当てにし
たがって発生させられる信号、及び、図８に示す２回路
トランク・アプリケーション用ＰＣＭ電話交換システム
の選択されたハイウェイへのユーザ回路から本発明のイ
ンタフェース・システムへ伝送されるＰＣＭ信号、を表
わすタイミング図。
たがって発生させられる信号、及び、図８に示す２回路
トランク・アプリケーション用ＰＣＭ電話交換システム
の選択されたハイウェイへのユーザ回路から本発明のイ
ンタフェース・システムへ伝送されるＰＣＭ信号、を表
わすタイミング図。
【図１０】 ８回路ディジタル会議通話アプリケーショ
ン用タイムスロット割当てにしたがって発生させられた
信号を表わすタイミング図。
ン用タイムスロット割当てにしたがって発生させられた
信号を表わすタイミング図。
【図１１】 １６回路ディジタル会議通話アプリケーシ
ョン用タイムスロット割当てにしたがって発生させられ
た信号を表わすタイミング図。
ョン用タイムスロット割当てにしたがって発生させられ
た信号を表わすタイミング図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・エイ・ビュシエール アメリカ合衆国，ニューヨーク州14607, ロチェスター，ダートマス・ストリート 236 (72)発明者 エレーヌ・エム・カジミール アメリカ合衆国，ニューヨーク州14450, フェアポート，ウエスト・アヴェニュー 83，アパートメント ＃３ (56)参考文献 特開 昭64−64498（ＪＰ，Ａ) 特開 昭63−185134（ＪＰ，Ａ) 特開 昭61−258543（ＪＰ，Ａ) 特開 昭56−75750（ＪＰ，Ａ) 特開 昭56−156048（ＪＰ，Ａ) 特開 平２−10931（ＪＰ，Ａ) 特開 昭54−16104（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04Q 11/04 H04M 3/56
Claims (11)
- 【請求項１】 送信ハイウェイ及び受信ハイウェイを有
し、音声信号を表わすデータをＮ本のライン又はトラン
クに接続すること（ここで、Ｎはポート回路の種類によ
って異なる値をとる）及びディジタル通信データ信号を
表わすデータを接続することを含む各種利用態様を提供
するために構成された複数の異なる種類のポート回路か
ら選択される一であるポート回路に、ＰＣＭ電話交換シ
ステムのＰＣＭデータ送信ハイウェイ及びＰＣＭデータ
受信ハイウェイをインタフェース接続するＰＣＭ電話交
換システム用インタフェース・システムであって：連続
するタイムスロットのかたちでその上をデータが伝搬す
る該交換システムの送信ハイウェイ上のデータを該選択
されたポート回路の受信ハイウェイに転送し、並びに、
該選択されたポート回路の送信ハイウェイから、該交換
システムに該タイムスロットの連続する一群を含む別の
送信ハイウェイ上に転送する手段；該交換システムの制
御信号に応答的に該転送手段を制御する手段；並びに該
利用態様の各々に対応して異なる接続を与えることによ
り該制御手段及び該転送手段を条件制御し、該制御手段
と接続して該転送手段が該選択されたポート回路の種類
にしたがって異なる時間関係で該タイムスロットの該連
続する群を含むタイムスロットの異なる数を割り当て
る、手操作でプログラム可能な接続手段を有するインタ
フェース・システム。 - 【請求項２】 該交換システムが複数の該制御信号を運
ぶデータ・ラインを有し、該制御信号に応答的な手段が
該制御信号を該選択されたポート回路につながる該交換
システム・データ・ライン間で交換する手段を有する請
求項１に記載のインタフェース・システム。 - 【請求項３】 該転送手段が該プログラム可能な手段に
よって操作されるＰＣＭデータの交互ビットを選択的に
反転させる手段を含む請求項１に記載のインタフェース
・システム。 - 【請求項４】 該制御信号に応答的な手段が、該交換シ
ステム・データ・ライン上の信号に応じて該選択された
ポート回路のため該制御信号を与えるデコーダ、この手
段で発生した該制御信号をラッチする手段を含み、さら
に、該制御信号に応答的な手段が、該ラッチ手段から該
選択されたポート回路へ該制御信号が運ばれるのを制御
する手段を含む、請求項２に記載のインタフェース・シ
ステム。 - 【請求項５】 該交換システムが該制御信号の伝搬路と
なるラインを有し、該交換システムからの該制御信号に
応答的な該手段が、該選択されたポート回路で発生した
状態信号を該ラインに転送してこれにより該状態信号を
搬送する手段を含む請求項１に記載のインタフェース・
システム。 - 【請求項６】 該転送手段が、該交換システムからのタ
イムスロット識別制御信号用レジスタ、並びに、該イン
タフェース・システムに駆動電源が投入された時に該ラ
ッチ手段及び該レジスタをリセットする手段を含む請求
項４に記載のインタフェース・システム。 - 【請求項７】 該転送手段及び該制御信号に応答的な該
手段を与える少なくとも１のプログラム可能なゲートア
レイを含む請求項１に記載のインタフェース・システ
ム。 - 【請求項８】 該プログラム可能なゲートアレイが２の
相互接続したゲートアレイに分割されて、それぞれ、該
転送手段と該制御信号に応答的な該手段とを与える請求
項７に記載のインタフェース・システム。 - 【請求項９】 該プログラム可能な切替手段が、選択的
に異なるコードを発生するため該接続を与える手段を含
み、該転送手段が、該異なるコードに応じてタイムスロ
ットに対する割り当て時間を選択する手段を含む請求項
１に記載のインタフェース・システム。 - 【請求項１０】 該手操作によりプログラム可能な切替
手段が、音声データ信号を転送するときよりもディジタ
ル・データ信号を転送するときに、より多くの数のタイ
ムスロットを割り当てる手段を含む請求項１に記載のイ
ンタフェース・システム。 - 【請求項１１】 該手操作によりプログラム可能な切替
手段が、該選択されたポート回路に割り当てられた該タ
イムスロットの数を選択するため該転送手段に出力を与
える手段を含み、該転送手段が、該交換システムの受信
ハイウェイ及び送信ハイウェイから及びに対してそれぞ
れ受信送信されるデータに該タイムスロットを割り当て
るためのシーケンス手段を含む請求項１に記載のインタ
フェース・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/725,133 | 1991-07-03 | ||
| US07/725,133 US5175728A (en) | 1991-07-03 | 1991-07-03 | Flexible interface system for interfacing different complements of port circuits for a pcm telephony switching system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206980A JPH05206980A (ja) | 1993-08-13 |
| JP3221922B2 true JP3221922B2 (ja) | 2001-10-22 |
Family
ID=24913288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19925892A Expired - Lifetime JP3221922B2 (ja) | 1991-07-03 | 1992-07-02 | 多様なポート回路相補装置をｐｃｍ電話交換システムに接続するための柔軟性を有するインタフェース・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5175728A (ja) |
| EP (1) | EP0521301A3 (ja) |
| JP (1) | JP3221922B2 (ja) |
| CA (1) | CA2072898C (ja) |
| TW (1) | TW216834B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420856A (en) * | 1991-06-18 | 1995-05-30 | Multimedia Design, Inc. | High-speed multi-media switching system |
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