JPS63269698A - 時分割交換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割交換方式に関し、特に各ハイウェイ上
で通信中チャネル位置を無瞬断で切り替える場合（以下
、チャネル再配置と記す）に、その他のハイウェイの呼
の接続、切断処理をチャネル再配置の終了まで待ち合わ
せずに行えるようにして、疎通呼量の向上を計ることが
できる時分割交換方式に関するものである。

〔従来の技術〕

従来、チャネル再配置を行う時分割交換方式としては、
例えば特願昭６．１−２１５６４７号明細書に記載され
た時分割スイッチ構成がある。

第９図は、従来例として、上記明細書に記載された時分
割スイッチの構成を示す図であり、第１０図、第１１図
は第９図の時分割スイッチの動作を説明する図である。

第９図において、１は多重回路、２ａ、２ｂはデータバ
ッファメモリ、３は分離回路、４はバッファ制御回路、
５ａ、５ｂは制御メモリ、６はカウンタ、７は処理回路
、８はセレクタである。

各入側ハイウェイの通信情報は、多重回路１により１本
の入側超ハイウェイに超多重される。入側超ハイウェイ
の情報は、データバッファメモリ２ａ、２ｂにより１フ
レームごとに切り替えて格納されるとともに、他方より
出側超ハイウェイに読み出される。すなわち、２面のデ
ータバッファメモリ２ａ、２ｂは、１フレ一ム期間に、
一方の面に入側超ハイウェイに多重された通信情報を書
き込み、他方の面から前フレームに蓄積された通信情報
を出側超ハイウェイ上に読み出し、１フレームごとに読
み出し機能と書き込み機能を切り替える。また、分離回
路３は、出側超ハイウェイ上の通信情報を、各出側ハイ
ウェイに分離する。

バッファ制御回路４は、データバッファメモリ２ａ、２
ｂの書き込みおよび読み出し制御を行う場合、超ハイウ
ェイのチャネルサイクルに同期し、１チヤネルサイクル
をライトサイクルとリードサイクルに時分割して行う。

バッファ制御回路４は、２面の制御メモリ５ａ、５ｂと
カウンタ６とセレクタ８を備えており、制御メモリ５ａ
、５ｂ、によリデータバッファメモリ２ａ、２ｂの書き
込み制御を行うとともに、カウンタ６により読み出し制
御を行う。制御メモリ５ａ、５ｂは、データバッファメ
モリ２ａまたは２ｂへの書き込み時には、いずれか一方
の面のみが使用されるが、チャネル再配置ごとにこれが
切り替えられる。例えば、バッファメモリ２ａには制御
メモリ５ａを、バッファメモリ２ｂには制御メモリ５ｂ
を、それぞれ対応させて使用する。制御メモリ５ａ、５
ｂは、セレクタ８により制御メモリのアドレス線が切り
替えられると、ライトサイクルにはカウンタ６によって
制御メモリ５ａまたは５ｂから制御データが読み出され
、リードサイクルには処理回路７によって制御メモリ５
ｂまたは５ａに必要に応じて制御データが書き込まれる
。なお、処理回路７から制御メモリ５ａ、５ｂへの書き
込みデータは、データ線を経由して転送され、また書き
込みアドレスは、制御メモリアドレス線とセレクタ８を
経由して転送される。また、リードサイクルには、カウ
ンタ６からデータバッファメモリ２ａまたは２ｂに対し
てアドレスが送られることにより、データバッファ２ａ
、２ｂに格納された通信情報が出側超ハイウェイに読み
出される。

第１０図、第１１図により、時分割スイッチの動作を詳
述する。第１０図および第１１図においては、入側ハイ
ウェイ数、出側ハイウェイ数ともに２ハイウエイとし、
各ハイウェイの１フレーム内のチャネル数を２チヤネル
とする。また、多重回路１は、入側ハイウェイ＃１．＃
２の通信情報を１チヤネルごとに超多重し、入側超ハイ
ウェイおよび出側超ハイウェイでは１フレーム内のチャ
ネル数を４チヤネルとし、分離回路３は出側超ハイウェ
イの通信情報を１チヤネルごとに出側ハイウェイ＃１．
＃２に分離する。

第１０図では、あるフレーム１における交換動作が示さ
れている。このフレーム中では、データバッファメモリ
２ｂに前フレームの通信情報が蓄積されており、データ
バッファメモリ２ａに各入側ハイウェイの通信情報を書
き込み、データバッファメモリ２ｂから前フレームの通
信情報を読み出す。また、制御メモリ５ａにより、入側
超ハイウェイ上のチャネルから出側超ハイウェイ上のチ
ャネルへの交換関係を規定する。例えば、呼Ｘは、入側
ハイウェイ＃１のチャネルＡ１から多重回路１により入
側超ハイウェイのチャネルｃ１に多重され、時分割スイ
ッチにより出側超ハイウェイのチャネルｃ３に交換され
た後、分離回路３によりハイウェイ＃１のチャネルＡ２
に分離されるように制御する必゛要がある。このために
、バッファ制御回路４の制御メモリ５ａのアドレスｃ１
にデータｃ３を設定する。同じように、呼Ｙ、Ｚに対し
て、制御メモリ５ａのアドレスｃ３．ｃ２にデータｃ４
．ｃｌを設定する。

例えば、フレーム１のチャネルｃ１サイクルの交換動作
は、次のように行われる。先ず、ライトサイクルにおい
て、カウンタ６により制御メモリ５ａのアドレスｃ１を
指定し、そのデータｃ３を読み出す。そのデータｃ３に
より、入側超ハイウェイ上のフレーム１．チャネルｃ１
に超多重された呼Ｘの通信情報Ｘ１を、データバッファ
メモリ２ａのアドレスＣ３に書き込む。次に、リードサ
イクルにおいて、カウンタ６によりデータバッファメモ
リ２ｂのアドレスｃ１を指定し、そのアドレスに前フレ
ームで蓄積した呼２の通信情報２゜を出側超ハイウェイ
上に読み出す。以後、同じ交換動作を１フレ一ム間だけ
繰り返す。

第１１図は、入側ハイウェイ＃１において、フレームｎ
の先頭待点呼Ｘと呼Ｙの入側ハイウェイ上１上の使用チ
ャネルを再配置する例を示す図である。フレームｎから
、呼Ｘは入側超ハイウェイ上のチャネルｃ３を使用する
のに対して（第１０図ではｃｌを使用）、出側超ハイウ
ェイ上のチャネルは第１ｏ図のときと変更せずに、チャ
ネルＣ３を使用する。そこで、フレームｎ以降も瞬断す
ることなく通信を続けるために、フレームｎ以前の時点
で使用していない面の制御メモリ（ここでは、制御メモ
リ５ｂ）に入側超ハイウェイ上のチャネルから出側超ハ
イウェイ上のチャネルへの交換関係を規定するように、
処理回路７により制御データを設定する。すなわち、呼
Ｘに対しては、チャネル再配置により入側超ハイウェイ
の０３から出側超ハイウェイの０３に交換するために、
制御メモリ５ｂのアドレスＣ３にデータＣ３を設定する
。同じようにして、呼Ｙに対しては、入側超ハイウェイ
の０１から出側超ハイウェイの０４に交換しなければな
らないため、制御メモリ５ｂのアドレスｃ１にデータｃ
４を設定する。また、入側ハイウェイ＃２の呼Ｚは、−
入側ハイウェイ＃１のチャネル再配置とは無関係である
ため、制御メモリ５ｂのアドレスＣ２には、制御メモリ
５ａのアドレスｃ２と同じデータｃ１を設定する。そし
て、フレームｎの先頭時点から制御メモリ５ｂを使用す
ることにより、交換動作を継続する。

〔発明が解決しようとする問題点〕

しかし、このバッファ制御回路４の構成では、チャネル
再配置後の全ハイウェイの通信情報の書き込み制御デー
タを制御メモリ５ｂに設定する必要があるため、制御メ
モリ５ｂに制御データを設定してから制御メモリの切り
替えが行われるまでの間（以後、この期間をチャネル再
配置待ち期間と呼ぶ）は、他の全てのハイウェイにおい
て新たに生起した呼の接続を待ち合わせる必要がある。

すなわち、入側ハイウェイ＃１のチャネル再配置に無関
係の入側ハイウェイ上２上のチャネルを使用する新規の
呼が生起しても、チャネル再配置が終了するまでは接続
を開始できない。従って、制御メモリ５ｂに制御データ
を設定してから、制御メモリの切り替えが行われるまで
に時間を要する場合、システム全体の疎通呼量が低下す
るという問題があった。

本発明の目的は、このような問題を改善し、あるハイウ
ェイに対するチャネル再配置待ち期間に、そのハイウェ
イとは別個のハイウェイ上のチャネルを使用する呼が生
起した場合にも、チャネル再配置が終了するまで呼の接
続処理を待ち合わせる必要がなく、直ちに接続して、シ
ステム全体の疎通呼量の向上を図ることができる時分割
交換方式を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の時分割交換方式は、
複数の入側ハイウェイ上の通信情報を１本の入側超ハイ
ウェイに多重する多重回路、該入側超ハイウェイ上の通
信情報を蓄積するデータバッファメモリ、該データバッ
ファメモリの書き込み、読み出し制御を行うバッファ制
御回路、および該データバッファメモリから出側超ハイ
ウェイ上に読み出した通信情報を出側ハイウェイ上に分
離する分離回路を有し、各ハイウェイ上でチャネル再配
置を行う時分割交換方式において、上記データバッファ
メモリのアドレスを指定するバッファ制御回路内の制御
メモリを１ないし複数ハイウェイ単位に分割ブロック化
し、各ブロックをそれぞれ２面構成として、あるハイウ
ェイ上でチャネル再配置を行う場合には、上記制御メモ
リの対応するブロックの使用していない面に、チャネル
再配置後のデータバッファメモリの制御データを設定し
、チャネル再配置を行うフレームの先頭時点で該ブロッ
クの面を切り替えることに特徴がある。

〔作　用〕

本発明においては、制御メモリを１ないし複数の入側ハ
イウェイおよび出側ハイウェイ対応に分割された構成を
とっているため、チャネル再配置時には再配置を行う入
側ハイウェイ、出側ハイウェイに対応する制御メモリブ
ロックのみの切り替えを行うだけでよく、従って、チャ
ネル再配置待ち期間にも、他の制御メモリブロックに対
しデータを設定することができる。このように、各制御
メモリを各々独立に切り替えることができるような２面
構成にしたので、ハイウェイにおいてチャネル再配置を
行う場合には、そのハイウェイに対応する制御メモリに
のみ制御データを設定するだけでよく、別のハイウェイ
上のチャネルを使用する呼が生起したときには、待ち合
わせる必要はなく、直ちに対応する制御メモリブロック
に制御データを設定することができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の第１の実施例を示すバッファ制御回
路の構成図である。

第１図のバッファ制御回路４では、制御メモリをＬ個の
制御メモリブロック９ａ、９ｂ、　　・・・９Ｌに分割
し、各ブロックを２面構成とする。ただし、全入側ハイ
ウェイ数をＮとすると、ＬはＮ以下で、ＮがＬの整数倍
となるものとする。

第１図において、８ａ、８ｂ、　　・・・・８Ｌは、各
制御メモリブロック９ａ、９ｂ、・・・９Ｌに対する読
み出し制御と書き込み制御を切り替えるセレクタであり
、１０は各制御メモリブロック９ａ。

９ｂ、・・・９Ｌの読み出しアドレスを指定するカウン
タである。また、１１は、カウンタ１０の指定するアド
レスを制御メモリブロック９ａ、９ｂ。

・・・・９Ｌに順番に与えていくセレクタである。

セレクタ１１の制御は、カウンタ６の出力の下位〔Ｑｏ
ｇｚＬ）ビットで行われる（ここで、（Ｘ）は、Ｘ−１
１＝ 以上の最小整数を示す）。

第２図は、第１図におけるチャネルクロックＣＨＣＫと
、カウンタ６の出力値と、カウンタ１０の出力値と、カ
ウンタ６の下位（Ｑｏｇ２Ｌ）ビットの出力値の各タイ
ムチャートである。

カウンタ１０の出力値は、チャネルクロックＣＨＣＫが
Ｌクロックだけ入力するごとに＋１増加する。カウンタ
６の下位（ＱｏｇｚＬ）ビットの出力値は、１チヤネル
クロツクＣＨＣＫごとに＋１増加し、１〜Ｌの値を繰り
返す。このカウンタ６の下位〔ρｏｇｚＬ）ビット出力
値により、セレクタ１１を制御して制御メモリブロック
９ａ、９ｂ、　　・・・・９Ｌの順に読み出し制御を行
い、かつカウンタ１０の出力値により、各メモリブロッ
クをアドレス１からシーケンシャルに指定していく。こ
のようにして、＃Ｊ＃メモリを指定することにより、例
えば、バイウェイトチャネル１の通信情報のデータバッ
ファメモリ２ａ、２ｂへの書き込みアドレスは、制御メ
モリブロック９ａ、アドレスＡ１のデータにより指定す
る。次に、ハイウェイ２゜チャネル１の通信情報のデー
タバッファメモリ２ａ。

２ｂへの書き込みアドレスは、制御メモリブロック９ｂ
、アドレスＡ１のデータにより指定する。

一般に、ハイウェイｎ、チャネルｍの通信情報のデータ
バッファメモリ２ａ、２ｂへの書き込みアドレスを指定
するデータを含む制御メモリブロック番号、およびその
アドレス番号は、次のようにして決定される。

制御メモリブロック９Ｆの制御メモリブロック番号Ｐは
、 ｐ　＝　ｎ　Ｍ　ＯＤ　（Ｌ　＋　１　）ここで、（Ｘ
　　ＭＯＤ　　Ｙ）はｎ をして割った時の余りの 整数値を示す。

また、アドレスＡ、のアドレス番号ｑは、　Ｘ　ｍ ｑ　： である。

第３図は、データバッファメモリが２面で、かつ制御メ
モリブロックが２個である場合、すなわち本発明のバッ
ファ制御回路を第１０図、第１１図のバッファ制御回路
に適用した例を示す図である。

ここでは、入側ハイウェイ数Ｎ＝２．制御メモリブロッ
ク数Ｌ＝２であり、制御メモリブロック９ａで入側ハイ
ウェイ＃１のチャネルＡｌ、Ａ２の通信情報のデータバ
ッファメモリ２ａ、２ｂへの書き込みアドレスを指定し
、制御メモリブロック９ｂで入側ハイウェイ＃２のチャ
ネルＡｌ、Ａ２の通信情報のデータバッファメモリ２ａ
、２ｂへの書き込みアドレスを指定する。

第１０図に示したように、入側ハイウェイ＃１のチャネ
ルＡ１の呼Ｘに対しては、データバッファメモリ２ａ、
２ｂのアドレスｃ３に書き込むために、制御メモリ９ａ
□のアドレスＡ１にデータｃ３を設定する。同じように
、入側ハイウェイ＃１のチャネルＡ２の呼Ｙに対しては
、データバッファメモリ２ａ、２ｂのアドレスｃ４に書
き込むために、制御メモリ９ａ２のアドレスＡ２にデー
タｃ４を設定する。また、入側ハイウェイ＃２のチャネ
ルＡ１の呼２に対しては、データバッファメモリ２ａ、
２ｂのアドレスＣ１に書き込むために、制御メモリ９ｂ
１のアドレスＡ１にデータＣ１を設定する。

また、制御メモリブロック数Ｌ＝２であるため、セレク
タ１１による制御メモリブロック９　ａ、９　ｂの選択
は、カウンタ６の下位１ビツトで行い、チャネルｃ１サ
イクルのリードサイクルで制御メモリ９ａ工のアドレス
Ａｌ、チャネルｃ２サイクルのリードサイクルで制御メ
モリ９ｂ□のアドレスＡＩ。

チャネルｃ３サイクルのリードサイクルで制御メモリ９
ａ１のアドレスＡ２・・・・・の順に読み出す。

また、第１１図に示したように、ハイウェイ＃１におい
て、呼Ｘ、ＹのチャネルをＡｌ、Ａ２からＡ２．Ａｌに
再配置する場合には、制御メモリブロック９ａにおいて
使用していない制御メモリ９ａ２のアドレスＡ２に、チ
ャネル再配置後の呼Ｘの通信情報のデータバッファメモ
リ２ａ、２ｂへの書き込みアドレスを指定するデータｃ
３を設１５一 定する。同じように、呼Ｙに対しては、アドレスＡ１に
データｃ４を設定する。そして、チャネル再配置を実行
するフレームｎの先頭時点で、制御メモリブロック９ａ
のみに対して、制御メモリブロック９ａ□から制御メモ
リブロック９ａ、に切り替えて交換動作を継続する。

このように、第１の実施例においては、制御メモリを１
ないし複数の入側ハイウェイ対応に分割した構成にする
ことにより、チャネル再配置を行う入側ハイウェイに対
応する制御メモリブロックのみを切り替えればよい。こ
れにより、チャネル再配置待ち期間にも、他の制御メモ
リブロックに対してはデータを設定することができるの
で、チャネル再配置とは無関係の他の入側ハイウェイを
使用する呼の接続を行うことができる。

また、出側ハイウェイでチャネル再配置を行う時分割交
換方式に対しては、データバッファメモリ２ａ、２ｂの
書き込み制御をカウンタで行い、読み出し制御を制御メ
モリで行う構成をとり、制御メモリを１ないし複数の出
側ハイウェイ対応に分割した構成をとることにより、同
じ効果を期待できる。

第６図は、本発明の第２の実施例を示すバッファ制御回
路の構成図である。

ところで、第１の実施例のように、制御メモリを入側ハ
イウェイ対応に分割した構成では、出側ハイウェイ上で
チャネル再配置を行う場合には、その出側ハイウェイの
各チャネルの呼が使用している入側ハイウェイに対応す
る全ての制御メモリの制御データを変更する必要がある
。例えば、第１０図の状態から出側ハイウェイ＃１の呼
Ｘ、ｚのチャネルを再配置する場合には、第３図におい
て、呼Ｘの使用する入ハイウェイ＃１に対応する制御メ
モリブロック９ａと呼Ｚの使用する入ハイウェイ＃２に
対応する制御メモリブロック９ｂにおいて使用していな
い各制御メモリ９ａ２，９ｂ２にチャネル再配置後の制
御データを設定して、双方共に切り替えなければならい
ので、従来の時分割交換方式に比べると、上述の効果が
得られない。

そこで、第４図においては、入側ハイウェイと出側ハイ
ウェイのどちら側でチャネル再配置を行う場合でも、チ
ャネル再配置待ち期間に別のハイウェイを使用する呼の
接続のための制御メモリのデータを設定できるバッファ
制御回路を実現した。

このバッファ制御回路４は、書き込み＃御回路１２と読
み出し制御回路１３から構成されている。

書き込み制御回路１２および読み出し制御回路１３は、
いずれも第１実施例（第１図）のバッファ制御回路４の
構成要素からカウンタ６を除いた構成と同等である。た
だし、第４図では、書き込み制御回路１２、読み出し制
御回路１３の制御メモリブロック数をＬとしているが、
両者が必ずしも等しいブロック数をとる必要はない。第
４図において、チャネルクロックＣＨＣＫ、カウンタ６
の下位〔ΩｏｇｚＬ）ビット出力、およびカウンタ１０
の出力関係は、第２図に従っている。ライトサイクルで
は、書き込み制御回路１２のカウンタ１ｏ、セレクタ１
１により、制御メモリブロック９ａ。

９ｂのデータを読み出し、そのデータによりデータバッ
ファメモリ２ａ、２ｂの書き込みアドレスを指定し、一
方、リードサイクルでは、全く同じように読み出し制御
回路１３のカウンタ１０、セレクタ１１により、制御メ
モリブロック９　ａ、９　ｂのデータを読み出し、その
データによりデータバッファメモリ２ａ、２ｂの読み出
しアドレスを指定する。

入側ハイウェイにおいてチャネル再配置を行う場合には
、書き込み制御回路１２のその入側ハイウェイに対応す
る制御メモリブロックの使用していない制御メモリに、
チャネル再配置後の各人チャネルの通信データのデータ
バッファメモリ２ａ。

２ｂへの書き込み制御データを設定して、制御メモリを
切り替える。同じように、出側ハイウェイにおいてチャ
ネル再配置を行う場合には、読み出し制御回路１３のそ
の出側ハイウェイに対応する制御メモリブロックの使用
していない面の＃御メモリに、チャネル再配置後のデー
タバッファメモリ２ａ、２ｂから各出チャネルへの通信
データの読み出し制御データを設定して、制御メモリを
切り替える。

第５図、第６図は、第４図のバッファ制御回路を用いた
時分割スイッチ動作例を示す図である。

書き込み制御回路１２において、制御メモリブロック９
ａ、９ｂは各々入側ハイウェイ＃１．＃２のチャネルを
使用する通信情報のデータバッファメモリ２ａ、２ｂへ
の書き込みアドレスを指定する。一方、読み出し制御回
路１３において、制御メモリブロック９ａ、９ｂは各々
、出側ハイウェイ＃１．＃２を使用する通信情報のデー
タバッファメモリ２ａ、２ｂからの読み出しアドレスを
指定する。また、第５図の呼Ｘ、Ｙ、Ｚの入側ハイウェ
イと出側ハイウェイとの接続関係は、第１０図と同じも
のとする。入側超ハイウェイに超多重して通信情報をデ
ータバッファメモリ２ａ、２ｂにシーケンシャルに書き
込むため、書き込み制御回路１２の制御メモリ９ａ□の
アドレスＡ１にデータｃ１、制御メモリ９ｂ工にデータ
ｃ２、そして、制御メモリ９ａ１のアドレスＡ２にデー
タｃ３を設定する。一方、読み出し制御回路１３では、
呼Ｘを出側ハイウェイ＃１のチャネルＡ２に読み出すた
め、制御メモリ９ａ１のアドレスＡ２に、データバッフ
ァメモリ２ａ、２ｂにおいて呼Ｘの通信情報が蓄積され
ているアドレス値ｃｌを設定する。

同じように、呼Ｙに対して、制御メモリ９ｂ１のアドレ
スＡ２にデータｃ３を設定し、呼Ｚに対して、制御メモ
リ９ａ□のアドレスＡ１にデータｃ２を設定する。

また、第６図は、フレームｎの入側ハイウェイ＃１にお
いて、呼ｘ、Ｙのチャネル位置をＡｌ。

Ａ２からＡ２．Ａｌに再配置し、出側ハイウェイ＃１に
おいて、呼Ｚ、Ｘのチャネル位置をＡｌ。

Ａ２からＡ２．Ａｔに再配置する例を示す図である。

入側ハイウェイでチャネル再配置を行う場合、チャネル
再配置前後で各チャネルの通信情報のデータバッファメ
モリ２ａ、２ｂへの書き込みアドレスが変化しないよう
に、書き込み制御回路１２の対応する制御メモリブロッ
クの制御データを変更する。第６図の例では、呼Ｘは、
Ａ２に再配置するため、制御メモリ９ａ２のアドレスＡ
２に、呼Ｘのチャネル再配置前のデータバッファメモリ
２ａ。

２−ｂへの書き込みアドレス値ｃ１を設定する。同じよ
うに、呼Ｙに対しては、制御メモリ９ａ２のアドレスＡ
１にデータＣ３を設定する。そして、チャネル再配置を
実行するフレームｎの先頭で、書き込み制御回路１２の
制御メモリブロック９ａにおいて、制御メモリ９ａ１か
ら９ａ２に切り替えて交換動作を継続する。

一方、出側ハイウェイでチャネル再配置を行う場合、チ
ャネル再配置前後でデータバッファメモリの読み出しア
ドレスを変更することなく、チャネル再配置後の使用チ
ャネルに読み出すように、読み出し制御回路１３の対応
する制御メモリブロックの制御データを変更する。第６
図の例では、呼ＺはＡ２にチャネル再配置するため、制
御メモリ９ａ２のアドレスＡ２には、呼Ｚのチャネル再
配置前のデータバッファメモリ２ａ、２ｂへの書き込み
アドレス値ｃ２を設定する。同じように、呼Ｘに対して
は、制御メモリ９ａ２のアドレスＡ１にデータｃ１を設
定する。そして、チャネル再配置を実行するフレームｎ
の先頭で、読み出し制御回路１３の制御メモリブロック
９ａにおいて、制御メモリ９ａ□から９ａ２に切り替え
て交換動作を継続する。

このように、第２の実施例においては、制御メモリを１
ないし複数だけ、入側ハイウェイおよび出側ハイウェイ
対応に分割した構成をとっているため、チャネル再配置
時には、チャネル再配置を行う入側ハイウェイ、出側ハ
イウェイに対応する制御メモリブロックのみ切り替えを
行えばよく、チャネル再配置待ち期間にも、他の制御メ
モリブロックに対してデータを設定することができ、チ
ャネル再配置を行う入側ハイウェイ、出側ハイウェイと
は無関係の他のハイウェイを使用する呼の接続処理を行
うことができる。

第７図および第８図は、本発明の応用例を示す衛星通信
システムの説明図である。

時分割交換方式は、第７図に示すように、各ビーム内に
おいて、地球局１５ａ、１５ｂが１フレームを時間分割
して複数のチャネルを含むバースト１６ａ、１６ｂを送
信し、衛星１７上でビーム間の交換を行うＳ　Ｓ−ＴＤ
ＭＡ（Ｓａｔｅｌｌｉｔｅ−８ｗｉｔｃｈｅｄ　Ｔｉｍ
ｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓ
ｓ）通信システムにおける衛星搭載スイッチ１４に適用
することができる。

第８図に示すように、あるビーム１内で各バースト１６
ａ、１６ｂ内のチャネル数を変更することにより、チャ
ネル再配置を行う場合には、衛星搭載スイッチ１４の入
側ハイウェイ上のチャネル再配置に相当する。この場合
には、ビーム１内の各地球局１５　ａ、１５　ｂのバー
スト１６ａ、１６ｂの送信時間位置の変更、衛星１７上
のバースト受信位置の変更、および衛星搭載スイッチ１
４の交換パスの変更を行ってから、ビーム１内の各地球
局１５　ａ、１５　ｂおよび衛星１７（受信機および衛
星搭載スイッチ１４）が同期をとるためチャネル再配置
を実行するまでに、かなりの時間を要する。

バースト１６ａ、１６ｂの送信時間位置の変更、衛星１
７上のバースト受信位置の変更、および衛星搭載スイッ
チ１４の交換パスの変更が、本実施例におけるチャネル
再配置のためのバッファ制御回路４の制御メモリの制御
データの変更に相当する。

本発明の時分割交換方式を適用すれば、上記のようにチ
ャネル再配置に時間を要する場合でも、その間に他のビ
ームの地球局からの呼の接続処理を行うことが可能であ
る。

〔発明の効果〕

以上説明したように、本発明によれば、チャネル再配置
を行う入側ハイウェイ、出側ハイウェイ以外のハイウェ
イの呼の接続、切断処理を、これらのチャネル再配置が
終了するまで待ち合わせることなく行えるため、システ
ム全体の疎通呼量の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すバッファ制御回路
の構成図、第２図は第１図における各部の動作タイムチ
ャート、第３図は第１図の具体的構成、動作例を示す図
、第４図は本発明の第２の実施例を示すバッファ制御回
路の構成図、第５図。 第６図はいずれも第４図の時分割スイッチの動作具体例
を示す図、第７図は本発明の応用例を示すＳＳ−ＴＤＭ
Ａ通信システムの構成図、第８図は第７図におけるチャ
ネル再配置動作を示す図、第９図は従来の時分割交換方
式の時分割スイッチの構成図、第１０図、第１１図はい
ずれも第９図の時分割スイッチの動作説明図である。 １：多重回路、２ａ、２ｂ：データバッファメモリ、３
：分離回路、４：バッファ制御回路、５ａ。 ５ｂ二制御メモリ、６：カウンタ、７：処理回路、８．
８ａ、８ｂ：セレクタ、９　ａ、９ｂ、　〜９Ｌ：制御
メモリブロック、９８□〜９Ｌ２：制御メモリ、１０：
カウンタ、１１：セレクタ、１２：書き込み制御回路、
１３：読み出し制御回路、１４：衛星搭載スイッチ、１
５ａ−１５ｄ：地球局、１６ａ〜１６ｄ：バースト、１
７：衛星。

Claims (1)

【特許請求の範囲】
1. （１）複数の入側ハイウェイ上の通信情報を１本の入側
   超ハイウェイに多重する多重回路、該入側超ハイウェイ
   上の通信情報を蓄積するデータバッファメモリ、該デー
   タバッファメモリの書き込み、読み出し制御を行うバッ
   ファ制御回路、および該データバッファメモリから出側
   超ハイウェイ上に読み出した通信情報を出側ハイウェイ
   上に分離する分離回路を有し、各ハイウェイ上でチャネ
   ル再配置を行う時分割交換方式において、上記データバ
   ッファメモリのアドレスを指定するバッファ制御回路内
   の制御メモリを１ないし複数ハイウェイ単位に分割ブロ
   ック化し、各ブロックをそれぞれ２面構成として、ある
   ハイウェイ上でチャネル再配置を行う場合には、上記制
   御メモリの対応するブロックの使用していない面に、チ
   ャネル再配置後のデータバッファメモリの制御データを
   設定し、チャネル再配置を行うフレームの先頭時点で該
   ブロックの面を切り替えることを特徴とする時分割交換
   方式。