KR960007670B1 - 하이브리드 패킷 교환 방법 및 그 설비 - Google Patents

하이브리드 패킷 교환 방법 및 그 설비 Download PDF

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Abstract

내용 없음.

Description

하이브리드 패킷 교환 방법 및 그 설비
제1도는 STM 셀에 관한 교환기 입력에서의 동작 순서를 도시한 도면.
제2도는 제1도에 ATM 셀을 보완한 것을 도시한 도면.
제3도는 STM 및 ATM 셀의 구조를 도시한 도면.
제4도는 본 발명에 따른 교한 설비(switching facility)의 구조를 도시한 도면.
제5도는 단일 교환망을 도시한 블럭선도.
제6도는 입력분류기를 도시한 블럭선도.
제7도는 출력분류기를 도시한 블럭선도.
제8도는 제6도의 입력분류기에 대한 기록제어부를 도시한 블럭선도.
제9도는 제6도의 입력분류기에 대한 판독제어부를 도시한 블럭선도.
제10도는 제5도의 교환망에 대한 비동기 스위칭 소자를 도시한 블럭선도.
제11도 내지 제14도는 제10도의 비동기 스위칭 소자를 더욱 상세하게 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
10 : 입력분류기 11 : 동기화기
12,16 : 직렬/병렬 변환기 13 : D채널 판독로직
14 : 헤더 판독로직 15 : 입력 메모리
17 : 기록제어부 18 : 판독제어부
19,23 : 제어기 20 : 교환망
21 : 디멀티플렉서 22 : 동기식 스위칭 소자
24 : 비동기식 스위칭 소자 25 : 멀티플렉서
30 : 출력분류기 171,181 : 클럭발생기
172,183 : 열 카운터 173,182 : 행 카운터,
174,184 : 프레임 카운터 175 : 승산기
185 : STM 연결 메모리 186 : 서브 패킷 카운터
187 : 패킷 메모리 테이블 241 : 패킷 입력 유니트
242 : 패킷 출력 유니트 243 : 패킷 메모리 할당 유니트
244 : 버스 제어 유니트 244 : 버스 제어 유니트
246 : 패킷 메모리 2422 : 서브 패킷 카운터
2423 : 패킷 카운터 2425 : 패킷 대기행열
2429 : 출력 데이타 래치
본 발명은 특허청구범위의 전제부에 기재한 바와 같은 균일한 길이의 패킷으로 분할된 메시지들을 교환(switching)하기 위한 방법 및 그에 대한 설비에 관한 것이다.
이러한 방법 및 그 설비에 관해서는 1987년 9월에 간행된 Der Fernmelde=Ingenieur란 제하의 논문지 제 41권 9월호의 페이지 8 및 9에 대한 §3.4에 개시되어 있다.
통신 서비스가 다양해짐에 따라서, 상당히 유연성 있는 교환(switching) 시스템을 제공하는 것이 불가피하게 되었다. 이러한 목적을 위해, 데이타를 패킷 형태로 처리하는 고속 패킷 교환 시스템이 특별히 고려되고 있다. 이와같은 시스템에서는 지연, 지연 지터(jitter) 및 패킷 손실들을 배제할 수가 없다. 그러나, 이에 대한 개별 통신 서비스들을 별도로 행할 수 있다. 예를들면 패킷 손실을 검출하여 다시 이 패킷을 호출할 수 있는 데이타 서비스들은 입력정보를 즉시 평가(전기 음향 변환 또는 전기 광학 변환)하여야 할 뿐만 아니라 손실 및 지연지터의 방해를 야기할 수도 있는 음성 혹은 동화상 서비스(moving-image services)에 비해서 패킷 손실에 대한 영향을 덜 받는다.
균일한 길이의 패킷들을 패킷 전송 시스템내에 사용하는 것과, 이들 패킷들을 주기적으로 되풀이되는 프레임내에 결합시키는 것과, 우선 순위에 따라 처리될 메시지에 프레임내의 고정위치를 할당하는 것과, 그리고 회로 교환 시스템에서 일반적으로 행해지지만 그 나머지 패킷들은 통상의 방식으로 패킷 교환되는 바와 같은 동기식 시분할 멀티플렉싱을 이용하여 우선적으로 처리될 이들 메시지들을 교환하는 것은 이 분야의 기술에서 잘 알려져 있다.
우선적으로 처리될 메시지에 대한 동기식 전송 모드(STM)가 얻어지고 그 개개의 패킷은 STM 셀로 호칭된다. 그 나머지 메시지들의 경우에는 비동기식 전송 모드(ATM)가 얻어지는데, 그 개개의 패킷은 ATM 셀로 호칭된다. 동기식 전송 모드에 대해서는 회로 스위칭(CS) 및 CS 패킷과 같은 용어가 사용되고, 비동기식 전송 모드에 관해서는 패킷 교환(PS), PS 패킷, 비동기식 시분할(ATM), 및 고속 패킷 교환이란 용어가 사용된다. 또, 이들의 조합은 하이브리드로 호칭된다.
그런데, 하나의 패킷은 통상의 시분할 다중 시스템에서의 시간 슬롯보다 더 많은 비트를 필수적으로 포함한다. 약 70×40개의 옥텟(Octet) 패킷을 포함하는 프레임들, 즉 대략 40×70×8개의 비트=22,400비트가 본 명세서의 설명을 위해 사용된다. 통상의 시분할 다중 시스템에서는, 32×16비트의 시간 슬롯을 갖는 프레임들 즉, 512비트가 사용된다. 동기식 시분할 다중 스위칭 시스템에서는 한 입력당 하나의 완전한 프레임이 각각의 시간 스위치내에 일시적으로 기억되기 때문에 요구되는 기억량은 상당히 증가한다. 게다가, 프레임 순서의 지연도 발생한다. 만일 예상한 바와 같이 프레임 반복율이 서로 같은 경우(8KHZ)에는 그 메모리들은 상당히 커야할 뿐만 아니라 그에 상응하게 속도도 고속이어야 한다. 직렬 처리 대신 병렬 처리에 의한 속도 감소는 거의 모든 경우 매우 제한된 범위로만 가능하다.
본 발명의 목적은 고속 메모리들의 요건을 감소시키는 유형의 하이브리드 패킷 교환 방법과 이를 위해 필요한 설비들을 제공하는 것이다.
이러한 목적은 특허청구의 범위 제1항에 따른 방법과 특허청구의 범위 제7항, 제8항 및 제9항에 청구된 바와 같은 설비들(교환 설비, 입력분류기, 출력분류기)에 의해 달성된다.
본 발명에 따르면, 교환기내에서 모든 패킷들이 동일한 길이의 서브 패킷으로 분할되어 부프레임(subframe)으로 분산된다. 이러한 부프레임을 기초로 하여 스위칭이 개시된다. 교환망내의 지연 및 메모리 위치 설정 요건은 프레임, 즉 부프레임의 비율로 감소된다. 또, 교환망내의 속도는 일정하게 유지된다. 각각의 입력라인 및 각각의 출력라인의 경우, 분류기는 한번에 하나의 프레임을 일시적으로 거억할 필요가 있다. 스위칭단에서와는 달리 동일 메모리에 몇 개의 프레임을 기억하는 것은 불필요하므로, 스위칭단에서의 메모리 보다 저속의 메모리들이 사용될 수 있다. 그러나, 3개 단의 교환망에서는 이미 요구되는 개수의 고속 메모리들 뿐만 아니라 메모리들의 전체 요건도 감소된다.
본 발명의 기본적인 기술적 사상은 패킷들을 서브 패킷으로 분할하여, 요구되는 기억량에 대한 상응하는 감소를 초래하는 보다 짧은 패킷을 효과적으로 생성하는 것이다. 그러나 단지 제1서브 패킷만 이 경로정보(path information)를 포함하므로, 그 상관관계 및 그에 따라 함께 속하는 서브 패킷의 동일한 처리는 상이한 방식으로 보장되어야 한다. 통상 임의의 점에서 데이타 열에 삽입되는 패킷과는 달리 개개의 서브 패킷은 소정의 패턴에 따라 서로 뒤따르고, 또 STM 셀 및 ATM 셀은 상이하게 처리되는 것이 바람직하다.
패킷을 효과적으로 짧아지게 함에 따라 소망의 효과를 발생시킬 수 있도록 하기 위해서는, 함께 속하는 서브 패킷들이 서로 바로 뒤따라서는 않되지만 다른 패킷의 서브 패킷과 번갈아 사용되어야 한다(alternate).
본 발명의 추가의 이점에 대한 구성은 특허청구범위의 종속항에 청구되어 있다. 동일한 기본적인 사상에 관한 다른 실시예는 본 출원인이 동일자 출원한 패킷 교환 설비(Einrichtungen Zur Paketvermittlung)란 명칭의 특허 출원서에 기재되어 있다.
본 발명은 비록 중앙 집중식 교환 설비들(다음의 실시예 역시 중앙 교환 설비를 나타냄)에 주로 적용되는 용어를 사용하여 기술되지만, 링 시스템과 같은 분산식 교환 시스템에도 마찬가지로 적용된다. 이러한 분산식 시스템에 관해서는 전술된 바와같은 Der Fernmelde=Ingenieur이란 논문지에 개시되어 있는데, 여기서 §4.1.2하의 버스 및 링시스템은 §4하의 교환 장치에 종속된다. 아울러, 이에 대해서는 페루우프 통신 시스템(Closed Loop tele communication System)이란 제하의 간행물 EP-A2-0 125 744호에도 개시되어 있는데, 여기에는 복수의 패킷을 포함한 완전한 프레임이 언제든지 순환하는 링시스템이 설명되고 있으며, 이는 시프트 레지스터 또는 다른 메모리를 필요로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관해 상세히 설명한다.
우선, 본 발명의 원리를 제1도 및 제2도를 참조하여 설명한다. 제1도는 우선순위에 따라 처리될 패킷들의 처리에 관해 도시한 것이며, 또 제2도는 그 나머지 패킷들의 처리에 관해 도시한 것이다.
하나의 프레임은 각각 8개의 옥텟(각각의 옥텟은 8개의 비트를 포함함)으로 된 6개의 패킷을 포함하는 것으로 한다. 예로써, 위치 1,3 및 6은 패킷 교환될(packet-switched) 패킷들, 즉 PS1, PS2 및 PS3를 포함한다. 또, 위치 2 및 4는 회선 교환될(circuit-switched) 패킷들, 즉 CS1 및 CS2를 포함한다. 그리고, 위치 5는 제어 패킷 DP 또는 공백 패킷 LP를 포함한다.
각각의 패킷은 정보 피일드(information field)(페이로드(payload)) P와 선행 헤더로 구성된다. 이 헤더는 다음 교환기에 대한 정보의 일부분이다. 그러므로, 입력 HE는 먼저 출력 헤더 HA로 대체된다. 이러한 출력 헤더에는 패킷들의 종류를 구별하는 역할을 하는 내부 헤더 Hi가 부가되는데, 이 내부 헤더 Hi는 호출 관련 정보를 포함한다.
입력 패킷(제1도 및 제2도의 제1행)에는 출력 헤더 HA 및 내부 헤더 Hi(제1도 및 제2도의 제2행)가 함께 기억된다. 그후, 이러한 정보가 변경된 순서(제1도 및 제2도이 제3행)대로 판독된다. 그 판독은 1프레임씩 적절히 시프트되지만, 그 시프트는 표시하지 않았다.
교환기(제3행)내에서, 프레임은 각각 6개의 옥텟을 포함하는 8개의 부프레임으로 분할된다. 우선 순위에 따라 처리될 패킷들 CS1 및 CS2는 동기식으로 교환(switch)되므로 STM 셀이라고 한다. 각각의 STM 셀에는 각각의 부프레임내의 동일 위치에 옥텟이 할당되므로, 프레임 CS1 내지 제2위치를 점유한 STM 셀은 부프레임의 각각의 제2위치 중에서 옥텟별로 분할된다. 마찬가지로 제4위치가 STM 셀 CS2로 할당된다.
또한, 프레임내의 전체 패킷과 부프레임내의 서브 패킷들간의 할당은 서로 다르게 행해질 수도 있으나, 그것은 항상 명백한 것이어야 한다. 예를들어, 호출동안 프레임 위치가 변화하는 경우에도 그 호출동안 부프레임내에 그 위치를 유지시키는 것이 좋다.
부프레임이 제1도에 도시된 STM 셀의 옥텟으로 점유될때, 그 나머지 패킷들의 옥텟들은 제2도에서 도시된 바와 같이 STM 셀에 속하는 서브 패킷(옥텟)에 의해 점유되지 않은 부프레임의 위치에 원래의 순서대로 분류된다. 이들 패킷들은 비동기식으로 교환되고 또한 외부로부터 비동기식으로 도달하므로 ATM 셀이라고 한다. 원래는 ATM 셀 역시 프레임 주기 동안 동기식으로 처리될 수 있지만, 여기서는 비동기 모드가 바람직하다.
공백 패킷 LP, 즉 정보를 전혀 포함하지 않는 프레임내의 시간 간격 및 제어 정보 DP는 ATM 셀과 마찬가지로 처리되지만 그들은 교환기내외에서 부가 또는 분류될 수 있다.
본 실시예에서는 재분류 이전의 1프레임에 포함된 정보가 재분류 이후의 1프레임에 완전히 포함될 수 있게끔 재분류된다. 그런데, 이것이 반드시 필수적인 것은 아니다.
이하, 제3도를 참조하여 STM 셀 CS 및 ATM 셀 PS의 구조에 관해 설명한다. 두가지 패킷들은 3가지 구성 부분으로 나뉘어지는데, 그 첫번째가 내부 헤더 Hi를 나타내는 5개의 옥텟 즉 비트 0 내지 39이고, 그 다음이 출력 헤더 HA를 나타내는 3개의 옥텟 즉 비트 40 내지 63이고, 그 나머지는 정보 피일드 P를 나타내는 32개의 옥텟 즉 비트 64 내지 319이다. 비트 0은 STM 및 ATM 셀을 구분하는 역할을 한다.
STM 셀에 있어서, 비트 0은 접속 번호(5비트) CONN 및 그 접속부내의 직렬 번호(5비트) SEQU가 뒤따르는 1이다. 내부 헤더 Hi의 나머지 비트는 STM 셀에 사용되지 않는다. ATM 셀에 있어서, 비트 0은 패킷유효(packet-valid) 비트 PV, 2개의 우선순위 비트 PRIO, 비사용 비트 E 및 경로 정보 피일드 WI가 뒤따르는 0이다. 제3도의 제3행에 도시된 바와 같이, 경로 정보 피일드 WI는 7개의 연속단 각각에 대한 경로 정보 5비트를 포함한다. 각각의 제1비트는 제어 패킷의 경우에 패킷이 지정된 단을 표시하는 제어비트 C이다. 4개의 다음 비트는 출력 어드레스 SSSS를 의미한다.
제4도는 본 발명에 따른 간단한 교환 설비를 도시한 것이다. 이렇나 설비는 2개의 동일 단으로 배열되어, 각각 2개의 입력라인(42) 및 2개의 출력라인(42)을 갖는 4개의 교환망(20)을 갖는다. 제1단의 교환망(20) 각각은 제2단의 양 교환망(20)에 접속된다. 이러한 교환 설비의 각 입력라인(41) 및 상기 제1단의 교환망(20)의 관련된 입력라인(42) 사이에는 입력분류기(10)가 삽입된다. 교환 설비의 출력에서, 출력분류기(30)가 최종단, 여기서는 제2단의 교환망(20)의 출력라인(42)가 교환 설비의 출력라인(43) 사이에 삽입된다.
제5도는 2개의 입력라인(42), 2개의 출력라인(42), 2개의 디멀티플렉서(21), 동기식 스위칭 소자(22), 비동기식 스위칭 소자(24), 제어기(23), 2개의 멀티플렉서(25), 및 2개의 제어 패킷라인(26,27)을 갖는 개개의 교환망(20)을 도시한 것이다.
각각의 입력라인(42)은 그것과 관련된 디멀티플렉서(21)를 갖는다. 이러한 예에서는 2개의 입력라인 및 2개의 디멀티플렉서를 도시하고 있지만, 16개의 입·출력, 즉 16개의 입력라인, 16개의 디멀티플렉서, 16개의 멀티플렉서 및 16개의 출력라인을 갖는 교환망이 적합하다는 것을 나타내고 있다.
각각의 디멀티플렉서(21)는 입력데이타 스트림을 동기화하여, 그것을 옥텟별로 직렬에서 병렬 형태로 변환시킨 후, 동기식 스위칭 소자(22)나 혹은 비동기식 스위칭 소자(24)로 통과시킨다. 그 결정은 동기화를 통해 스위칭될 시간 슬롯이 표시된 표(table)의 도움으로 이루어진다. 이러한 표는 제어기(23)로부터 갱신될 수 있거나 혹은 각 프레임의 제1부프레임을 평가함으로써 매시간 새롭게 형성될 수 있다.
설명된 예에 있어서, 동기식 스위칭 소자(22)는 2개의 입력 및 2개의 출력을 갖는데, 이는 16개의 입력 및 16개의 출력을 갖는 것이 바람직하다. 통상의 시분할 다중 시스템에서는, 각 입력에 대한 각각의 입력시간 슬롯에서 각가의 출력에 대한 각 출력시간 슬롯으로 스위칭이 실행될 수 있다. 각각의 입력에 대해 하나의 부프레임이 기억되어야 한다. 동기식 스위칭 소자(22)는 제어기(23)에 의해 제어된다. 이 제어정보는 비동기식 스위칭 소자(24)를 통과한다. 그러나, 이러한 동기식 스위칭 소자는 상이한 전송 속도와 상이한 응용으로 수행되는데, 이는 1985년에 간행된 SYSTEM12-Doppelport des Koppelnetzbausteins란 제하의 간행물 제 59권 제 1/2호에서, W.Frank씨등이 발표한 Elektrisches Nachrichtenwesen란 명칭의 논문지에 기재되어 있다. 이러한 예에 있어서, 비동기식 스위칭 소자(24)는 3개의 입력 및 3개의 출력을 갖는데, 이것은 17개의 입력 및 17개의 출력을 갖는 것이 바람직하다. 그 입력들중 하나와 그 출력들중 하나는 각기 제어 패킷라인(26,27)에 의해 제어기(23)에 접속된다. 비동기식 스위칭 소자(24)를 실현하기 위해서는 단일단 패킷 교환망이 사용될 수 있다. 이에 대한 예들이 전술된 Der Fernmeld=Ingenieur란 제하의 논문지와 그리고 1987년 10월에 간행된 그 다음 논문지 10월호에 개시되어 있다.
수행해야할 추가의 단계는 단지 연속적으로 도달한 서브 패킷들로 패킷들을 구성한 다음 그들을 다시 분할하는 단계이다.
멀티플렉서(25)는 비동기식 스위칭 소자(24)로부터 유입된 서브 패킷들을 동기식 스위칭 소자(22)로부터 유입된 데이타 스트림의 갭내에 삽입시킨다. 필요하다면, 공백 패킷이 삽입된다. 또한, 동기화나, 프레임 식별이나 혹은 부프레임을 식별하기 위해 어떠한 추가 정보가 삽입될 수도 있다. 이것은 직렬 데이타 스트림으로의 재변환에 의해 수반된다.
모든 입·출력라인들(41,42,43)을 통해, ATM 및 STM 셀이 전송되고, 이 셀들은 모든 장치, 예컨대 입력분류기(10) 및 출력분류기(30)와 그리고 교환망(20)에서 서로 다르게 처리된다. 입력분류기(10) 및 출력분류기(30)에서 이와 같은 상이한 처리는 상이한 제어에 의해 보장되지만, 교환망(20)에서는 그에 대한 별도의 브랜치가 제공된다. 이들 양자는 어떤 절대적인 요구 조건은 없으나, 교환망(20)에서의 상당한 처리량 때문에 어떻게 해서든지 그 분할이 이루어져야 한다는 점에서 양자 모두 이점이 있다.
다음으로, 이들 몇몇 장치에 관해 보다 상세히 설명한다.
제6도에 도시된 입력분류기(10)는 동기화기(11), 직·병렬 변환기(12)(converter), D채널 판독로직(13), 이와 연관된 헤더 변환기(14a)(translater)를 가진 헤더 판독로직(14), 2개의 동일부분(15a,15b)으로 구성된 입력 메모리(15), 병렬/직렬 변환기(16), 기록제어부(17), 판독제어부(18), 및 제어기(19)를 포함한다. 정상적인 정보 흐름은 동기화기(11)로부터 직렬/병렬 변환기(12), D채널 판독로직(13), 헤더 판독로직(14), 입력 메모리(15), 및 병렬/직렬 변환기(16)를 거쳐 입력에서 출력으로 흐르는 것이다.
상기 동기화기(11)는 비트 및 프레임 동기화를 수행함으로써, 전체 입력분류기(10), 특히 D채널 판독로직(13), 헤더 판독로직(14), 기록제어부(17), 및 판독제어부(18)를 동기화한다.
또, 상기 D채널 판독로직(13)은 입력 헤더 HE에 의해 D채널 패킷을 인식해서, 이 패킷들을 제어기(19)로 통과시킨 다음, (무효(invalid)로서 표시된 불변된 정보 피일드) 대신에 공백 패킷을 전송한다.
상기 헤더 판독 논리부(14)는 모든 입력 패킷으로부터 입력 헤더 HE를 분리시켜 그들을 헤더 변환기(14a)로 보낸다.
이 헤더 변환기(14a)는 표를 기초로 하여 관련된 출력 헤더 HA 및 관련된 내부 헤더 Hi에 의해 각각의 입력 헤더 HE를 대체시켜, 기록제어부(17)의 제어하에 상기 헤더 HA 및 Hi를 입력 메모리(15)내에 기록한다. 상기 표는 제어기(19)에 의해 기록된다.
입력 메모리(15)는 2개의 동일한 부분(15a) 및 (15b)로 구성된다. 기록제어부(17)의 제어에 따라 데이타가 상기 부분들중 하나에 기록되고, 반면에 상기 다른 부분은 판독제어부(18)의 제어에 따라 판독된다. 다음 프레임상에서, 상기 각각의 다른 부분이 각기 다른 프레임내에 기록되거나 혹은 그 프레임으로부터 판독된다.
입력 메모리의 각 부분의 3개의 부분, 예컨대 패킷의 정보 피일드가 기록된 메인 부분(151), 헤더 변환기(14a)가 기록하는 헤더 부분(152), 및 제어기(19)의 제어에 따라 데이타가 기록되어, 그중에서도 동기화 정보 및 프레임 정보와 그리고 부프레임 식별 정보를 포함하는 제어 데이타 부분(153)으로 구성된다.
상기 기록제어부(17)가 제8도에 도시되어 잇다. 이 부분은 입력 패킷들이 기록된 입력 메모리(15)의 위치 설정 어드레스를 계산한다. 그것은 또한 ATM 셀 및 STM 셀간의 구분을 전혀 행하지 않는다. 아울러, 그것은 클럭발생기(171), 열 카운터(172), 행 카운터(173) 및 프레임 카운터(174)를 포함한다.
기록제어부(17)는 입력 메모리(15)의 메인 부분(151)내의 기록을 제어한다. 열 카운터(172)는 패킷의 옥텟들을 카운트하는 반면에 행 카운터(173)는 프레임의 패킷들을 카운트한다. 이들 양자는 프레임의 개시부분에서 동기화기(11)에 의해 리세트된다. 또, 행 카운터(173)는 열 카운터(172)의 오버플로우에 의해 클럭된다. 클럭발생기(171)는 헤더가 유입 데이타 스트림에 발생하는 경우 정지한다. 이것은 헤더 판독로직(14)에 의해 제어된다. 행 카운터(143)의 내용은 승산기(175)내의 열의 개수(이는 정보 피일드내의 옥텟 개수와 같다)에 의해 승산되어, 가산기(176)내의 열 카운터(172)의 내용에 가산된다. 그 결과는 입력 어드레스이다.
입력 메모리(15)에서의 판독 동안 재분류가 개시되어, 판독제어부(18)에 의해 제어된다.
그 판독제어부(18)가 제9도에 도시되고, 이 제어부는 출력 옥텟이 판독되는 입력 메모리(15)의 위치설정 어드레스를 산출하여 ATM 및 STM 셀간을 구분한다. 판독제어부(18)는 클럭발생기(181), 행 카운터(182), 열 카운터(183), 승산기(184), STM 연결 메모리(185), 서브 패킷 카운터(186), 및 패킷 메모리 테이블(187)을 포함한다.
상기 판독제어부(18)는 입력 메모리(15)로부터의 판독을 제어한다. 행 카운터(182)는 판독될 STM 옥텟의 행을 결정하는 반면에, 열 카운터(183)는 판독될 STM 옥텟의 행을 결정한다. 상기 열 카운터(183)는 행 카운터(182)의 오버플로우에 의해 클럭된다. 또, 상기 행 카운터(182)는 클럭발생기(181)에 의해 클럭된다. 행 카운터(182)의 내용은 승산기(184)내의 열의 개수(내부 셀 형식)만큼 내부 셀 형식(format)으로 승산되어, 가산기(1841)내의 열 카운터(183)의 내용에 가산된다. 행 카운터(182)는 STM 연결 메모리(185)내에서의 각각의 행이 STM 문자행인지 혹은 ATM 문자행인지의 여부를 결정한다. 만일 그 표의 값이 1, 즉 STM이면, 그 어드레스는 AND 게이트(1881) 및 OR 게이트(1883)를 통해 판독될 입력 메모리부(15)에 인가되고 된다. 또, 표의 값이 0, 즉 ATM인 경우에는 서브 패킷 카운터(186)가 펄스에 의해 클럭되게 된다. 서브 패킷 카운터(186)의 오버플로우는 다음 패킷 메모리 어드레스가 패킷 메모리 테이블(187)내에 세트되게 한다. 서브 패킷 카운터(186)의 내용들과 그리고 패킷 메모리 테이블(187)내에 포함된 패킷 메모리 어드레스에서의 판독 어드레스는 가산기(1871)를 사용하여 발생된다. STM 연결 메모리(186)내의 값이 0, 즉 ATM인 경우, 그 판독 어드레스는 AND 게이트(1882) 및 OR 게이트(1883)를 통해 출력되게 된다.
모든 카운터들은 리세트라인을 통해 동기화기(11)에 의해 리세트된다.
또, 패킷 메모리 테이블(187)은 제어기(19)에 의한 내부 통신 동안 헤더 변환기(14a)에 의해 기록된다.
접속이 셋업 또는 해제될 때마다, 제어기(19)의 제어하에 STM 연결 메모리내에 데이타가 기록된다.
출력분류기(30)는 입력분류기(10)와 그 구성 및 작동면에서 서로 유사하다. 이러한 출력분류기에 대해 이하 제7도를 참조하여 설명한다.
이 출력분류기(30)는 동기화기(31), 직렬/병렬 변환기(32), 제어 데이타 판독로직(33), 2개의 동일한 부분(34a),(34b)으로 구성된 출력 메모리(34), 연관된 D채널 패킷 메모리(35a)를 갖는 D채널 삽입로직(35), 병렬/직렬 변환기(36a), 기록제어부(37), 판독제어부(38), 및 제어기(39)를 포함한다. 교환기내에서나 혹은 입력에서 나온 제어 패킷은 제어 데이타 판독로직(33)에 의해 분리되어 제어기(39)로 공급되고, 이들 대신 공백 패킷이 전송된다. D채널 삽입로직(35)은 제어기(39)에서 나와서 D채널 패킷 메모리(35a)내에 일시적으로 기억되는 D채널 패킷들을 공백 패킷들 대신에 출력 데이타 스트림에 삽입한다. 기록제어부(37)에 의해 재분류가 이루어지고, 또 판독제어부(38)는 데이타를 단지 직렬로만 판독되게 한다. 출력 메모리(34)의 2부분은 각각 메인부분(341) 및 헤더 부분(342)으로 분할되고, 제어 데이타 부분은 여기서는 필요치 않다. 메인 부분(341)은 정보 피일드 및 각 패킷의 출력 헤더를 포함하는 반면에, 헤더 부분(342)은 내부 헤더를 포함한다. 판독 동안에는 헤더 부분(342)이 스킵된다.
마지막으로, 비동기식 스위칭 소자(24)의 바람직한 실시예에 대해 설명한다.
제10도에서 도시된 바와 같이, 비동기식 스위칭 소자(24)는 입력라인당 패킷 입력 유니트(241), 출력라인당 패킷 출력 유니트(242), 패킷 메모리 할당 유니트(243), 패킷 메모리(246), 버스 제어 유니트(244), 및 버스(245)를 포함한다.
패킷 입력 유니트(241)는 유효 ATM 셀을 인지하여, 패킷 메모리 할당 유니트(243)에 의한 패킷 메모리내의 위치 설정을 버스(245)를 통해 할당되게 한다. 그 패킷 출력 유니트(342)는 패킷 메모리(243)로부터의 패킷을 판독하여 관련된 멀티플렉서(25)로 보낸다.
제14도에는 버스 제어 유니트(244)가 예시되어 있다. 그것은 본래 모듈식 N 카운터인데, 여기서 N은 패킷 입력 유니트(241) 및 패킷 출력 유니트(242)의 개수이다. 이 카운터는 패킷 입력 제어 버스(2451) 및 패킷 출력 제어 버스(2452)를 통해 그것의 카운트를 행하는데, 상기 2개의 버스는 물리적으로 동일한 것을 수도 있다.
패킷 메모리 할당 유니트(243) 및 패킷 메모리(246)가 제13도에 도시되어 있다. 이 패킷 메모리 할당 유니트(243)는 스택 판독제어부(2431), 패킷 스택(2432) 및 스택 기록제어부(2433)로 구성된다. 패킷 입력 유니트(241)로부터의 데이타는 기록 어드레스 버스(2457) 및 기록 데이타 버스(2459)를 거쳐 패킷 메모리(246)내에 기록될 수 있고, 또 패킷 출력 유니트(242)로부터의 데이타는 판독 어드레스 버스(2458) 및 판독 데이타 버스(24510)를 거쳐 판독될 수 있다. 스택 판독제어부(2431)는 패킷 표시기라인(2455)에 대한 위치 설정 요구를 인지해서, 패킷 스택(2432)으로 하여금 패킷 입력 유니트(241)의 메모리 어드레스 버스(2453)에 자유 메모리 어드레스를 전송케한다. 또, 스택 기록제어부(2433)는 복귀라인(2456)상의 자유 위치 설정의 복귀를 인지해서, 패킷 스택(2432)으로 하여금 메모리 어드레스 복귀 버스(2454)를 통해 어드레스를 분류케한다.
상기 패킷 입력 유니트(241)가 제11도에 예시되어 있는데, 이것은 입력 유니트(2411), 패킷 필터(2412), 헤더 상호 교환 유니트(2413), 데이타 래치(2414), 제어기(2415), 포트 래치(2416), 메모리/어드레스 메모리(2417), 카운터(2418) 및 디코더(2419)로 구성된다. 입력 유니트(2411)는 입력 옥텟을 인지해서 이것을 카운터(2418)에 알린다. 첫번째 수신된 옥텟에 있어서, 패킷 필터(2412)는 입력 패킷을 인지해서(PV 프래그에 의해), 메모리 할당 유니트(243)에서의 자유 위치 설정을 패킷 표시기라인(2455)을 통해 요구한다. 카운터(2418)는 완전한 헤더의 수신을 제어기(2455)에 알린다. 이어서, 제어기(2415)는 헤더 상호 교환 유니트로 하여금 헤더를 주기적으로 상호 변경됨과 함께 아울러 이러한 단에 대한 유효 헤더를 포트 래치(2416)내에 기록되게 한다. 데이타 래치(2414)에는 데이타가 기록된다. 또, 디코더(2419)는 패킷 입력 제어 버스(2451)를 통해 버스 사이클을 인지하여, 이것을 제어기(2415)에 알린다. 후자는 데이타 래치(2414)로 하여금 기록 데이타 버스(2459)를 통해 데이타를 전송케함과 아울러 메모리/어드레스 버스(2457)를 통해 메모리 어드레스를 전송케한다. 최종 옥텟의 전송 동안에는 제어기(2415)가 포트 래치(2416)로 하여금 포트 버스(24511)를 통해 출력 포트의 어드레스를 전송케 한다.
패킷 출력 유니트(242)중 하나가 제12도에 예시되어 있다. 그것은 패킷 출력시간 슬롯 제어기(2421), 패킷 출력 디코더(2426), 서브 패킷 카운터(2422), 패킷 카운터(2423), 기술로직(2424), 패킷 대기행열(2425)(queue), 영역 어드레스 메모리(2427), 영역 어드레스 복귀 메모리(2428) 및 출력 데이타 래치(2429)로 이루어진다. 패킷 출력 유니트(242)는 다음과 같은 2가지 기능, 즉 패킷 대기행열의 관리 기능 및 패킷 메모리(246)로부터의 패킷의 판독 기능을 갖는다. 패킷 출력 디코더(2426)는 포트 버스(24511)를 통해 유니트자체의 어드레스를 인지한다. 이어서, 상기 패킷 출력 디코더(2426)는 패킷 개시 어드레스가 패킷 대기행열(2425)내에 기록되게 한다. 패킷이 판독되었을 경우, 공백으로된 메모리 영역의 위치 설정 개사 어드레스가 영역 어드레스 복귀 메모리(2428)를 통해 메모리 어드레스 복귀 버스(2454)상에 배치되고, 이것은 패킷 출력시간 슬롯 제어기(2421)의 제어하에 복귀라인(2456)상에 알려진다.
패킷의 판독은 패킷 출력시간 슬롯 제어기(2421)에 의해 제어, 서브 패킷 카운터(2422)를 클럭시킨다. 후자의 오버 플로우는 패킷 카운터(2423)를 클럭시킨다. 패킷 대기행열(2425)로부터의 개시 어드레스에 따라서, 서브 패킷 카운터(2422)가 판독 어드레스를 형성하는데, 이는 판독 어드레스 버스(2458)상에 배치된다. 또, 그 패킷 데이타는 판독 데이타 버스(24510)를 통해 출력 데이타 래치(2429)내에 기록된다.

Claims (9)

  1. 균일한 길이의 패킷들(셀들)로 분할된 제1유형의 메시지들(동기식 전송 모드 STM) 및 균일한 길이의 패킷들(셀들)로 분할된 제2유형의 메시지들(비동기식 전송 모드 ATM)을 다단 교환망(multi-stage switching network)에서 교환하는 방법으로서, 상기 제1유형의 메시지들이 패킷들(STM 셀들)로 분할되어, 주기적인 프레임내에서 적어도 하나의 시간 간격이 상기 제1유형의 각각의 메시지로 이용되도록 하고, 상기 제1유형의 메시지들은 동기식 시분할 다중화를 이용하여 교환(switching)되도록 하는 메시지 교환 방법에 있어서, 교환 이전에 모든 패킷들(CS1,CS2,PS1,PS2,PS3,LP,DP)을 동이한 길이의 다수이 서브 패킷(즉, 40)으로 분할하는 단계와 ; 프레임을 복수의 부프레임으로 분할하기 위해 서브 패킷을 적시에 재분류하는 단계와 ; 부프레임내의 서브 패킷의 수를 한 프레임내의 패킷의 수(예 : 70)와 동일하게 하는 단계와 ; 교환 이후에 동일 패킷에 속하는 서브 패킷들을 재결합하는 단계를 포함한 것을 특징으로 하는 메시지 교환 방법.
  2. 제1항에 있어서, 상기 제1유형의 메시지(CS1,CS2)에 속하는 상기 서브 패킷들은 각각의 부프레임내의 동일한 위치를 프레임내의 전체 패킷(제1도 참조)으로서 점유하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 제2유형의 메시지(PS1,PS3,PS3)에 속하는 상기 서브 패킷들은 상기 제1유형의 메시지들(CS1,CS2 ; 제2도 참조)에 속하는 서브 패킷들에 의해서는 점유되지 않는 부프레임들의 위치내에 그 본래의 순서대로 분류되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 메시지 내용(LP)을 전혀 갖지 않는 상기 프레임내의 시간 간격 및 제어 정보(DP)는 제2유형의 메시지들(PS1,PS2,PS3)에 속하는 패킷들과 동일하게 처리되는 것을 특징으로 하는 방법.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 교환망의 각각의 단에서, 제1유형의 메시지들에 속하는 각각의 서브 패킷들이 동기식 시분할 다중화를 이용하여 입력 부프레임의 위치에서 출력 부프레임의 위치로 변환되는 것을 특징으로 하는 방법.
  6. 제3항 또는 제4항에 있어서, 상기 교환망의 각 단에서, 상기 제1유형의 메시지들에 속하는 각각의 서브 패킷들이 동기식 시분할 다중화를 이용하여 입력 부프레임의 위치에서 출력 부프레임의 위치로 변환되고, 또 상기 교환망의 각 단에서, 제2유형의 한 메시지의 한 패킷에 속하는 서브 패킷들은 먼저 하나의 패킷으로 결합된 다음 다시 서브 패킷들로 분할되어, 제1유형의 메시지들에 속하는 서브 패킷에 의해서는 점유되지 않는 연속 출력 부프레임들의 위치로 분류되는 것을 특징으로 하는 방법.
  7. 균일한 길이의 패킷들(셀들)로 분할되어 주기적인 프레임들에 내자되는 제1 및 제2유형의 메시지들을 교환하기 위한 것이며 다단 교환망을 갖는 교환설비에 있어서, 상기 교환망에 연결되는 각각의 라인(41)에 구성되어, 모든 패킷들(CS1,CS2,PS1,PS2,PS3,LP,DP)을 동일한 길이의 다수의 서브 패킷들로 분할하고, 상기 프레임이 다수의 부프레임들로 분할됨과 아울러 부프레임내의 패킷들의 수가 프레임내의 패킷들의 수와 같아지게 하는 방식으로 상기 서브 패킷들을 적시에 재분류하는 입력분류기(10)와, 출력측에 연결되는 각각의 라인(43)에 구성되어, 동일 패킷에 속하는 서브 패킷들을 재결합하는 출력분류기(30)를 포함하는 것을 특징으로 하는 교환 설비.
  8. 제7항에 있어서, 상기 입력분류기(10)는 입력 메모리(15)와 기록 및 판독제어부(17,18)를 구비하는데, 상기 기록 및 판독제어부(17,18)의 제어에 따라 상기 프레임이 부프레임들로 분할되도록 입력 메모리(15)내에 정보가 기록되고 또 그 입력 메모리(15)로부터 정보가 판독되는 것을 특징으로 하는 교환 설비.
  9. 제7항에 있어서, 상기 출력분류기(30)는 출력 메모리(34)와 기록 및 판독제어부(37,38)를 구비하는데, 상기 기록 및 판독제어부(37,38)의 제어에 따라 부프레임들이 프레임에 결합되도록 출력 메모리(34)내에 정보가 기록되고 또 그 출력 메모리(34)로부터 정보가 판독되는 것을 특징으로 하는 교환 설비.
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