KR101085644B1 - 동기화 이더넷을 위한 시스템 및 시스템 계층 구성 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 동기화 이더넷에 관한 것으로 특히 동기화 이더넷을 위한 시스템 계층을 구성하는 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 동기화 이더넷을 구현함에 있어 상용의 물리 계층 장치와 MAC 장치를 그대로 이용하여 동기화 이더넷을 구현하는 동기화 이더넷 계층 구성 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 동기화 이더넷을 위한 시스템 계층 구성 방법에 있어서, 하드웨어와 직접 관련되어 이더넷 프레임의 입출력을 담당하는 PHY 계층을 제공하는 과정과, 상기 PHY 계층과 데이터 링크 계층 사이를 연결하기 위한 xMII(x Media Independent Interface) 계층을 제공하는 과정과, 동기 프레임에 대한 처리를 위한 동기 프레임 처리부 및 비동기 프레임에 대한 처리를 위한 비동기 프레임 처리부를 포함하는 상기 데이터 링크 계층을 제공하는 과정으로 구성되며, 상기 동기 프레임과 상기 비동기 프레임을 하나의 슈퍼 프레임으로 구성하여 상기 PHY 계층을 통해 전송하고, 전송된 슈퍼 프레임을 상기 동기 프레임과 상기 비동기 프레임으로 파싱하여 상기 데이터 링크 계층으로 전달하기 위한 파서/MUX 부를 상기 xMII 계층에 포함함.
4. 발명의 중요한 용도
본 발명은 동기화 이더넷 등에 이용됨.
동기화 이더넷, 계층 구조

Description

동기화 이더넷을 위한 시스템 및 시스템 계층 구성 방법{SYSTEM AND SYSTEM LAYER DESIGN METHOD FOR SYNCHRONOUS ETHERNET}
도 1 은 종래의 IEEE 802.3에 따른 이더넷의 계층 구조에 관한 일실시예 구조도.
도 2 는 본 발명이 적용되는 동기화 이더넷에서의 전송 사이클의 구조에 대한 일실시예 구조도.
도 3 은 본 발명에 따른 동기화 이더넷 계층 구조의 제 1 실시예를 도시한 예시도.
도 4 는 본 발명에 따른 동기화 이더넷 계층 구조에 있어서, 동기 프레임을 처리하는 데이터 링크 계층의 구성인 동기 프레임 처리부에 대한 상세 구조도.
도 5 는 본 발명이 적용되는 동기화 이더넷에서의 서브 동기 프레임의 일실시예 구성도.
도 6 은 본 발명에 따른 동기화 이더넷 계층 구조의 제 2 실시예를 도시한 예시도.
본 발명은 동기화 이더넷에 관한 것으로 특히 동기화 이더넷을 위한 시스템 계층을 구성하는 방법에 관한 것이다.
이더넷(Ethernet)은 가장 광범위하게 설치된 근거리통신망 기술이다. 이제는 IEEE(Institute of Electrical and Electronics Engineers) 802.3에 표준으로 정의되어있지만, 이더넷은 원래 제록스에 의해 개발되었으며, 제록스와 DEC 그리고 인텔 등에 의해 발전되었다.
종래의 이더넷은 IEEE 802.3에서 규정된 CSMA/CD(Carrier Sense Multiple Access/Collision Detect) 프로토콜을 이용하여 경쟁적으로 액세스하기 때문에, IFG(Inter Frame Gap) 간격을 유지하면서 상위 계층의 서비스 프레임을 이더넷 프레임으로 생성하여 전송한다. 이때, 상위 서비스 프레임의 종류에 상관없이 발생 순서대로 전송을 한다. 즉, 이더넷은 서로 다른 여러 단말 사이에 또는 여러 사용자 사이에 데이터를 전송하고자 할 때 가장 보편적으로 익숙하게 접할 수 있는 기술 중 하나다.
도 1 은 종래의 IEEE 802.3에 따른 이더넷의 계층 구조에 관한 일실시예 구조도이다.
도 1에 도시된 바와 같은 계층화 기준(Layering Baseline)에 따르면, OSI 계층 구조의 최하위 계층으로 하드웨어와 직접 관련되어 이더넷 프레임의 입출력을 담당하는 PHY 계층(11)과, 상위 계층(15-1 내지 15-3)으로부터의 패킷을 이더넷 프 레임화하여 PHY 계층(11)으로 전달하고 PHY 계층(11)으로부터 전달되는 이더넷 프레임을 패킷화하여 상위 계층으로 전달하기 위한 MAC 계층(13) 및 수신된 이더넷 프레임을 분석하여 이더넷 프레임에 포함되어 있는 정보를 근거로 중계 여부를 결정하며 중계가 결정된 경우 해당 목적지로 이더넷 프레임을 전송하는 브리징 계층(14)을 포함하는 데이터 링크 계층이 있고, PHY 계층(11)과 데이터 링크 계층(13, 14) 사이를 연결하기 위해서 802.3 MAC-PLS(Physical Layer Signaling) 인터페이스 계층인 xMII(x Media Independent Interface) 계층(12)이 존재한다.
이러한 이더넷은 모든 이더넷 프레임에 대해 동일한 우선권을 부여하고 경쟁을 통해 전송하는 CSMA/CD 방식의 전송을 하기 때문에 전송 시간 지연에 민감한 동영상이나 음성전달에 적합하지 않은 기술로 알려져 있다. 그러나 최근에는 기존의 이더넷을 이용하여 영상/음성과 같은 동기화 데이터(Synchronous data)를 전송하고자 하는 기술이 활발하게 논의 되어지고 있는데, 이와 같이 논의되고 있는 동기화 데이터의 전송을 위한 이더넷을 동기화 이더넷(Synchronous Ethernet)이라 한다.
즉, 동기화 이더넷을 동기화 프레임과 비동기화 프레임에 대한 우선권을 가지고 전송을 수행하는 것으로 도 1에서와 같은 통상의 이더넷 계층 구조로는 그 이와 같은 동기화 이더넷을 처리하는 것이 어렵기 때문에 이와 같은 새로운 동기화 이더넷에 적합한 새로운 계층 구조를 제공하는 것이 필요하게 되었다.
한편, 기존의 이더넷에 있어서도 멀티미디어 데이터 등 우선순위를 가져야 하는 데이터에 대해 COS(Classification of Service)를 갖도록 하여 지연을 줄이고자 하는 방법으로 IEEE 802.3p의 기술이 제안되어 있다. 그러나 제안된 IEEE 802.3p 기술은 기존의 IEEE 802.3의 이더넷 기술에 비해 멀티미디어 등의 전송 시 우선 순위를 두어 어느 정도의 개선효과를 볼 수 있으나, 동기화 이더넷에서 제안하는 슬롯을 각각 할당하여 전송하는 슬롯 예약 방식과 비교하여 경쟁력을 갖기 위해서는 각 데이터의 대역을 요구하고 할당하는 절차가 필요하나 이러한 절차가 현재 존재하지 않는 실정이다. 또한 각 데이터의 대역을 요구하고 할당하는 절차가 없기 때문에 대역 할당을 관리하는 대역폭 관리자(Bandwidth manager)가 필요하며 이와 같은 대역폭 관리를 위해 지터 버퍼(jitter buffer)의 크기가 자연히 증가하게 되는 문제점을 가진다.
따라서 현재 이미 제안되어 있는 IEEE 802.3p 방법은 동기화 이더넷에 따른 방법과는 차이가 있어서 그 계층 구조를 사용하기 힘든 실정이다. 따라서 동기화 이더넷 처리를 위한 새로운 계층 구조에 대한 연구가 필요한 상황이다.
더불어서, 새로운 계층 구조가 제안되더라도 기존의 IEEE 802.3 의 구조를 최대한 반영함으로써 기존의 장비에 대하여 큰 수정없이 동기화 이더넷을 지원할 수 있도록 하는 동기화 이더넷 처리를 위한 계층 구조의 연구가 필요하다.
본 발명은, 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 동기화 이더넷을 구현함에 있어 상용의 물리 계층 장치와 MAC 장치를 그대로 이용하여 동기화 이더넷을 구현하는 동기화 이더넷 계층 구성 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 동기화 이더넷을 위한 시스템 계층 구성 방법에 있어서, 하드웨어와 직접 관련되어 이더넷 프레임의 입출력을 담당하는 PHY 계층을 제공하는 과정과, 상기 PHY 계층과 데이터 링크 계층 사이를 연결하기 위한 xMII(x Media Independent Interface) 계층을 제공하는 과정과, 동기 프레임에 대한 처리를 위한 동기 프레임 처리부 및 비동기 프레임에 대한 처리를 위한 비동기 프레임 처리부를 포함하는 상기 데이터 링크 계층을 제공하는 과정으로 구성되며, 상기 동기 프레임과 상기 비동기 프레임을 하나의 슈퍼 프레임으로 구성하여 상기 PHY 계층을 통해 전송하고, 전송된 슈퍼 프레임을 상기 동기 프레임과 상기 비동기 프레임으로 파싱하여 상기 데이터 링크 계층으로 전달하기 위한 파서/MUX 부를 상기 xMII 계층에 포함하는 것을 특징으로 한다.
또한, 본 발명은, 동기화 이더넷을 위한 시스템 계층 구성 방법에 있어서, 하드웨어와 직접 관련되어 이더넷 프레임의 입출력을 담당하는 PHY 계층을 제공하는 과정과, 상기 PHY 계층과 데이터 링크 계층 사이를 연결하기 위한 xMII(x Media Independent Interface) 계층을 제공하는 과정과, 상위 계층으로부터의 패킷을 이더넷 프레임화하여 상기 PHY 계층으로 전달하고 상기 PHY 계층으로부터 전달되는 이더넷 프레임을 패킷화하여 상기 상위 계층으로 전달하기 위한 MAC 계층을 제공하는 과정과, 수신된 이더넷 패킷을 분석하여 상기 이더넷 패킷에 포함되어 있는 정보를 근거로 중계 여부를 결정하며 중계가 결정된 경우 해당 목적지로 이더넷 패킷을 전송하는 브리징 계층을 제공하는 과정과, 상기 이더넷 패킷 중 동기 패킷에 대 한 처리를 위한 동기 프레임 처리부를 제공하는 과정을 포함하며,
상기 동기 패킷과 상기 비동기 패킷을 하나의 슈퍼 패킷으로 구성하여 상기 MAC 계층을 통해 전송하고, 상기 MAC 계층에서 전송된 슈퍼 패킷을 상기 동기 패킷과 상기 비동기 패킷으로 파싱하여 상기 브리징 계층으로 전달하기 위한 파서/MUX 계층을 상기 MAC 계층과 상기 브리징 계층 사이에 포함하도록 제공하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
정보통신은 기술이 발전됨에 따라 데이터와 음성 그리고 영상이 통합된 형태로 발전해 가고 있다. 이로 인해 방송과 통신 및 영상 산업간의 경계가 없어지고 하나의 통합된 형태로 발전되어 갈 것이다. 특히 방송의 디지털화는 이 현상을 더욱 급격히 도래시킬 것이다.
도 2 는 본 발명이 적용되는 동기화 이더넷에서의 전송 사이클의 구조에 대한 일실시예 구조도이다.
도 2에 도시된 바와 같이, 본 발명이 적용되는 동기화 이더넷에서는 데이터 전송을 위한 전송 사이클을 125usec 단위의 1 사이클(20)로 구성하며, 각각의 사이 클에는 비동기화 데이터의 전송을 위한 비동기(Async) 프레임 구간(210) 및 동기화 데이터의 전송을 위한 동기(Sync) 프레임 구간(200)을 포함한다.
좀 더 상세히 살펴보면, 동기화 데이터의 전송을 위한 동기 프레임 구간(200)은 전송 사이클에서 가장 우선권을 가진 부분으로 현재 논의 중인 안에 따르면 각각 738 바이트로 구성된 서브 동기 프레임들(201, 202, 203)이 포함된다(물론 논의 중이 안은 변동이 가능하다).
그리고, 비동기 데이터의 전송을 위한 비동기 프레임 구간(210)은 해당 영역에 가변적인 크기를 가지는 서브 비동기 프레임들(211, 212, 213)이 포함된다.
이와 같이 일정한 사이클을 갖는 수퍼 프레임(Super Frame)안에서 동기 프레임 구간과 비동기 프레임 구간을 나누어, 전송하고자 하는 멀티미디어 데이터 등의 정보를 슬롯(slot) 예약을 통해 QoS(Quality of Service)를 보장하여 지연없이 전송 가능하며, 기존의 IEEE 802.3 과의 호환성을 유지할 수 있도록 하는 계층 구조를 갖도록 하는 동기화 이더넷 계층 구조를 도 3 과 도 6 을 통해 도시한다.
우선 도 3 을 통해 본 발명에 따른 동기화 이더넷 계층 구조의 제 1 실시예를 살펴보면 다음과 같다.
도 3에 도시된 바에 따르면, 본 발명에 따른 동기화 이더넷 계층 구조의 제 1 실시예는 OSI 계층 구조의 최하위 계층으로 하드웨어와 직접 관련되어 이더넷 프레임의 입출력을 담당하는 PHY 계층(31), PHY 계층(31)과 데이터 링크 계층 사이를 연결하기 위한 802.3 MAC-PLS(Physical Layer Signaling) 인터페이스 계층인 xMII(x Media Independent Interface) 계층(32), 동기 프레임에 대한 MAC 계층 이 상의 처리를 위한 동기 프레임 처리부(36) 및 비동기 프레임에 대한 MAC 계층 이상의 처리를 위한 비동기 프레임 처리부(33, 34)를 포함하여 구성되며, 비동기 프레임 처리부(33, 34)는 기존의 계층 구조와 같이 상위 계층(35)으로부터의 패킷을 이더넷 프레임화하여 PHY 계층(31)으로 전달하고 PHY 계층(31)으로부터 전달되는 이더넷 프레임을 패킷화하여 상위 계층(35)으로 전달하기 위한 MAC 계층(33)과 수신된 이더넷 프레임을 분석하여 이더넷 프레임에 포함되어 있는 정보를 근거로 중계 여부를 결정하며 중계가 결정된 경우 해당 목적지로 이더넷 프레임을 전송하는 브리징 계층(34)을 포함한다.
특히, 본 발명에서는 xMII 계층(32)에 동기화 이더넷 프레임을 각각의 서브 동기 프레임과 서브 비동기 프레임으로 나누어 각각의 성격에 따라 상위 계층(33, 35)으로 전달하는 파서(321) 및 동기 프레임 처리부(36)와 비동기 프레임 처리부(33, 34)로부터 전달받은 서브 동기 프레임들과 서브 비동기 프레임들을 하나의 사이클로 다중화하는 MUX(322)를 포함한다.
여기서 동기 프레임 처리부(36)는 도 4에서 좀 더 상세히 도시하고 있다.
도 4 는 본 발명에 따른 동기화 이더넷 계층 구조에 있어서, 동기 프레임을 처리하는 데이터 링크 계층의 구성인 동기 프레임 처리부에 대한 상세 구조도이다.
도 4에 도시된 바에 따르면, 동기 프레임 처리부(36)는 멀티미디어 정보를 처리하는 상위 계층과 연결되어 입출력시의 연속성을 위한 버퍼링 동작을 수행하는 동기 버퍼(44), 동기 버퍼(44)와 연결되어 상위 계층으로부터/으로의 경로를 제공하는 슬롯 라우팅 처리부(41), 슬롯 라우팅 처리부(41)를 통해 상위 계층으로부터 전달된 동기 데이터에 대해 동기 헤더(Sync Header)를 생성하여 하위 계층(예컨데, MUX 등)으로 전달하는 동기 프레임-프레임부(43) 및 하위 계층(예컨데, 파서 등)으로부터 전달된 서브 동기 프레임에 대해 동기 헤더를 삭제하여 슬롯 라우팅 처리부(41)를 통해 동기 버퍼(44)로 전달하는 동기 프레임-역프레임부(42)를 포함한다.
본 발명의 실시예에 있어서, 동기 프레임-프레임부(43), 동기 프레임-역프레임부(42) 및 슬롯 라우팅 처리부(44)는 소프트웨어적으로 구성하는 것이 가능하다.
이상의 도 3 과 도 4 를 통해 본 발명에 따른 동기화 이더넷을 위한 계층 구조의 동작에 대해 설명하면 다음과 같다.
우선, 도 3 에서 하향 신호(즉 상위 계층에서 하위 계층으로의 신호)에 대해 먼저 살펴보면, ASI 등의 인터페이스를 가지는 방송 데이터와 같은 멀티미디어 데이터(즉 동기 패킷)가 입력되면 이를 해당 인터페이스를 통해 데이터를 수신하여 동기 프레임 처리부(36)의 동기 버퍼(44)에 저장한다. 그리고 동기 버퍼(44)에 저장된 데이터에 대해 슬롯 라우팅 처리부(41)를 통해 페이로드에 슬롯을 할당하여 동기 프레임-프레임부(43)로 전달하고, 동기 프레임-프레임부(43)는 동기 헤더를 만들어 서브 동기 프레임을 구성한다. 여기서, 동기 헤더에는 서브 동기 프레임에 대한 카운트를 위한 프레임 카운터, 전송을 위한 전송 사이클에 대한 카운트를 위한 사이클 카운터 정보와 함께, 슬롯 라우팅 처리부(41)를 통해 생성된 슬롯 할당을 위한 슬롯 라우팅 정보와 슬롯 예약 정보(slot reservation)들이 포함된다.
그리고 동기 프레임 처리부(36)에서 구성된 서브 동기 프레임은 xMII 계층(32)의 MUX(322)로 전달되어 비동기 프레임 처리부(33, 34)를 통해 전달된 서브 비 동기 프레임과 같이 하나의 전송 사이클의 동기화 이더넷 프레임을 구성하여 PHY 계층(31)을 통해 다른 기기로 전달된다. 여기서, 브리징 계층(34)과 MAC 계층(33)으로 구성된 비동기 프레임 처리부(33, 34)는 통상의 IEEE 802.3 의 데이터 링크 계층의 동작을 수행한다.
한편, 상향 신호의 경우는 전달된 동기화 이더넷 프레임을 PHY 계층(31)을 통해 전달받아 xMII 계층(32)의 파서(321)를 통해 동기 프레임 영역과 비동기 프레임 영역을 나누고 동기 프레임 영역의 경우는 동기 프레임 처리부(36)로 비동기 프레임 영역의 경우는 비동기 프레임 처리부(33, 34)로 전달한다. 여기서, 비동기 프레임 처리부(33, 34)는 브리징 계층(34)과 MAC 계층(33)으로 구성되어 통상의 IEEE 802.3 의 데이터 링크 계층의 동작을 수행한다.
그리고 동기 프레임 처리부(36)로 전달된 동기 프레임 영역의 서브 동기 프레임은 소프트웨어로 구성된 동기 프레임-역프레임부(42)로 전달되어 동기 헤더에 포함된 멀티미디어 데이터를 추출한 후, 슬롯 라우팅 처리부(41)를 통해 페이로드의 슬롯에 대한 정보를 통해 라우팅 경로를 결정하고 동기 버퍼(44)를 통해 QoS를 보장하여 상위의 멀티미디어 데이터를 처리하기 위한 계층으로 전달한다.
도 5 는 본 발명이 적용되는 동기화 이더넷에서의 서브 동기 프레임의 일실시예 구성도이다.
도 5를 참조하면, 본 발명이 적용되는 동기화 이더넷에서의 서브 동기 프레임은 22바이트로 구성되어 통상의 이더넷 헤더 정보를 포함하는 이더넷 헤더 필드(51), 동기 프레임에 대한 카운트를 위한 프레임 카운터, 전송할 사이클에 대한 카 운트를 위한 사이클 카운터 정보와 함께 슬롯 할당을 위한 슬롯 라우팅 정보와 슬롯 예약 정보(slot reservation)를 포함하는 동기 헤더(52), 헤더의 에러를 검출하기 위한 HCS(Header Check Sequence) 필드(53), 전송하고자 하는 멀티미디어 데이터를 담기 위한 페이로드인 동기 데이터 슬롯 필드(54) 및 4바이트로 구성되어 전송 에러 검출을 위한 FCS(Frame Check Sequence)(55)를 포함한다.
이상의 도 3 내지 도 5 를 통한 본 발명의 제 1 실시예에 있어서, xMII 계층(32)의 MUX(322)에서는 상위 계층(36, 33)으로부터 서브 동기 프레임과 서브 비동기 프레임을 수신하여 125us 주기를 가지는 1 사이클의 동기화 이더넷 프레임인 슈퍼 프레임을 생성한다. 이를 위해서 125us마다 슈퍼 프레임의 시작을 알리는 신호를 슈퍼 프레임의 최초 서브 동기 프레임에 삽입한다.
또한, 슈퍼 프레임 내에 포함된 서브 동기 프레임들과 서브 비동기 프레임들을 각각 구분하기 위해, 이를 구분하기 위하여 동기 프레임임을 표시하기 위한 정보를 각각의 서브 동기 프레임들에 포함시킨다. 또한, 슈퍼 프레임 내에 포함된 서브 동기 프레임들과 서브 비동기 프레임들을 각각 구분하기 위해, 이를 구분하기 위하여 동기 프레임임을 표시하기 위한 정보를 각각의 서브 동기 프레임들과 서브 비동기 프레임들에 모두 포함시킬 수도 있다.
또한, 서브 비동기 프레임의 경우, 슈퍼 프레임 내에서 효율적으로 처리되어 125us의 주기에 지터(jitter)가 발생하여 흔들리는 일이 없도록 하기위해서 비동기 서브 프레임을 홀드(Hold)하거나 분할(segmentation)하여 처리해야 하며 이러한 처리를 위해서는 비동기 프레임 영역의 길이 정보를 관리해 주어야 한다.
한편, 이상의 도 3 내지 도 5 를 통한 본 발명의 제 1 실시예에 있어서, xMII 계층(32)의 파서(321)에서는 PHY 계층(31)으로부터 1사이클의 동기화 이더넷 프레임인 슈퍼 프레임을 수신하여 125us마다 주기적으로 슈퍼 프레임의 시작을 알리는 신호를 찾아 동기화를 실시한다. 그리고, 각각의 서브 프레임들이 서브 동기 프레임인지 서브 비동기 프레임인지를 구분하는 신호를 찾아 각각의 구분에 따라 파싱(parsing)한다.
그리고 서브 비동기 프레임이 파싱되어 분리되면 MAC 계층(33)으로 전달하는데, 이 경우 송신측에서 125us 주기의 지터(jitter)가 발생하여 흔들리는 일이 없도록 하기위해서 비동기 서브 프레임을 홀드(Hold)하거나 분할(segmentation)하여 전송한 경우에는 이를 역으로 재처리하여 전달한다.
이상에서 비동기 서브 프레임에 대한 홀드(Hold)하거나 분할(segmentation)에 관해서는 본 발명의 영역을 벗어나는 것으로 상세히 논하지 않는다.
도 6 은 본 발명에 따른 동기화 이더넷 계층 구조의 제 2 실시예를 도시한 예시도이다.
도 6에 도시된 바에 따르면, 본 발명에 따른 동기화 이더넷 계층 구조의 제 2 실시예는 OSI 계층 구조의 최하위 계층으로 하드웨어와 직접 관련되어 이더넷 프레임의 입출력을 담당하는 PHY 계층(61), PHY 계층(61)과 데이터 링크 계층 사이를 연결하기 위한 802.3 MAC-PLS(Physical Layer Signaling) 인터페이스 계층인 xMII(x Media Independent Interface) 계층(62), 상위 계층(66, 67)으로부터의 패킷을 이더넷 프레임화하여 PHY 계층(61)으로 전달하고 PHY 계층(61)으로부터 전달 되는 이더넷 프레임을 패킷화하여 상위 계층(66, 67)으로 전달하기 위한 MAC 계층(63), 수신된 이더넷 패킷을 분석하여 이더넷 패킷에 포함되어 있는 정보를 근거로 중계 여부를 결정하며 중계가 결정된 경우 해당 목적지로 이더넷 패킷을 전송하는 브리징 계층(65), 동기 패킷에 대한 MAC 계층 이상의 처리를 위한 동기 프레임 처리부(67) 및 MAC 계층(63)과 브리징 계층(65) 사이에 존재하며 동기 패킷과 비동기 패킷을 하나의 슈퍼 패킷으로 구성하여 MAC 계층을 통해 전송하고, MAC 계층에서 전송된 슈퍼 패킷을 동기 패킷과 비동기 패킷으로 파싱하여 브리징 계층으로 전달하기 위한 파서/MUX 계층(64)을 포함한다.
본 발명에 따른 동기화 이더넷 계층 구조의 제 2 실시예에서는 앞서의 제 1 실시예와 달리, xMII 계층(62)에 파서(641)과 MUX(642)를 구비하지 않고 데이터 링크 계층의 상위에 존재시킨다. 이 경우에는 PHY 계층에 존재하는 제 1 실시예와는 달리 125us의 슈퍼 프레임을 위한 슈퍼 프레임의 시작을 알리는 정보와 슈퍼 프레임 내의 서브 동기 패킷과 서브 비동기 패킷을 구분하기 위한 정보를 이더넷 헤더에 포함시킴으로써 MAC 계층(63)의 처리를 통해 얻어지는 정보에서 파싱이 가능하게 되고, MAC 계층(63)에서의 이더넷 프레임 생성 전에 상기의 정보를 저장하게 된다. 좀 더 상세히 예시하면, 125us의 슈퍼 프레임을 위한 슈퍼 프레임의 시작을 알리는 정보와 슈퍼 프레임 내의 서브 동기 패킷과 서브 비동기 패킷을 구분하기 위한 정보를 서브 동기 프레임을 생성하기 위한 서브 동기 패킷의 "TYPE" 영역에 저장하여 처리하는 것이다.
우선, 도 6 에서 하향 신호(즉 상위 계층에서 하위 계층으로의 신호)에 대해 먼저 살펴보면, ASI 등의 인터페이스를 가지는 방송 데이터와 같은 멀티미디어 데이터(즉 동기 패킷)가 입력되면 이를 해당 인터페이스를 통해 데이터를 수신하여 동기 프레임 처리부(67)의 동기 버퍼(44)에 저장한다. 그리고 동기 버퍼(44)에 저장된 데이터에 대해 슬롯 라우팅 처리부(41)를 통해 페이로드에 슬롯을 할당하여 동기 프레임-프레임부(43)로 전달하고, 동기 프레임-프레임부(43)는 동기 헤더를 만들어 서브 동기 프레임을 구성한다. 여기서, 동기 헤더에는 서브 동기 프레임에 대한 카운트를 위한 프레임 카운터, 전송을 위한 전송 사이클에 대한 카운트를 위한 사이클 카운터 정보와 함께, 슬롯 라우팅 처리부(41)를 통해 생성된 슬롯 할당을 위한 슬롯 라우팅 정보와 슬롯 예약 정보(slot reservation)들이 포함된다.
그리고 동기 프레임 처리부(67)에서 구성된 서브 동기 프레임과 MAC 클라이언트(66)로부터의 비동기 프레임은 브리징 계층(65)을 통해 파서/MUX 계층(64)으로 전달되고, 파서/MUX 계층(64)의 MUX(642)에서 하나의 전송 사이클의 동기화 이더넷 패킷을 구성하여 MAC 계층(63)을 통해 프레임을 구성하여 다른 기기로 전달된다.
한편, 상향 신호의 경우는 전달된 동기화 이더넷 프레임을 PHY 계층(61)을 통해 전달받아 MAC 계층(63)을 통해 이더넷 헤더를 추출하여 이를 파서/MUX 계층(64)의 파서(641)로 전달하여 파싱하고, 이를 브리징 계층(65)을 통해 동기프레임 처리부(67) 및 MAC 클라이언트(66)로 전달한다.
도 6 에 도시된 바와 같은 본 발명에 따른 동기화 이더넷 계층 구조의 제 2 실시예와 같은 계층 구조를 통해 상기의 설명과는 다른 방식의 처리를 하느 제 3 실시예를 포함시킬 수 있다.
즉, 본 발명에 따른 동기화 이더넷 계층 구조의 제 3 실시예는 OSI 계층 구조의 최하위 계층으로 하드웨어와 직접 관련되어 이더넷 프레임의 입출력을 담당하는 PHY 계층(61), PHY 계층(61)과 데이터 링크 계층 사이를 연결하기 위한 802.3 MAC-PLS(Physical Layer Signaling) 인터페이스 계층인 xMII(x Media Independent Interface) 계층(62), 상위 계층(66, 67)으로부터의 패킷을 이더넷 프레임화하여 PHY 계층(61)으로 전달하고 PHY 계층(61)으로부터 전달되는 이더넷 프레임을 패킷화하여 상위 계층(66, 67)으로 전달하기 위한 MAC 계층(63), 수신된 이더넷 패킷을 분석하여 이더넷 패킷에 포함되어 있는 정보를 근거로 중계 여부를 결정하며 중계가 결정된 경우 해당 목적지로 이더넷 패킷을 전송하는 브리징 계층(65), 동기 패킷에 대한 MAC 계층 이상의 처리를 위한 동기 프레임 처리부(67) 및 MAC 계층(63)과 브리징 계층(65) 사이에 존재하며 동기 패킷과 비동기 패킷을 하나의 슈퍼 패킷으로 구성하여 MAC 계층을 통해 전송하고, MAC 계층에서 전송된 슈퍼 패킷을 동기 패킷과 비동기 패킷으로 파싱하여 브리징 계층으로 전달하기 위한 파서/MUX 계층(64)을 포함하는 제 2 실시예의 계층 구조와 같은 구조를 가진다.
본 발명에 따른 동기화 이더넷 계층 구조의 제 3 실시예에서는 앞서의 제 2 실시예와 달리, 125us의 슈퍼 프레임을 위한 슈퍼 프레임의 시작을 알리는 정보와 슈퍼 프레임 내의 서브 동기 패킷과 서브 비동기 패킷을 구분하기 위한 정보를 동기 헤더에 포함시킴으로써 MAC 계층(63)의 처리를 통해 얻어지는 정보에서 파싱이 가능하게 되고, MAC 계층(63)에서의 이더넷 프레임 생성 전에 상기의 정보를 저장하게 된다. 좀 더 상세히 예시하면, 125us의 슈퍼 프레임을 위한 슈퍼 프레임의 시 작을 알리는 정보와 슈퍼 프레임 내의 서브 동기 패킷과 서브 비동기 패킷을 구분하기 위한 정보를 동기 프레임의 동기 헤더 영역에 저장하여 처리하는 것이다.
상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
상기와 같은 본 발명은, 동기화 이더넷을 구현함에 있어 상용의 물리 계층 장치와 MAC 장치를 그대로 이용하여 동기화 이더넷을 구현하는 동기화 이더넷 계층 구성 방법을 제공함으로써, 비중이 높아져 가는 멀티미디어 데이터의 전송에 대해 장점을 가지는 동기화 이더넷을 기존의 이더넷 시스템에 용이하게 적용할 수 있는 효과가 있다.
또한, 본 발명은, 이러한 기존의 상용 디바이스 및 계층적인 호환을 제공함으로써 동기화 이더넷의 경쟁력을 제고할 수 있는 효과가 있다.

Claims (14)

  1. 동기화 이더넷을 위한 시스템 계층 구성 방법에 있어서,
    이더넷 프레임의 입출력을 담당하는 PHY 계층을 제공하는 과정과,
    상기 PHY 계층과 데이터 링크 계층 사이를 연결하기 위한 xMII(x Media Independent Interface) 계층을 제공하는 과정과,
    동기 프레임에 대한 처리를 위한 동기 프레임 처리부 및 비동기 프레임에 대한 처리를 위한 비동기 프레임 처리부를 포함하는 상기 데이터 링크 계층을 제공하는 과정으로 구성되며,
    상기 동기 프레임과 상기 비동기 프레임을 하나의 슈퍼 프레임으로 구성하여 상기 PHY 계층을 통해 전송하고, 전송된 슈퍼 프레임을 상기 동기 프레임과 상기 비동기 프레임으로 파싱하여 상기 데이터 링크 계층으로 전달하기 위한 파서(Parser)/MUX부를 상기 xMII 계층에 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  2. 제 1 항에 있어서,
    상기 파서/MUX부는,
    상기 슈퍼 프레임 내에 포함된 서브 동기 프레임들과 서브 비동기 프레임들을 각각 구분하기 위한 정보를 상기 서브 동기 프레임들과 상기 서브 비동기 프레임들에 각각 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  3. 제 2 항에 있어서,
    상기 파서/MUX부는,
    상기 슈퍼 프레임 내에 포함된 서브 동기 프레임들 중의 최초 서브 동기 프레임에 상기 슈퍼 프레임의 시작을 구분하기 위한 정보를 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  4. 제 3 항에 있어서,
    상기 파서/MUX부는,
    상기 슈퍼 프레임의 시작을 구분하기 위한 정보를 검출하여 동기를 맞추는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  5. 동기화 이더넷을 위한 시스템 계층 구성 방법에 있어서,
    이더넷 프레임의 입출력을 담당하는 PHY 계층을 제공하는 과정과,
    상기 PHY 계층과 데이터 링크 계층 사이를 연결하기 위한 xMII(x Media Independent Interface) 계층을 제공하는 과정과,
    상위 계층으로부터의 패킷을 이더넷 프레임화하여 상기 PHY 계층으로 전달하고 상기 PHY 계층으로부터 전달되는 이더넷 프레임을 패킷화하여 상기 상위 계층으로 전달하기 위한 MAC 계층을 제공하는 과정과,
    수신된 이더넷 패킷을 분석하여 상기 이더넷 패킷에 포함되어 있는 정보를 근거로 중계 여부를 결정하며 중계가 결정된 경우 해당 목적지로 이더넷 패킷을 전송하는 브리징 계층을 제공하는 과정과,
    상기 이더넷 패킷 중 동기 패킷에 대한 처리를 위한 동기 프레임 처리부를 제공하는 과정을 포함하며,
    상기 동기 패킷과 비동기 패킷을 하나의 슈퍼 패킷으로 구성하여 상기 MAC 계층을 통해 전송하고, 상기 MAC 계층에서 전송된 슈퍼 패킷을 상기 동기 패킷과 상기 비동기 패킷으로 파싱하여 상기 브리징 계층으로 전달하기 위한 파서/MUX 계층을 상기 MAC 계층과 상기 브리징 계층 사이에 포함하도록 제공하는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  6. 제 5 항에 있어서,
    상기 파서/MUX 계층은,
    상기 슈퍼 패킷 내에 포함된 서브 동기 패킷들과 서브 비동기 패킷들을 각각 구분하기 위한 정보를 상기 서브 동기 패킷들과 상기 서브 비동기 패킷들에 각각 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  7. 제 6 항에 있어서, 상기 파서/MUX 계층은,
    상기 슈퍼 패킷 내에 포함된 서브 동기 패킷들 중의 최초 서브 동기 패킷에 상기 슈퍼 패킷의 시작을 구분하기 위한 정보를 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 슈퍼 패킷 내에 포함된 서브 동기 패킷들과 서브 비동기 패킷들을 각각 구분하기 위한 정보와 상기 슈퍼 패킷의 시작을 구분하기 위한 정보를 상기 서브 동기 패킷 및 상기 서브 비동기 패킷의 "TYPE" 필드에 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 슈퍼 패킷 내에 포함된 서브 동기 패킷들과 서브 비동기 패킷들을 각각 구분하기 위한 정보와 상기 슈퍼 패킷의 시작을 구분하기 위한 정보를 상기 서브 동기 패킷의 동기 헤더에 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  10. 제 9 항에 있어서,
    상기 동기 헤더는,
    동기 프레임을 위한 정보를 포함하기 위한 헤더로, 동기 프레임에 대한 카운트를 위한 프레임 카운터, 전송할 사이클에 대한 카운트를 위한 사이클 카운터 정보와 함께 슬롯 할당을 위한 슬롯 라우팅 정보와 슬롯 예약 정보(slot reservation)를 포함하는 것임을 특징으로 하는 동기화 이더넷을 위한 시스템 계층 구성 방법.
  11. 동기화 이더넷을 위한 시스템에 있어서,
    이더넷 프레임의 입출력을 담당하는 PHY 계층과,
    상기 PHY 계층과 데이터 링크 계층 사이를 연결하기 위한 xMII(x Media Independent Interface) 계층과,
    동기 프레임에 대한 처리를 위한 동기 프레임 처리부 및 비동기 프레임에 대한 처리를 위한 비동기 프레임 처리부를 포함하는 상기 데이터 링크 계층을 포함하고, 상기 xMII 계층은,
    상기 동기 프레임과 상기 비동기 프레임을 하나의 슈퍼 프레임으로 구성하여 상기 PHY 계층을 통해 전송하고, 전송된 슈퍼 프레임을 상기 동기 프레임과 상기 비동기 프레임으로 파싱하여 상기 데이터 링크 계층으로 전달하기 위한 파서(Parser)/MUX부를 포함하는 것을 특징으로 하는 동기화 이더넷을 위한 시스템.
  12. 제 11 항에 있어서,
    상기 파서/MUX부는,
    상기 슈퍼 프레임 내에 포함된 서브 동기 프레임들과 서브 비동기 프레임들을 각각 구분하기 위한 정보를 상기 서브 동기 프레임들과 상기 서브 비동기 프레임들에 각각 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템.
  13. 동기화 이더넷을 위한 시스템에 있어서,
    이더넷 프레임의 입출력을 담당하는 PHY 계층과,
    상기 PHY 계층과 데이터 링크 계층 사이를 연결하기 위한 xMII(x Media Independent Interface) 계층과,
    상위 계층으로부터의 패킷을 이더넷 프레임화하여 상기 PHY 계층으로 전달하고 상기 PHY 계층으로부터 전달되는 이더넷 프레임을 패킷화하여 상기 상위 계층으로 전달하기 위한 MAC 계층과,
    수신된 이더넷 패킷을 분석하여 상기 이더넷 패킷에 포함되어 있는 정보를 근거로 중계 여부를 결정하며 중계가 결정된 경우 해당 목적지로 이더넷 패킷을 전송하는 브리징 계층과,
    상기 이더넷 패킷 중 동기 패킷에 대한 처리를 위한 동기 프레임 처리부와,
    상기 MAC 계층과 상기 브리징 계층 사이에 위치하고, 상기 동기 패킷과 비동기 패킷을 하나의 슈퍼 패킷으로 구성하여 상기 MAC 계층을 통해 전송하고, 상기 MAC 계층에서 전송된 슈퍼 패킷을 상기 동기 패킷과 상기 비동기 패킷으로 파싱하여 상기 브리징 계층으로 전달하기 위한 파서/MUX 계층을 포함하는 것을 특징으로 하는 동기화 이더넷을 위한 시스템.
  14. 제 13 항에 있어서,
    상기 파서/MUX 계층은,
    상기 슈퍼 패킷 내에 포함된 서브 동기 패킷들과 서브 비동기 패킷들을 각각 구분하기 위한 정보를 상기 서브 동기 패킷들과 상기 서브 비동기 패킷들에 각각 포함시키는 것을 특징으로 하는 동기화 이더넷을 위한 시스템.
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