KR100197421B1 - 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기 - Google Patents
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Abstract
본 발명은 접속 교환 서브 시스템(Access Switching Subsystem)과 연결망 서브 시스템(Interconnection Network Subsystem)사이에 구성되는 다수개의 데이터 링크 처리기(A1,A2,B1,B2)내에 구성되어 데이터 링크 처리기 간의 클럭을 일치시키기 위한 클럭 선택기(11,21,31,41)에 관한 것으로서, 데이터 링크 처리기(A1,A2,B1,B2)로부터 각각 인가되는 클럭 이상 신호(CCF0-CCF4) 및 알람 신호(OP/FF1-OP/FF4)들중 어느 하나의 신호가 입력되며 이상 신호(CF1-CF4)를 선택적으로 출력하는 이상 판단부(11,21,31,41)와; 상기 이상 신호(CF1-CF4)에 따라 상기 데이터 링크 처리기(A1,A2,B1,B2)들중 어느 하나를 선택케 하는 선택 신호(CS0,CS1)를 출력하는 선택 신호 출력부(12)와; 상기 선택 신호(CS0,CS1)에 따라 상기 데이터 링크 처리기(A1,A2,B1,B2)들중 어느 하나의 데이터 링크 처리기(A1,A2,B1,B2)로부터 인가되는 클럭(CP2-1,CP2-2,CP2-3,CP2-4 들중 하나) 및 프레임 동기 클럭((FP2-1,FP2-2,FP2-3,FP2-4 들중 하나 )를 선택적으로 출력하는 멀티플렉서(13)를 구비한다.
따라서, 본 발명은 다수개의 데이터 링크 처리기들이 구성된 전전자 교환기에서 링크 처리기들내의 클럭은 모두 동일한 클럭을 이용하게 되므로 링크 처리기들내의 데이터들의 동기를 일치시킬 수 있다는 효과가 있다.
Description
제1도는 본 발명에 따른 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기들이 전전자 교환기의 데이터 링크 처리기들에 구성되어 클럭을 선택하는 상태를 도시한 개략 블록도.
제2도는 본 발명에 따른 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기내 이상 판단부가 구성된 상태를 도시한 블럭도.
제3도는 본 발명에 따른 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기에서 이상 판단부를 제외하고 도시한 클럭 선택기의 블록도.
* 도면의 주요부분에 대한 부호의 설명
A1,A2,B1,B2 : 데이터 링크 처리기 11,21,31,41 : 이상 판단부
12 : 선택 신호 출력부 13 : 멀티플렉서
14 : 버퍼
본 발명은 전전자 교환기에서 접속 교환 서브 시스템(Access Switching Subsystem : 이하 ASS라 함)과 연결망 서브 시스템(Interconnection Network Subsystem; 이하 INS라함)사이에 구성되는 데이터 링크 처리기에 관한 것으로서, 더욱 상세하게는 다수개의 데이터 링크 처리기에서 사용되는 클럭을 공통으로 선택하여 사용할 수 있게 한 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기에 관한 것이다.
전전자 교환기는 일반적으로 ASS, INS 및 중앙 제어 서브 시스템(Central Control Subsystem; 이하, CCS라 함)을 구비한다.
여기서, ASS는 가입자 및 중계선 정합기, 타임 스위치, 프레임 릴레이 핸들러(Framd Relay Handler), 광 가입자 접속 장치, 각종 신호 장치, 패킷 핸들러(Packet Handler) 등을 구비하여 대부분의 호처리 기능과 자체 운용 및 유비 보수 기능을 수행하며, 필요시 ASS 단위로 증가시킬 수 있음으로 시스템적으로 수평 분산 구조를 가진다.
INS 는 ASS상호간 또는 ASS와 CCS사이를 연결하는 한편, 번호번역, 루트 제어, 스페이스 스위치 네트워크의 제어 및 망동기 장치를 구비하여 시스템 클럭을 생성, 배급하는 기능을 수행하는 것으로서, INS와 ASS간에는 광섬유 링크로 되어 있으며, 데이터 링크라 부른다.
CCS는 시스템의 총괄적인 운용 및 유지 보수 기능을 수행하며, 망관리, 시험 및 측정, 과금 통계, 입/출력 장치 제어, 타 시스템과의 대화 기능을 수행하는 장치이다.
상술한 바와 같이 ASS, INS, CCS를 구비하는 전전자 교환기에서 다수개의 ASS들은 하나의 INS와 데이터 링크로 연결되는 구성을 가지며, ASS와 INS를 데이터 링크로 연결하기 위하여는 별도의 데이터 링크 처리기를 요한다.
즉, 본 발명자 출원한 교환기에 있어서 타임스위치장치(출원 번호 제 호)에 개시한 바와 같이 두 개의 데이터 링크 처리기가 5개의 타임 스위치 및 INS사이에 삽입되어, 타임 스위치로부터의 16.384Mbps의 병렬 데이타를 155.520Mbps의 직렬 데이타로 변환시켜 이를 광섬유를 이용하여 INS에 인가하도록 되어 있다. 또한, 이 데이터 링크 처리기는 광섬유를 통하여 입력되는 INS의 155.520Mbps 직렬 데이터를 16.384Mbps의 병렬 데이터로 변환시켜 출력하여야 한다. 즉, 일반적인 교환기에서는 타임 스위치와 INS간에 데이터 정합을 할 수 있는 데이터 링크 처리기를 요구하고 있다. 여기서 데이터 링크 처리기가 데이터 정합 즉, 데이터의 전송 속도를 변환시키는데에는 본 발명자가 출원한 전전자 교환기의 데이터 링크 처리기(출원 번호 제 호)에 기재된 바와 같이 소정 주파수의 클럭들을 사용하게 된다.
이때, 다수개의 ASS와 INS간의 데이터 링크 처리기는 하나만 구성되는 것이 아니라 다수개 구성가능하며, 어느 하나의 ASS로부터 데이터가 어느 하나의 데이터 링크 처리기를 통과한 후 다시 다른 하나의 데이터 링크 처리기를 통하여 동일 또는 다른 ASS로 인가되거나, INS로부터 데이터가 어느 하나의 데이터 링크 처리기를 통과한 후에 다시 다른 하나의 데이터 링크 처리기를 통하여 다시 INS 로 인가되는 경우가 존재할 수 있으며, 이 경우에 두 개의 데이터 링크 처리기의 클럭이 상이하면, 데이터 전송의 동기에 문제가 발생할 수 있게 된다. 따라서, 데이터 링크 처리기들이 서로 사용하고 있는 클럭들의 동기를 맞추어줄 필요가 있으며, 클럭의 동기를 맞추는 방법으로서, 데이터 링크 처리기들의 클럭들중의 하나를 선택하여 데이터 링크 처리기들이 공통으로 사용하게 할 수도 있을 것이다.
본 발명은 이러한 점에 의거하여 안출한 것으로서, 본 발명의 목적은 다수개의 데이터 링크 처리기에서 발생된 소정 주파수의 클럭들 중에서 하나를 선택하여 데이터 링크 처리기 각각에 공급하는 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기를 제공하는데 있다.
본 발명에 따른 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기는 접속 교환 서브 시스템(Access Switching Subsystem)과 연결망 서브 시스템(Interconnection Network Subsystem)사이에 구성되는 다수개의 데이터 링크 처리기)내에 구성되어 데이터 링크 처리기 간의 클럭을 일치시키기 위한 클럭 선택기로서, 데이터 링크 처리기로부터 각각 인가되는 클럭 이상 신호 및 알람 신호들중 어느 하나의 신호가 입력되며 이상 신호를 선택적으로 출력하는 이상 판단부와; 이상 신호에 따라 상기 데이터 링크 처리기들중 어느 하나를 선택케 하는 선택 신호를 출력하는 선택 신호 출력부와; 선택 신호에 따라 상기 데이터 링크 처리기들중 어느 하나의 데이터 링크 처리기로부터 인가되는 클럭 및 프레임 동기 클럭를 선택적으로 출력하는 멀티플렉서를 구비한다.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 본 발명에 따른 클럭 선택기들이 전전자 교환기의 데이터 링크 처리기들에 구성되어 클럭을 선택하는 상태를 도시한 개략 블록도로서, 본 실시예에서는 데이터 링크 처리기가 총 4 개가 구성된 것으로 하였으며, 여기서 통상의 전전자 교환기에서는 데이터 링크 처리기들을 이중화하고 있는 바, 데이터 링크 처리기(A2,B2)들은 처리기(A1,B1)들의 고장을 대비하기 위한 대비용들이다.
여기서 데이터 링크 처리기(A1,A2,B1,B2)들 내의 위상 궤환 루프(PLL1-PLL4)들에는 19.44MHZ의 클럭이 인가되는 바, 이 클럭은 본 발명자가 출원한 전전자 교환기의 데이터 링크 처리기(출원 번호 제 호)에 기재된 바와 같이 데이터 링크 처리기내의 인터페이스 회로에서 검출된 클럭을 의미하며, 인터페이스 회로는 19.44MHZ의 클럭외에 8KHZ의 프레임 동기 클럭을 출력한다.
이 19.44MHZ의 클럭들은 각각 위상 궤환 루프(PLL1-PLL4)들에 인가되며, 위상 궤환 루프(PLL1-PLL4)들은 이 클럭을 이용하여 16.384MHZ의 클럭을 출력하며, 위상 궤환 루프(PLL1-PLL4)들의 클럭들은 데이터 링크 처리기(A1,A2,B1,B2)내 각각의 선택기(S1-S4)들에 인가된다.
클럭 선택기(S1-S4)들의 내부에는 제2도에 도시된 바와 같이 이상 판단부(11,21,31,41)가 구성되어 있으며, 이상 판단부(11,21,31,41)들은 클럭의 이상을 알리는 클럭 이상(Clock Fail) 신호(CCFF1-CCF4) 및 데이터 링크의 장착 상태의 이상등을 알리는 알람 신호(OP/FF1-OP/FF4)를 출력하게 구성되어 있다. 여기서, 신호(CCFF1-CCFF1 및 OP/FF4-OP/FF4)은 데이터 링크 처리기(A1,A2,B1,B2)들의 상태에 관한 것이다. 즉, 클럭 선택기(S1-S4)들에는 각각의 데이터 링크 처리기에 관한 클럭 이상 신호 및 알람 신호가 인가되는 것이다. 이상 판단부(11,21,31,41)들은 이 신호(CCFF1-CCFF1 및 OP/FF4-OP/FF4)들중 어느 하나의 신호가 입력되며 도시한 바와 같이 이상 신호(CF1-CF4)를 각각 출력하게 된다.
클럭 선택기(S1-S4)들의 내에는 상술한 이상 판단부(11,21,31,41) 외에 제3도에 도시된 바와 같이 선택 신호 출력부(12), 멀티플렉서(13) 및 버퍼(14)를 구비한다. 제3도는 상술한 클럭 선택기(S1-S4)들중 어느 하나의 클럭 선택기(본 실시예에서는 클럭 선택기(S1))에 대하여만 도시한 것이라는 것은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
선택 신호 출력부(12)에는 도시된 바와 같이 선택기(S1-S4)내 이상 판단부(11,21,31,41)의 이상 신호(CF1-CF4)가 각각 인가된다. 따라서, 선택 신호 출력부(12)는 데이터 링크 처리기 (A1,A2,B1,B2)들중 이상이 발생한 즉, 클럭 이상 또는 장착 상태의 이상등 이상 동작이 발생한 데이터 링크 처리기를 검출할 수 있으며, 이 검출된 상태에 따라 어느 하나의 데이터 링크 처리기 (A1,A2,B1,B2들중 어느 하나)를 선택케 하는 선택 신호(CS0,CS1)을 출력한다. 여기서 클럭 선택기(S1-S4)내의 선택 신호 출력부(12)는 동일한 데이터 링크 처리기에서 발생되는 클럭을 선택하게 될 것이다.
한편, 멀티플렉서(13)에는 데이터 링크 처리기(A1,A2,B1,B2)들의 16.384MHZ의 클럭(CP2-1,CP2-2,CP2-3,CP2-4) 및 프레임 동기 클럭((FP2-1,FP2-2,FP2-3,FP2-4)들이 각각 인가되며, 이들 클럭들중에서 상술한 선택 신호(CS0,CS1)에 따라 어느 하나의 데이터 링크 처리기(A1,A2,B1,B2들중 어느 하나)로부터의 16.384MHZ의 클럭 및 8KHZ의 플레임 동기 클럭을 출력하게 된다. 즉, 데이터 링크 처리기(A1,A2,B1,B2)들내의 멀티플렉서(13)는 모두 동일한 16.384MHZ의 클럭 및 8KHZ의 플레임 동기 클럭을 출력하게 되는 것이다.
이와 같이 멀티플렉서(13)에서 선택된 16.384MHZ의 클럭 및 8KHZ의 플레임 동기 클럭은 버퍼(14)를 통하여 버퍼링된 후 출력하게 되며, 버퍼(14)는 인에이블 신호(Jc)의하여 선택적으로 동작하게 구성되어 있다. 여기서 버퍼(14)는 필수 구성 요소가 아니라는 것은 본 발명의 기술 분야에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
이와 같이 본 발명은 다수개의 데이터 링크 처리기들이 구성된 전전자 교환기에서 링크 처리기들내의 클럭은 모두 동일한 클럭을 이용하게 되므로 링크 처리기들내의 데이터들의 동기를 일치시킬 수 있다는 효과가 있다.
Claims (2)
- 접속 교환 서브 시스템(Access Switching Subsystem)과 연결망 서브 시스템(Interconnection Network Subsystem)사이에 구성되는 다수개의 데이터 링크 처리기(A1,A2,B1,B2)내에 구성되어 데이터 링크 처리기 간의 클럭을 일치시키기 위한 클럭 선택기(11,21,31,41)로서, 데이터 링크 처리기(A1,A2,B1,B2)로부터 각각 인가되는 클럭 이상 신호(CCF0-CCF4) 및 알람 신호(OP/FF1-OP/FF4)들중 어느 하나의 신호가 입력되며 이상 신호(CF1-CF4)를 선택적으로 출력하는 이상 판단부(11,21,31,41)와; 상기 이상 신호(CF1-CF4)에 따라 상기 데이터 링크 처리기(A1,A2,B1,B2)들중 어느 하나를 선택케 하는 선택 신호(CS0,CS1)를 출력하는 선택 신호 출력부(12)와; 상기 선택 신호(CS0,CS1)에 따라 상기 데이터 링크 처리기(A1,A2,B1,B2)들중 어느 하나의 데이터 링크 처리기(A1,A2,B1,B2)로부터 인가되는 클럭(CP2-1,CP2-2,CP2-3,CP2-4 들중 하나) 및 프레임 동기 클럭((FP2-1,FP2-2,FP2-3,FP2-4 들중 하나 )를 선택적으로 출력하는 멀티플렉서(13)를 구비하는 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기.
- 제1항에 있어서, 상기 멀티플렉서(13)의 출력을 인에이블 신호(Jc)에 따라 버퍼링하여 출력하는 버퍼(14)를 더 구비하는 전전자 교환기의 데이터 링크 처리기를 위한 클럭 선택기.
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