JPS58501065A

JPS58501065A - パケツト音声統合交換のための処理設備

Info

Publication number: JPS58501065A
Application number: JP57502359A
Authority: JP
Inventors: モンゴメリ−・ウオ−レン・アラン
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1981-06-29
Filing date: 1982-06-28
Publication date: 1983-06-30
Also published as: WO1983000270A1; EP0082200A4; GB2102247B; CA1191641A; EP0082200B1; EP0068865A1; EP0082200A1; US4408323A; JPH0423856B2; DE3266675D1; GB2102247A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】

パケット音声統合交換のための処理設備技術分野本発明は通信システムを通る統合された音声およびデータの伝送を制御するための方法と設備に関する。この方法と設備は遅延なしに音声信号を伝送し、宛先のデータ端末に伝送するためにデータ端末からのデータワードのパケットを組立てる。発明の背景音声とデータ情報の性質が異るために、両方の形の情報を同一のシステムで伝送する問題は複雑な問題になる。データ通信を音声通信と区別し、音声用の回線をデータに使用すると能率が悪くなるのは、データ通信の二つの特性による。一般にデータは短時間で伝送され、高速のバーストがあり、バーストの間には長い休止期間がある。第２の特性は、多くの応用では音声通信に必要となるデータ周波数に比へてデータ通信の平均のデータ周波数は非常に低いことである。パケット交換方式ではデータのバーストをひとつあるいはそれ以上のパケットに集め、その各々は交換方式に都合の良い周波数で交換設備を通して移動されろ。パケットは所定の数のデータグループす々わちバイトと同期およびその他の識別データから成っている。パケットはそれがシステムの能率に適応できるデータ周波数で伝送できるという望捷しい特性を持ったデータの単位である。交換機能の融通性と能率を向上するためには音声およびデータの通信がひとつの一体化したシステムで実行されることが望ましい。従来技術のシステムではデータパケットと音声信号の交換には二つの別個のサブシステムを使用していた。このような装置のあるものではデータと音声はシステムの入口で分離され、その後で別々の交換サブシステムによって交換されていた。他の従来技術のシステムでは、データはまずディジタル信号から人間の声に似た周波数を持つ変調された信号に変換される。次に音声と変調されたアナログデータ信号は音声ネットワークを通して交換され変調されたアナログデータ信号が別々のパケット交換サブシステムに接続される。二つの別個のシステムをこのように使えば、もちろん、通信会社にもその顧客にも大きなコストを負わせることになる。以」二のことから、音声端末とデータ端末の両方を接続でき、能率良く、音声およびデータの統合通信のために通信回線を無駄に占有することなく単一の通信交換システムを通して通信ができる能力を持つ通信システムの必要性があることになる。がプログラム制御された交換プロセッサを含むディジタル通信システムを通して伝送されるような装置によって解決される。交換プロセッサは知能プロセッサとそのストアドブログラムメモリー、パラメータプロセッサとそのストアドブログラム・データメモリーおよび複数個のデータ端末からのデータのパケットを実時間で動的に組立て、然る後に組立てられたデータパケットを適切な宛先データ端末に送信するための知能プロセッサとパラメータプロセッサによって共同制御されるデータメモリーを含んでいる。実施例のシステムは電話機とデータ端末を接続するモジュールと音声およびデータパケット信号を記憶する入出カメモリ−を含んでいる。各モジュールは電話機と端末を走査器に接続するアナログ・データインタフェースユニットとそのモジュールの分配装置を含んでいる。走査器は音声およびデータ信号を入力メモリーに送り、分配装置は本発明のストアドブログラム交換プロセッサの制御下に出力メモリーから音声およびデータ信号を受信する。交換プロセッサはプログラム命令に応動して符号化された音声信号を入力メモリー１出カメモリ−およびモジュール回路を経由して電話機の間で交換し、データ端末から受信されたデータワードをパケットに組立て、これを次に交換プロセッサのデータメモリーに記憶し、組立てられて記憶されたパケットをそのメモリーから宛先のデータ端末に送信する。交換プロセッサは符号化されたは次にこれらを電話機およびデータ端末から読み、符号化された音声信号と組立てられたパケットからのデータワードを出力メモリーに書き、これからこれらの信号とワードは電話機とデータ端末に送られるようになっている。交換プロセッサには３つのルーチンがある。第１のルーチンは音声交換を制御し、第２のルーチンは受信ルーチンと呼ばれデータパケットの組立てを制御し、第３のルーチンは送信ルーチンと呼ばれ宛先端末への組立てられたパケットの送信を制御する。これらの三つのルーチンは仙腸プロセッサの制御に使用される。第２のルーチンに応動して、仙腸プロセッサは入力メモリーからデータワードを読み取り、そのワードをバッファと呼ばれるデータメモリー中の領域に記憶する。データメモリーに記憶された第１のアドレスは入力メモリー中のデータワードのアドレスを識別するために仙腸プロセッサによって使用される。さらに入力メモリーからのデータワードが記憶されたバッファワードを識別するためにデータメモリーに記憶された第２のアドレスワードが使用される。仙腸プロセッサはプログラムメモリー中に記憶された第３のルーチンに応動してデータメモリー中に記憶された亢奮なパケットを含むバッファからデータワードを読み出して、そのデータワードを出力メモリー中のワードに記入−Ｊ−る。仙腸プロセッサはデータメモリー中に記１．８された第３のアドレスワードを使用して、バッファ中のデータワードを識別し、データメモリー中に記憶された第４のアドレスワードによって出力メモリーワードを識別する。パケットの組立ての間で、パラメータプロセッサはそのプログラムメモリー中に記憶された命令ワードに応動して、周波数とその人力メモリーから読み出されるワードの位置およびそのワードを記憶すべきデータメモリー中の位置について仙腸プロセッサを制御する。捷だ組立てられたパケットの送信の間には、パラメータプロセッサは周波数とデータメモリーから読み出されるワードの位置およびそのワードが記憶されろ出力メモリー中の位置に関連して仙腸プロセッサを制御する。パラメータプロセッサのプログラムメモリーに記憶された命令ワードの制御眞よって、固定された繰返しの時間幅の中でデータメモリー中の第１１第２、第３および第４のアドレスワードにパラメータプロセッサのデータメモリーから読み取られたアドレスを書き込むことによって、パラメータプロセッサはその制御機能を実行する。パラメータプロセッサのデータメモリーはこれらのアドレスをメモリーのセグメントに記憶するが、各タイプのアドレスは特定のセグメントに記憶される。各々の時間幅において、パラメータプロセッサはパラメータプロセッサのデータメモリーの各セグメントからひとつのアドレスケ読み、これらのアドレスをデータメモリー中の関連するアドレスワードに記入する。電話機からの音声信号は入力メモリーを経由して交換プロセッサによって受信され、出力メモリーを経由して電話機に送出される。データ信号もまた入力メモリーを経由してデータ端末から受信されデータ信号のパケットに変換されて第１のデータメモリーに記憶される。これらのパケットを宛先のデータ端末に再送するのは出力メモリーを経由して行なわれる。電話機およびデータ端末からの音声およびデータ信号はまず入力メモリーに記憶される。記憶された音声信号は次に入力メモリーから出力メモリーに転送され、一時的に記憶され、次に宛先の電話機に向けて送信される。記憶されたデータ信号は入力メモリーからバッファに完全なパケットが記憶されるようになるまで宛先データ端末に関連したデータ端末のデータメモリー中のバッファに送られる。データパケットが終了すると、バッファの内容は宛先のデータ端末に送信するために、出力メモリーに転送される。データ信号のパケットは第１のデータメモリー中のバッファにデータワードとして記憶される。データ端末が新しいパケットの送信を開始したときに、バッファは割当てられていないバッファのグループからパケットに割当てられ、第１のデータメモリーの第１のアドレスワードカこのグループ中の第１のバッファを識別する。この第１のバッファ中のワードが第３のバッファを識別するワードを有する第２のバッファを指定し、以下同様になっている。未使用のバッファの割当ては第１のアドレスワードの内容を送信データ端末に関連した第２のアドレスワードに記憶することによって完遂される。第１のデータメモリーと送信データ端末からのパケットを組立てるのに用いられる入力メモリー中のワードは第２のデータメモリーから転送され、第１のデータメモリーに記憶されたアドレスによって識別される。入力メモリー中でアクセスされるべきワードと第２のアドレスワードは第２のデータメモリーから第１のデータメモリーに転送されたアドレスによって識別される。パケットの与えられたワードを記憶すべきバッファ中の位置はカウンタのワードを第２のアドレスワードに加算し、カウンタのワードを次のワードを記憶する準備として増分することによって決定される。パケット中のワードの数は第１のデータメモリーおよびバッファの長さデータワードに記憶された第１のワードによって指定されろ。完全に組立てられたパケットはカウンタのワードが長さデータワードに等しいときに決定される。送信端末に関連したカウンタワードと長さデータワードは第２のデータメモリーから第１のデータメモリーに転送され、たアドレスによって決定される。出力メモリーでアクセスされるべきワード、第３のアドレスワードと第４のアドレスワードは第２のデータメモリーから第１のデータメモリーに転送されるアドレスによって識別される。パケットがバッファで組立てられた後で、この完成されたばかりのバッファは宛先の端末に向けて伝送を待っているバッファのグループに割当てられる。このバッファのグループは割当てられていないバッファのグループ中のバッファと共に接続されているが、第１のデータメモリー中の第３のアドレスワードが第１のバッファを識別し、第４のアドレスが最後のバッファを識別するようになっている。パケットの送信が完了したときに、パケットを記憶していたバッファは今空きとなったバッファに第１のアドレスワードの内容を記憶し、今空きとなったバッファのアドレスを第１のアドレスワードに記憶することによって割当てられていないバッファのグループに戻される。第１のデータメモリー中のこれらのワードと完成されたパケットの宛先データ端末への送信に使用されていた出力メモリーはまた第２のデータメモリーから転送され、第１のデータメモリーに記憶さｒまたアドレスによって識別される。図面の説明第１図は本発明に従う交換プロセッサを利用した通信交換システムのブロック図；第２図乃至第５図はデータメモリー１１９のためのメモリーマツプとパケットが組立てられて送信されろときのこのメモリーマツプの異るセクションの間の関係の変化の図：第６図はメモリー１２１および１２３とこ力、らのメモリーの異るセクションの間の関係の図；第７図は第６図に示したメモリー１２３のセクションの典型的な内容の図；第８図は第７図と関連して端末を取扱かう方法を示すタイミング図；第９図は受信プログラムを表わすフローチャート；第１０図は送信プログラムを表わすフローチャート；第１１図はデータメモリー１１９の詳細なブロック図；第１２図はメモリー１１９および１２１のメモリーマツプ、特にメモリー１１９にワードを記憶するためのパラメータプロセッサ１２２によるメモリー１２１中に記憶された命令の実行の間の関係を示す図；第１３図および第１４図はパラメータプロセッサ１２２のより詳細なブロック図：第１５図はＰＰプログラムメモリー１２１に記憶されたパラメータプロセッサ１２２のマイクロプログラム命令の詳細を示す表：第１６図乃至第１９図はメモリー１２１に記憶された命令に応動してパラメータプロセッサ１２２によってメ廿り−１２３からメモリー１１９にパラメータを与える例を示す図である。詳細な説明第１図はモジュール１０１と１０２に接続された複数個のデータ端末１１０．１１１．１２”４お工び１２５と、電話機１０８および１０９を有する蓄積プログラム制御された音声データ通信システムを図示している。システムはくりかえしの時間フレームで動作する。クロック１１５はモジュール１０１および１０２の回路の動作のためのタイミング信号をくりかえしのタイムフレームで発生するが、その各々にはこの例では１２５マイクロ秒の時間幅を有している。このようなフレームの各々の間にモジュール１０１および−１０２は電話機１０８および１０９と端末１１０．１１１．１２４および１２５に関連する情報を入力メモリーに対して転送する。電話の呼に関連した情報は入力メモリ−１１４から蓄積プログラム方式の仙腸プロセッサ１１７に経由して出力メモリ−１１６に転送される。プロセッサ１１．７はメモリー１１４から入力情報を抽出し、これをデータメモリー１１９に転送し、その後で完全なパケットが組立てられてから次の時間フレームの間にこれを出力メモリ−１１６に転送することによって端末１１０．１１１．１２４．１２５のデータパケットを組立てて送信する。音声信号はユニット１０３．１０４のようなアナログインタフェースユニット（ＡＩＵ）によって、アナログ形式からディジタル形式にまず変換され、出力メモリ−１１６から受信された情報は受信機に対して送信する前にＡＩＵＫよってディジタルからアナログ形式に変換される。例えばＡＩＵｌ　０３は電話機１０８のためにこの変換機能を実行する。データ端末との間で送受されろ情報はユニット１０５あるいは１０６のようなディジタル・インタフェース・ユニット［ＤＩＵ）によって処理される。この例では各モジュールは最大１２８台の電話機および／あるいはデータ端末を終端する。各端末は入力メモリー１１４中の一義的なワードおよび出力メモリー１１６中の一義的なワードによって識別され、そのワードは関連するＡＩＵあるいはＤＩＵとの間で情報を転送するのに使用される。クロック１１５は各時間フレームの間に各端末のために入力ワードと出力ワードがメモリー１１４からまたメモリー１１６へ読み書きされるようなタイミングを与える。クロック１１５がらのタイミング信号に応動して、モジュール１０１内の走査器１１２とモジュール１１２中の対応する走査器が各々の関連するＡ　Ｉ　Ｕ＆Ｄ　Ｉ　Ｕからのワードを読み、これらのワードをメモリー１１４に書き込む。同様に分配装置１１３はメモリー１１６からのワードを読み１ワードを各々の関連するＡＩＵあるいはＤＩＵに書き込む。交換プロセッサ１００は第１図に図示された交換機の種々の音声およびデータ交換機能を実現するデータ処理設備である。この設備は仙腸プロセッサ１１７、ＩＰ（仙腸プロセッサ）プログラムメモリー１１８、データメモリー１１９、パラメータプロセッサ１２２、ｐｐ（パラメータプロセッサ）プログラムメモリー１２１、ＰＰ（パラメータプロセッサ）データメモリー１２３から成る６つの構成要素に機能的に分割される。ＩＰプロダラムメモリー１１８は音声およびデータ情報の処理のために仙腸プロセッサ１１７を制御する命令を含んでいる。この例では、−組のルーチンがメモリー１１４に記憶されたディジタル符号化された音声信号を読み、このような信号をメモリー１１６に記憶し、後てモジュール１０１全通して宛先の電話機１０９に転送することによって電話機１０８からの音声 −信号を交換する。受信プログラムと呼ばれる第２のルーチンの集合はプロセッサ１１７がデータ端末１１０から与えられメモリー１１４に記憶されたディジタルデータを読み完全なパケットを組立てるためにメモリー１１９中にこれらのデータ信号を記憶するように動作する。送信ルーチンと呼ばれろ第３のルーチンの集合はメモリー１１９からメモリー１１６に組立てられたデータパケットを転送し、次にこれを宛先端末１１１に転送する。データメモリー１１９は複数のバッファを持った一時記憶すなわち消去可能な設備であり、この中に仙腸プロセッサは受信プログラムの制御による動作の間に入力メモリ−１１４から読み取られたデータワードを記憶する。メモリー１１９中のバッファはリンクされたリストとして動作し、バッファのリストが送信あるいは受信データ端末に関連しているかあるいは空きバッファのプールとなっている。さらにメモリー１１９は記憶位置の集合を形成しており、各々の記憶位置の集合は受信あるいは透化☆１ｆ１１末のバッファのリストに関連しており、記憶位置のこれらの集合に記憶されたワードが、メモリー１１９からのデータのパケットの組立てと抽出に関する送信および受信ルーチンの動作の間のプロセッサ１１７の論理動作を制御する。メモリー位置の集合中に記憶されたワードはパラメータと呼ばれ、バス１３０を通してパラメータプロセッサ１２２から供給される。メモリー１１４からメモリー１１９に与えられるデータの受信を制御するのに使用されるワードのタイプは、それからデータが発生したＤＩＵの番号全規定するデータワードと、特定の端末からのデータを転送しているメモリー１１４中のワードのアドレスと、組立てられているパケットの予期される長さ、受信されたパケットのワードの数、パケットを組立てるのに用いられているバッファおよび取扱われている端末の前の状態を規定するメモリー１１９のワードのアドレスを含んでいる。組立てられたデータパケットの送信を制御するのに使用されるワードのタイプは、送信を待っているパケットを含むバッファを規定するメモリー１１９中のワードのアドレス、組立てられたパケットから送信されたワードの数、組立てられたパケットからのデータワードがメモリー１１６に書き込捷れるべき位置を示すアドレス、メモリー１１６中の０にセットすべきワードのアドレス、を含んでいる。ＰＰデータメモリー１２３はパラメータプロセッサ１２２に」；って、プロセッサ１１７のリストと呼ばれるメモリーのセクションに供給されるワードの各タイプを記憶している。ＰＰプログラムメモリー１２１は複数個の命令を記憶する装置を用いる一時メモリー装置である。これらの命令の各々はメモリー１２３中の特定のリストと一義的に関連している。プロセッサ１２２は各時間フレームの間にメモリー１２１に記憶されているすべての命令を実行し、各命令はプロセッサ１２２を動作してメモリー１２３中の関連するりストからひとつのパラメータをメモリー１１９に転送する。各時間フレームの終りで−、プロセッサ１２２はメモリー１２１中の命令の制御によって、データパケットを組立てデータパケットを抽出するのにプロセッサ１１７によって実行される論理動作を制御するための受信および送信ルーチンで使用されろ各タイプのひとつのパラメータを転送している。詳しく述べれば、プロセッサ１１７はその端末についてのパケットが組立てられろ寸で、端末１１０のような送信端末に関連したメモリー１１４からディジタルデータを読み取る。次ＩＣ組立てられたパケットのワードを端末１２４のような受信端末に関連したメモリー１１６のワードに転送する。最大のデータ伝送速度の場合には、パケットの組立てと伝送は時間フレーム毎に１デイジタルデータワードの割合で行なわれる。低速のデータ伝送速度の場合には、プロセッサ１１７は各時間フレームに端末当り１回のディジタルワードの取扱いは行なわないが、その代り、これは特定の端末に関連したワードを端末の伝送速度に適合した周波数で取扱う。任意の与えられた時間フレームにおいて、プロセッサ１２２からプロセッサ１１７にメモリー１１４およびハス１３０．１２９を経由して送信されるパラメータによって、プロセッサ１１７はメモリー１１４．１１６および１１９の適切なワードに向けられる。各フレームにおいて、プロセッサ１２２はその次のフレームてプロセッサ１１７によって使用されるパラメータの集合を送信する。これらのパラメータは、特定の時間フレームの間にどの端末を取扱うかを決定するのみならず、これらの端末が取扱われる周波数を決定する。プロセッサ１２２はプロセッサ１１７がその端末のデータ伝送速度に整合した時間周期で端末を取扱うようにプロセッサ１１７に対して指示するパラメータを送信することによって周波数を決定する。ストアドブログラム制御方式のプロセッサ１１７および１２２の動作を制御するプログラムあるいはデータはＩＰプログラムメモリー１１８、ＰＰプログラムメモリー１２１およびＢＰデータメモリー１２３に記憶されている。第１図の共通制御１２０はメモリー１１８．１２１および１２３を経由して交換システムを制御する。端末は１時には１パケツトしか伝送することはないが、宛先のデータ端末に対して送信を待っている多数のデータパケットがデータメモリー１１９に記憶されている可能性がある。送信を待っている浦、パケットはデータメモリー１１９中のバッファＡ−Ｈ（第２図）に記憶されている。端末がデータの送信を開始したときに、そのパケットを記憶するためにバッファがその端末に割当てられる。パケットが宛先の端末に送信された後で、先に割当てら力５たバッファは解放さねて空きバッファとなる。例えば、端末１１０が端末１１１に対してデータの送信を開始したときに、端本１１０はまずヘッダワードを送信し、その後でメツセージワードを送信する。ヘッダの第１のワードはパケット長を規定し、第２のワードはパケットの宛先、この例では端末１１１を決める。プロセッサ１１７が入力メモリ−１１４からのヘッダの第１ワードを読んだときに、これはメモリー１１９中のバッファを新しいパケットに割当て、次にパケット長を割当てられたバッファの第２ワードに記憶する。プロセッサ１２２によってメモリー１１９に与えられたパラメータは、どの時間フレームでプロセッサ１１７が組立てられているパケットに関連したメモリー１１４からメツセージワードを読み取るかを決定する。メモリー１１４からのメツセージワードは次にメモリー１１９中の割当てられ、たバッファの中に記１意される。パケットが完全に受信されて記憶された後で、バッファは端末１１１に対して伝送を待っているパケットを含む他のバッファの待行列に割当てられろ。プロセッサ１１７は先着順方式で端末１１１に対して送イ菖ヲ待っているバッファの待行列から送信を行なう。バッファからのすべてのワードが送信された後で、バッファは空きの待行列に入れられ、プロセッサ１１７は次の待行列のバッファ刀・ら端末１１１への送信を開始する。パケットの組立てと、これらのパケットの伝送についてさらに説明するために、先のセクションにおける端末１１０から端末１１１への伝送の例を拡張して、さらにデータメモリー１１９内のバッファの使用法について説明する。第２図乃至第５図はパケットを処理するのに使用されろメモリー１１９中のワードを示し、動作の異る段階におけるこれらのワードの内容を示している。これらのワードはバッファＡ乃至Ｈのグループに分割されており、各バッファは複数個のワードを含んでおり、ワード２０２から２０７のグループは送信端末に関連し、ワード２０８から２１２のグループは受信端末に関連し、ポインタワード２０１は現在使用されていないバッファに関連している。バッファは送信あるいは受信の端末に卵」当てろことができる。割当てられていないバッファは使用されていないグループ（空きリスト）の一部となっている。バッファはこれをリストに接続することによって、特定のリストに割当てられる。リストはそのリストの第１のバッファの第１のワードのアドレスを含むデータメモリー１１９中のポインタワードによって指定され。る。各バッファの第１のワードはリンクリスト中でバッファがリンクされる次のワードを定義している。例えば、第２図に示すように空きリストの第１のバッファはハッファＢであり、空きポインタ２０１によって指されている。バッファＢの第１ワードは第２図に示すようにリストの次のバッファを指しており、これはバッファＣである。バッファＣの第１のワードは空きリストの次のバッファを指しており、これはバッファＥである。バッファＥは空きリストの最後のバッファであるから、バッファＥの第１のワードはＯｋ含んでおり、これは規約によってバッファＥが最後のバッファであることを示している。リスト中のバッファをこのように接続する方法は周知である。情報を送信している各端末に関しては第２図に示す６ワード；受信バッファ２０２、受信長２０３、受信カウント２０４、受信人力２０５、受信状態２０７および受信ポート２０６がある。″受信バッファ２０２は端末から受信されているパケットを保持しているバッファの第１のワードのアドレスを含んでいる。受信カウント２０４はすでに受信されたパケットのワードの数を示すワードであり、受信長２０３はパケットのワードの最大数を示すワードである。受信入力２０５は送信端末からのデータを含むメモリー１１４中のワードのアドレスを示す。受信ポート２０６はどの端末がパケットを送信しているかを示すワードであり、受信状態２０１は端末が最後に取扱われてから、その端末が新しいデータワードを送信したことがあるかどうかを示すのに使用されろワードである。パケット全受信している各端末には、それに関連して第２図に示す５ワードがあり、この例ではワード２０８乃至２１２が関連するワードとなっている。送信待ち先頭２０８は送信を待っている第１のバッファのアドレスを含むワードであり、送信待ち終り２０９は送信を待っている最後のバッファのアドレスを含むワードである。送信カウント２１０はすでに受信端末に対して送信された送信待ち先頭２０８によってアドレスされるパケットのワード数を規定するものである。送信出力２１１は受信端末に関連した第１図の出力メモリー１１６中のワードのアドレスを含むワードである。送信クリアはメモリー１１６中でＯｋ゛セットすべきワードを示すワードである。第２図は第１図のデータ端末１１０からデータ端末１１１に送信されるべきパケットの第１のワードの受信の前におけるデータメモリー１１９中のこれらの異るメモリーワードの状態を示している。端末１１０からのパケットの第１ワードの受信があると、ストアドブログラム制御の周知の手法によって、バッファＢは空きバッファのリストから除かれ、受信バッファ２０２にバッファＢのアドレスを書く。空きポインタ２０１はプロセッサ１１７によってバッファＣの第１のワードのアドレスを含むように更新される。これらの動作が実行された後でのメモリーワードの状態は第３図に示されている。プロセッサ１１７は、ストアドブログラム制御によって、入力メモリ−１１４からパケットのデータワード全集め、受信カウントが受信長に等しくなるまでこれをバッファＢに記憶する。パケット全体が受信されて、バッファＢに記憶されたときに、周知の手法を使用して、プＯｔツサ１１７は蓄積プログラム制御の下に、バッファＢをデータ端末１１１に対して送信を待っているバッファのリストの終りに追加し、次にデータ端末１１１に対して送出する。バッファＢが送信リストに追加された後でのバッファの状態を第４図に図示する。バッファＧの第１ワードはこのときバッファＢｆｆ：指しており、送信待ち終り２０９はこのとき、バッファＢがデータ端末１１０への送信を待っている最後のバッファとなるからバッファＢを指すことになる。端末１１０は新しいパケットは送信しておらず、先の動作は完了する。このときプロセッサ１１７は受信バッファ２０２ｅＯにセットする。０を含むような受信バッファ２０２の意味については受信プログラムの詳細を説明する後のセクションで説明する。端末１１０からのパケットの受信の間に、プロセッサ１１７はワード２０８乃至２１２を使って第２図に示すようにバッファＤからデータワードを送出するが、その伝送速度は端末１１０の伝送速度より低い。この送信はプロセッサ１１７によって、プログラム制御によって送信カウント２１０と送信待ち先頭２０８を加算した結果［、ｌ：つて指定さねたワードを読み、第１図の出力メモリーの第２図の送信出力２１１の内容によって指定される記ＩＯ位置にそのワードを記憶することによって実行される。バッファＤに含まれたパケットが送信された後で、バッファＤはプロセッサ１１７の制御下に空きリストに戻され、送信待ち先頭２０８がプロセッサ１１１によって更新されてバッファＧｉ指すようになる。メモリー１１９中のメモリーワードの新しい状態は第５図に示されている。空きポインタ２０１の内容はバッファＤの第１のワードのアドレスを含むように変更され、バッファＤの第１のワードはバッファＣの第１のワードのアドレスを含むように変更されている。バッファはバッファの空きリストの頭に戻されていることに注意されたい。先に示した例はひとつの送信端末とひとつの受信端末を取扱う段階を示している。以下には第１図の交換方式で多数の動作状態のデータ端末を取扱う方法を示している。第１図のプロセッサ１１γは端末の間で受信プログラムと送信プログラムを時間的に切替えることによってパケットに対する操作を実行する。第９図および第１０図に図示するようなこれらのプログラムの各々は時間フレームに１口実行される。第１図のプロセッサ１２２はプログラム制御によって、各時間フレームでどの端末を取扱うかと、メモリー１１４．１１６および１１９におけるこれらの端末と関連したデータの位置を指定する。プロセッサ１２２はメモリー１１９を経由してプロセッサ１１７に対してパラメータと一般に呼ばれるワードを送信することによってデータ端末を指定する。これらのパラメータは第２図乃至第５図の説明で述へられた動作で使用されるデータワードと、データメモリー中に既に記憶されているワードのアドレスである。第６図は第１図のＰＰプログラムメモリーに記憶されているプログラム命令６０１乃至６１１のグループと第１図の共通制御１２００制御下にあるＰＰデータメモリー１２３中に記憶されたパラメータ６１２乃至６２２のリストである。共通制御１２０はメモリー１２１に適切な命令を記憶し、メモリー１２３に適切なパラメータを記憶することによってデータ端末を取扱う。プロセッサ１２２は各時間フレームの間に第１図のＰＰプログラムメモリー１２１中に記憶された２５６個のプログラム命令を実行する。これらの命令の各々は同一の命令の実行の間にメモリー１１９およびメモリー１２８との間で読み出しあるいは書き込みを実行することができる。パラメータはプロセッサ１２２によって、寸ずそれをメモリー１２３から読み、これをメモリー１１９に書くことによって渡される。これらのパラメータとプロセッサ１２２によって実行されるべき命令に関するメモリー配置については第６図に示しである。各々のタイプのパラメータはメモリー１２３中の特定のリストの中でグループ化されており、各リストに関連してひとつのプロセッサ１２２の命令が存在する。例えば、入力メモリ−１１４のワードのアドレスを指定するのに用いられるパラメータは受信入力リストロ１２の中に含まれており、命令６０１がこのリストに関連している。受信プログラムで使用されるリストは６個あってそれはりストロ１２乃至６１７であり、送信プログラムで使用されるリストは５個あって、それはりストロ１８乃至６２２である。受信リスト６１３乃至６２０に含捷れるワードは、データメモリー１１９中のデータワードにアクセスするため知仙腸プロセッサ１１７が使用するアドレスであり、これに対してリスト６１２および６２２中のワードはプロセッサ１１７によって、メモリー１１４をアドレスし、送信端末を規定するために使用される。例えば、受信長リスト６１３中のワードは現在組立てられているパケット中のワードの総数を規定するデータメモリー１１９中のワードのアドレスである。各時間フレームにおいて、プロセッサ１２２は命令６０１乃至６１１を実行し、これらの命令の実行によって、リスト６１２乃至６２２の各々からの１ワードがメモリー１１９に移動される。命令６０１乃至６１１の各々は命令６０１および６０７について示したのと同一の４要素のフォーマットを持つ。これらの命令がどのように動作するかを説明するために、命令６０１の動作を考えて見よう。命令６０１が最初に実行されたときに、現在ポインタは開始ポインタに等しく、これは両方のポインタがリスト６１２の第１のワードを指していることを意味する。命令６０１が実行されると、現在ポインタは各命令について増分され、ワードがリスト６１２から読寸れてメモリー１１９に記憶されろ。リスト６１２から最後のワードが読捷れて、メモリー１１９に書かれた後では、現在ポインタは終了ポインタに等しくなる。現在ポインタが終了ポインタに等しくなったときに、現在ポインタは開始ポインタと等しい値にセットされ、このとき現在ポインタは受信入力リストロ１２の第１ワードを指しているから、リストの転送がくりかえされる。プロセッサ１２２のどこにメモーリ−１１９がワードを記憶するかはりストロ１２の現在の状態によって示される。プロセッサ１２２がメモリー１１９にアクセスする方法を理解することは重要である。メモリー′１１９の中で、この例ではプロセッサ１２２とプロセッサ１１７の間の通信に専用に使用されろ２５６ワードの二つのブロックがある。これらの二つのブロックがパラメータブロック１２０１、パラメータブロック１２０２として第１２図に図示されている。第１図のカウンタ１１５が偶数番の時間フレームであることを示すと、第１２図に示すように命令６０１乃至６１１からの実線で指示されろように、プロセッサ１２２はパラメータブロック１２０１に書き込む。クロック１１５が奇数番目の時間フレームを示したときには、プロセッサ１２２は第１２図の破線で示されるようにパラメータブロック１２０２に書き込む。プロセッサ１１７は常にプロセッサ１２２が使用していない方のブロックケ読んだり書いたりする。これらのパラメータブロックの書き込みを実現するメモリー１１９の構造の詳細については後の節で述べる。この機構によって、プロセッサ１１７がそのフレームを開始する前に、プロセッサ１２２がその時間フレームのパラメータをメモリー１１９中に完全に設定することができる。第１２図に図示されるように、メモリー１２１中の命令の位置はそれがメモリー１１９中のどのワードに書き込むかを示すが、メモリー１２３から命令が読み出すワードは、命令の現在ポインタワードによって決定される。例えば、第１２図で示すように、命令６０１はパラメータブロック１２０１あるいは１２０２のいずれかに書き込みを行なう。第６図に示したりストロ１２乃至６２２中のワードの数は取扱われている端末のデータの周波数によって決まる。受信リスト６１２乃至６１７の各々におけるワードの数は、各時間フレームの間に各リストからメモリー１１９に対して書き込みが行なわれるので、等しい。同様に各時間フレームの間に各リストからメモリー１１９に１ワードが書き込まれるから、送信リスト６１８乃至６２２中のワードの数も寸だ等しい。しかし、受信プログラムは送信プログラムとは別の端末を取扱っているかもしれないので、受信リスト中のワードの数は送信リスト中のワードの数と等しい必要は庁い。端末を取扱う周波数はメモリー１２３中のリストからメモリー１１９を経由して受信あるいは送信プログラムに力えられたパラメータによって指定される。例えば、もし為末が毎秒９６０文字を送信していれば、端末（Ｊ受信プログラムによって８時間フレームごとに取扱わなければならないが、もし端末が毎秒４８０文字を送信している々らば、端末は１６時間フレームごとに取扱われる。毎秒４８０文字を取扱う端末は、毎秒９６０文字を送信する端末の半分だけ取扱えばよいので、ひとつの受信プログラムは毎秒４８０文字を送信する端末を１６端本まで取扱うことができ、これに対して毎秒９６０文字を送信する端末は８端末取扱うことができろ。さらに、ひとつの受信プログラムは異るデータ周波数で動作する複数の端末を取扱うことができる。例えば、ひとつの受信プログラムが９個の端末を取扱う状況を考え□よう。第１図の端末１１１および１２４は毎秒４８０文字を取扱うものと仮定し、これに対して端末１１０と１２５を含む７個の他の端末は毎秒９６０文字で送信しているものと仮定しよう。第７図はメモリー１２３に含まれた第６図のりストロ１２乃至６１７の各々の内容を図示している。リスト６１２乃至６１７の各々は１６ワードを含んでいろ。第７図に示したメモリーの配置は第６図の受信入力ワード用のものであるとすれば、ワードゝ０”は端末１１０に関連する入力メモリー１１４中のワードをアドレスし、ワードゝゞ１″は端末１１０に関連した入力メモリー１１４中のワードをアドレスする。各リストを形成する１６ワードは時間フレームに１ワードの割合でメモリー１１９に１１次に送信される。グループ７００においては、ワードゝゝ１″が送信されたときに、端末１１１の１＜ラメータはメモリー１１９に対して送信され、グループ７０１においては、ワードゝゝ９″が送信されたときに、端末１２４に関連したパラメータがメモリー１１９に送信される。この結果として端末１１１および１２４は１６時間フレームに１回たけ取扱われろことになる。第７図では簡単のため端末１１０．１１１．１２５お工び１２４に関連したワードだけが示されている。第８図は端末１１０．１１１．１２４および１２５が第７図に規定されたリストのくりかえし伝送で取扱われる時間フレームを示している。線８０１乃至８０４の正のパルスはその線に関連した端末がその時間フレームの間に取扱われることを示している。第８図の線８０１および８０４は端末１１０および１２５が８時間フレームに１回取扱われることを示しており、これに対して線８０３および８０２は端末１２４および１１１が１６時間フレームに１回取扱われろことを示している。８時間フレームの各々のグループで６個の他の端末が取扱われる。第８図に図示した端末の取扱いは第７図に示したリストのワードが共通制御１２０によって修正されろ捷で継続する。第８図の線８０１に関して言えば、第７図に示したリストのワードゝゝ０″は、プロセッサ１１７を動作して、周期８０５．８０６．８０７および８０８の間に端末１１０を取扱うようにし、第７図のワードゝゝ８″はプロセッサ１１７を動作して、周期８ｉ３．８１４および８１５の間に端末１１０を取扱うようにする。第７図のワードゝゝ１　／／は線８０２で示すように、端末１１１が周期８０９および８１１で取扱われるようにし、一方策７図のワードゝゝ９″は、線８０３で示すように、端末１２４・をサーゼス周期８１０および８１２の間で取扱われるよ゛うにする。先の説明はプロセッサ１２２によるメモリー１１９に対する第７図のワードの連続再送の繰返しの性質を示している。送信プログラムで用いられる第６図のりストロ１８乃至６２２は受信プログラムに関連するリストと同様に、端末のデータ伝送速度と同様の関係を持っている。受信リストのデータ周波数と送信リストのデータ周波数の間には固定した関係はないことを理解することは重要である。受信プログラムは第９図にフローチャートによって図示されている。このプログラムはメモリー１１８に記憶されており、プロセッサ１１７の動作を制御する。第８図および第７図に関連した説明で先に述べたように、このプログラムは多数のデータ端末を取扱うように時分割的に使用されろ。第６図に示すようにメモリー１２３のリストから、各時間フレームの間にメモリー１１９に対して異るパラメータを転送することによって、８！４分割が実現されろ。どの特定のフレームにおいても、受信プログラムは０・とつのデータ端末たけ全取扱い、こ？＋、はメモリー１１９に記憶されたパラメータを参照することによって実行される。メモリー１１９に記憶された各パラメータは、それが選択されたリストの名前によって指定される。例えば、パラメータがメモリー１２３の受信入力リストから、メモリー１１９に移されたときに、これはメモリー１１９において受信入力という名前で参照される。第６図の受信状態、受信長、受信カウントおよび受信バッファのリストはメモリー１１９中の所望のデータワードの位置を指すアドレスポインタである。受信ポートの中のワードはデータとして使用され、受信入力からのワードはメモリー１１４中のワードに対するアドレスポインタで・ある。次に第９図に関連して用いられろ記法を説明する。第９図において、受信バッファは受信バッファリスト６１５から送信され、メモリー１１９に記憶されるパラメータを指定し、これに対し？受信バッファはこのパラメータがメモリー１１９中のワードに対してポインタとしてこのパラメータが使用されることを指定し、受信バッファはそのワードの内容を示す。受信バッファがポインタとして用いられろときに、そのパラメータの内容はデータとしてではなくアドレスとして使用される。パラメータ受信バッファは端末によって送信されているデータワードを記憶するのに使用されているバッファのアドレスである。（増化バッファ）〔０〕はパラメータ受信バッファによって指定さハ、ろバッファの第１ワードを指す。び受信バッファ）はバッファの開始を示し、括弧の中の数値は特定の動作で、バッファのどのワードが参照されるかを決定する。この記法はまた受信入力、受信状態、空きポインタ、受信ポート、受信カウントおよび受信長に関しても使用される。受信プログラムの動作を説明するために、第２図乃至第５図に関して説明した先の例を考えよう。ブロック９０１は受信入力によって規定されるアドレスはメモリー１１４中の有効なワードを参照しているかを検査する。もしこの時間フレームでは受信プログラムが不動作であれば、受信入力のパラメータとして有効でないアドレスがプロセッサ１゛２２によって与えられる。もしアドレスが有効でなければ、ブロック９０１てよって受信プログラムではそれ以上の有用な仕事は行なわれないことになる。もしブロック９０２が実行されれば、受信入力によって規定されるメモリー１１４のアドレスからその端末からのワードが読み出され、ブロック９０３はこれがデータ端末からの新しいデータワードか古いデータワードかをチェックする。ＤＩＵが端末力・らデータワードを受け取るたびに、これはその前の値から制御サンプルビットの状態を変化する。受信プログラムはそれが”受信状態のデータ、端末から処理した最後のデータワードからの制御サンプルビットの状態を常に保持している。ブロック９０３は受信プログラムが新しいデータワードたけを処理するために、この制御サンプルビットの現在の状態をへ信状態に記憶された状態と比較することによって検査を行なう。もしこの二つの状態が等しくなければ、新しいデータワードがメモリー１１４に存在することになる。もし新しいデータワードが存在すれば、制御サンプルビットの新しい状態はブロック９０４でへ信状態に書き込捷れる。ブロック９０５が次に実行され、パケットの長さを規定する受信長がＯに等しいかどうかを検査する。もしパケット長が０に等しくなければ、現在のデータワードは新しいパケットの第１ワードではないので、ブロック９０６乃至９１１は実行されない。もしパケット長が０に等しければ、これは現在のデータワードが新しいパケットの第１ワードであることを示し、第２図および第３図の説明で述べたように、この新しいパケットを組立てるために、バッファが空きバッファ待ち行列から割当てられる。空きバッファ待ち行列からのバッファのこの割当てと受信長および受信カウントの更新がブロック９０６乃至９１１によって実行されろ。パケットの第１ワードはデータ長を定義し、このワードはブロック９０６によってへ倍長に記憶される。ここではパケットの第１ワードが受信されたことになるので、ブロック９０７はへ信カウントを１“に更新する。第２図で示すように、空きポインタは受信プログラムによって捕捉され入来パケットを記憶するためのバッファとして使用するべき空きバッファを指している。これはブロック９０８によって空きポインタラへ信バッファに入れることによって実行される。ブロック９０９はへ信バッファが利用できる空きバッファが存在しないことを示すＯには等しくないことを確認するために検査を行なう。利用できる空きバッファが存在しないときには、後述するように、受信プログラム（よっていずれかの記憶位置の二重書きが行なわれないようにブロック９１２が防止する。利用できるバッファが存在すれば、ブロック９１０は第３図に示した空きリストの中の第２の空きバッファであったバッファｃ６指すように空きポインタを更新する。ブロック９１０は（”受信バッフ・ア）

〔０〕によって指されるバッファＢの第１ワードをとり、これを空きポインタに入れる。従って空きポインタは空きバッファ待行列の次の空きバッファであるバッファＣを指すようになる。ブロック９１１は捕捉されたバッファＢの第１ワードを０にセットし、これによってこれが挿入されたリストの最後のバッファであることを示す。ブロック９１１が実行された後で、バッファは第３図に示す状態となる。次にへ信バッファがバッファとしての有効なアドレスでない位置を指すことによってこのパケットに割当てるためのバッファがなかったことを確認するためのブロック９１２が実行され、そのときにはブロック９１３は実行されない。もしブロック９１３が誤って実行されろと、データがメモリー１１９の誤った位置に書き込−４１ｉ′Ｌることになる。もしブロック９１３が実行されれば、ワードは電信カウントによって規定され、るバッファＢ中の位置に書き込捷れる。バッファの第２ワードについては、受信カウントはゝゝ１″であるから、従ってバッファＢのワード１にはパケットの長さが書き込才れていることになる。ブロック９１４は受信さねたへ信カウントのデータワードの値を更新し、ブロック９１５はこれを１信長によって与えられるパケットの予期されろ最大のデータワードの数と比較する。もしパケット全体が受信されていなければ、そのときにはこの特定の時間フレームについてプログラムが実行される。パケット全体が受信された後で、受信プログラムはブロック９１６乃至９２１を実行する。これらのブロックの目的は第４図で説明したように、バッファＢを送信待行列に追加することである。初期化のステップとして、ブロック９１６はへ倍長ｆ：０にし、従って次の新しいパケットが開始したときに、ブロック９０５が正しく実行されるようにする。ブロック９１７と９１８は送信データ端末番号をバッファＢに入れ、これによって受信データ端末が送信データ端末を識別できるようにする。ブロック９２０と９２１では、ブロック９２０は受信端末への送信を待っている待行列バッファの最後のバッファであるバッファＧの最初のワードを更新することによって、バッファｆ３ｆ送信リストに入れ、ブロック９２１は送信待ち終りのワードを更新して、バッファＢｉ指’１−　、Ｊ：う（〔する。送信待ち終りワードは待行列終了配列としてならべられており、その配列の開始アドレスは行待ち終り（ＱＥＮＤ）としてシンボリツクは定義され、ポート番号でインデクスされる。ブロック９２０においては、待ち終り〔ｚ〕

〔０〕は、そのポート番号が２であるような待ち終り配列の送信待行列終了ワードによって指示されるバッファを参照する。ブロック９２１は待ち終り〔ｚ〕（ＱＦ、ＮＤ〔Ｚ〕）がただ待ち終り配列の受信バッファリアドレスを格納した記憶位置を定義するだけであるから、もつと直接的である。第１０図のフローチャートに図示され、メモリー１１８に記憶された送信プログラムは、端末に対して送信を待っている多数のパケットの間で時分割的に使用される。この時分割はプロセッサ１２２からプロセッサ１１７に対してメモリー１１９を経由して与えられる第６図のりストロ１８乃至６２２からのパラメータによって制御される。送信プログラムの動作を説明するために、送信されるべきパケットは、今プログラムが実行している特定の時間フレームについて第４図に示されるように構成されているものと仮定しよう。ブロック１００２は送信待ち先頭が送信待ち先頭のパラメータの正当なアドレスであることを確認するための検査を行なう。もしこのパラメータが無効なアドレスであれば、これは送信プログラムがこの時間フレームては有用な仕事はしないように表示する。ブロック１００３は５信待ち先頭が実際のバッファを指していることを確認するためにチェックする。も−諌信待ち先頭が０を含んでいれば、これはこの時点で、送信準備のできたパケットが存在しないことを示す。もし送信すべきパケットが存在しなければ、これは受信プログラムがまだパケットを完成していないことを示す。もし送信を待っている完全に組立てられたパケットが存在すれば、ブロック１００４が実行される。ブロック１００４は（５信待ち先頭）〔送信カウント〕によって定義されるデータメモリー１１９中のバッファＤからワードを読み、このワード１５信出力によって定義される出力メモリー１１６中の記憶位置に記入する。ブロック１００５は５信カウントを１だけ増分するように動作する。ブロック１００６は（”送信待ち先頭）〔１〕で定義されるパケット長「５信カウントで定義されるすでに送信されたワードの数と比較し全パケットの送信が完了したかどうかをチェックする。もし送信すべきワードがまた残っていれば、プログラムがそれ以上実行する仕事はなく、この時間フレームでは終了する。もし全パケットの送信が完了していれば、そのときにはブロック１００７乃至１０１３に実行しなければならず、このためのメモリー１１９の構成を第５図に図示する。ブロック１００７乃至１０１３の実行のはじめで、メモリー１１９は第４図に示すよう知構成されている。ブロック１００７乃至１０１３によって、バッファＤは空きリストに戻され、′ 送信待ち先頭はバッファＧの第１ワードを指すように更新される。フロック１００７は５信カウントを１に初期化して新しいパケットを取扱う準備をする。ブロック１００８はへ信待ち先頭に含寸れたアドレスを一時的に記憶する。ここでＹはバッファＤの第１ワードのアドレスを含んでいる。バッファＤのワード０はバッファＧのアドレスを含み、ブロック１００９は、バッファＧのパケットを次に送信するので、バッフ７Ｇのこのアドレスを嘔信待ち先頭に記憶する。ブロック１０１０と１０１１はバッファＤｉ空きリストに戻す。空きリストの第１のバッファは現在はバッファＣであり、第４図に示すように空きポインタはバッファＣを指している。ブロック１０１０は空きポインタのアドレスをバッファＤの第１ワードに書き込み、レジスタＹに含まれていたアドレスは空きポインタに入れられる。ブロック１０１２と１０１３は第４図および第５図の例ては関係していないが、伝送を待っているすべてのバッファが送信されてし寸い、′送信待ち先頭が０を含んでいるような状態を考えている。０を含んだ送信待ち先頭は、もし空きリストに戻されたバッファが送信を待っている最後のバッファであるときに、ブロック１００９の実行によって生ずる。最後のバッファはバッファの第１ワードに常にｏｌ含んでおり、これが最後のバッファであることを示している。ブロック１０１３は単に受信プログラムが送信のために書き込みを行なう次のｌ＼ツファを５信待ち先頭が指すようにするために受信プログラムを動作させる目的を実行するたけである。ブロン’７１０１４は他の時間フレームでこの特定の送信ルーチンによって取扱われた出力メモリー１１６中の記憶位置ヲ学に０にセットする。出力メモリ−１１６からワードが読まれたときに、これは分配装置１１３によって０にセットされることはないので、このことが必要になる。パラメータプロセッサ１２２、ｐｐプログラムメモリー１２１およびＰＰデータメモリー１２３の詳細なブロック図を第１３図および第１４図に図示する。プロセッサ１２２はメモリー１２１に記憶された命令を実行し、メモリー１２３からデータを読む。メモリー１２１は構成要素１４０８乃至１４１１から成り、メモリー１２３は構成要素１３１２乃至１３１５から成る。メモリー１２１は構成要素１４０８乃至１４１１から成り、メモリー１２３は構成要素１３１２乃至１３１５から成る。第１３図および第１４図の残りの構成要素はプロセッサ１２２を構成する。プロセッサ１２２に関して言えば、時間カウンタ１４１３とタイミングデコーダ１４１２がプロセッサ１２２に必要庁すべてのタイミング情報を供給する。制御はメモリー１２１から読１Ｆ１．た命令コードに従ってマイクロ制御メモリー１４０５に記憶されたマイクロプログラムの実行によって実現されろ。プロセッサ１２２は一時記憶のための種々のレジスタを有している。Ｃレジスタ１３０１はマイクロプログラムの実行のための定数を発生し、記憶するのに使用される。データレジスタ１３０２はデータ人力バッファ１３１１ｉ通してメモリー１１９から送信されたワードを記憶する。Ａレジスタ１３０３とＢレジスタ１３ｏ４は制御メモリー１４０８がら読１ｉ″したワードを記憶するのに使用され、ＡＬＵレシス９１３０６ハＡＬＵ　１３０７からの結果を記憶するのに使用される。セレクタ１３０５はＡＬＵ１３０７のＡ入力の信号源を選択し、セレクタ１３２６はＡＬＵ’１３０７のＢ人カを選択する。マイクロプログラム制御の下に、ＡフラグとＢフラグはＡＬＵ１３０７で実行さ、Ｉ″１５た比較の結果を記憶する。ポリング論理１４０３はマイクロプログラムの制御えよって、Ａフラグ１４０１あるいはＢフラグ１４０２のいずれかの内容と時間カウンタ１４１３の内容を記憶する。論理１４０３は共通制御１２０に対して、プロセッサ１２２がサービスを要求しているがどうがを知らせ、サービスを必要とする時間フレームを指定する。プロセッサ１２２の種々の構成要素に対する制御情報は、制御レジスタ１４０４とマイクロ制御メモリー１４０５によって発生されるマイクロ制御ビットｃ１がらＣ３２によって与えられる。／モリー１２１は共通制御１２０あるいはプロセッサ１２２のいずわ、かによってアクセスされる。制御１２゜はタイミングデコーダ１４１２によって発生される時刻Ｔ６でバス１２６’ｅｇ由してメモリー１２１にアクセスすることができる。この時間の間にマイクロプログラムのビットＣ３と０４はセレクタ１４０９がケーブル１４１５を経由して制御１２０からデータを受信する条件を作る。制御論理１４１０はＴ６信号によって、制御１２０からケーブル１４１４Ｑ経由して送信された読み出しあるいは書き込み信号を受理する条件となり、制御論理１４１０は出力セレクタ１４１１ｆ：ケーブル１４１６を通して制御１２０から送信されたアドレスを受信する状態とする。ケーブル１４１４を経由して送られて来た読み出しあるいは書き込みの信号は時刻Ｔ６で制御メモリー１４０８を読み出すかあるいは書き込むかを決定する。プロセッサ１２２は時刻Ｔ６以外の任意の時点でメモリー１２１にアクセスすることができる。プロセッサ１２２によるメモリー１２１へのアクセスについては以後のパラグラフで詳細に説明する。メモリー１２３は制御１２０あるいはプロセッサ１２２のいずれかによってアクセスすることができる。制御論理１３１４は制御１２０がケーブル１３２１を経由してアクセスを要求したとき、あるいはプロセッサ１２２が導体１３２３あるいは１３２４を経由してアクセスを要求したときに、プロセッサ１２２あるいは制御１２０のいずれがアクセスを許されるかを決定する。制御論理１３１４はセレクタ１３１２と１３１５が適切な情報源０からそわそれアドレスとデータを受けるように正しく条件付けする。制御１２０からのアドレスはケーブル１３２２を経由して送信され、データはケーブル１３１９を経由して送信される。プロセッサ１２２からのアドレスはアドレスレジスタ１３１６から送信される。制御１２０は寸た導体１３２４（ｚ経由して要求を送信することによって論理１４０３からの状態を読む。論理１４０３はこの要求に、応動して、ケーブル１３２５’ｅ経由して、要求フラグの状態と時間カウンタ１４１３からの先て記憶された情報を送信する。論理１４０３が必要な情報を送出した後で、これは要求フラグをリセットする。先に述べたようにプロセッサ１２２は各時間フレームの間に２５６個の命令を実行する。時間カウンタ１４１３は時間フレーム毎に２５６時間周期を発生し、各時間周期でひとつの命令が実行されろ。プロセッサ１２２の命令はすへて４ワードから成っている。これらの命令の一例は第６図の命令６０１に図示されている。この命令は制御メモリー１４０８に記憶されており、ハス１４１８を経由して時間カウンタ１４１３に↓つてアクセスされる。各々の命令はタイミングデコーダ１４１２によって発生されろ８個の時間周期の間に実行される。時間カウンタ１４１３の最下位のビットはバス１４１９−（ｒ−経由シてタイミングデコーダ１４１２に送出され、これらのビットが８個の時間周期を決定する。第１の時間周期ＴＯの間では制御メモリー１４０８から命令コードが読捷れて、命令コードレジスタ１４０６に記憶される。命令コードレジスタ１４０６の内容は次にマイクロ制御メモリー１４０５の最下位のアドレスビットを形成するのに使用される。マイクロ制御メモリーの最下位のアドレスビットは時間カウンタ１４１３によって与えられる。８個のマイクロコードワードがマイクロ制御メモリー１４０５からアクセスされ、制御メモリー１４０８から読まれる各命令について、制御レジスタ１４０４に記憶される。制御レジスタ１４０４の出力はマイクロプログラムビットＣ１乃至Ｃ３２であり、これは制御メモリー１４０８の最下位の２ビツトのアドレスビットを含むプロセッサ１２２の種々の構成要素を制御するために使用される。制御メモリー１４０８の下位の２ビツトのアドレスビットの制御によって、マイクロプログラムが現在実行されているメモリー１４０８中に記憶された命令中の４ワードをランダムにアクセスすることができる。マイクロプログラムワードのフォーマットを第１５図に示す。マイクロ命令１５０１乃至１５１６はマイクロ制御メモリー１４０５に記憶された個々のマイクロ命令を指す。マイクロメモリーアドレスと名付けた列はマイクロ制御メモリー１４０５中の命令の各々のアドレスを示す。ｐｐプログラムメモリーと名付けた列はＰＰプログラムメモリー１２１の制御に関連したマイクロコードのビットＣ１乃至Ｃ６を定義する。ＰＰプログラムメモリーの各欄の内容はシンボリックに表示されているが、当業者にはこれらのシンボリックな表現を実際のマイクロコードのビットＣ１乃至Ｃ６に変換する方法は明らかであろう。ＡＬＵと名付けた列はＡＬＵ１３０７のオペランドの源とＡＬＵ１３０７が実行オる算術機能レボしている。これらの内容もまたシンボル表示しである。フラグ制御と名付けた列はＡフラグ１４０１とＢフラグ１４０２の更新を指定する。指定されたときには、特定のうラグの内容は導体１３１８を経由してフラグ１４０１および１４０２に送信されて来たＡ　Ｌ　Ｕ　１３０７のイコール出力端子と同一の状態にセットされる。フラグ制御の列で使用される表記法の例をマイクロ命令１５０６について説明する。列Ａのゝゝ１″はＡ　Ｉ、　Ｕ１３０７のイコール出力が、マイクロ命令１５０６の実行の終りでフラグ１４０１に挿入されることを意味する。レジスタ制御と名付けた列は特定の命令の間にどのレジスタを動作するかを規定するのに使用される。例えば、マイクロ命令１５０２の列Ｂに入ったゝゝ１″はバス１３１７ｉ経由して制御メモリー１４０８の出力から送信さり、た情報がこのマイクロ命令の終りでＣレジスタ１３０４に記憶されることを示す。Ｃレジスタの内容と名付けた列は命令の終りでＣレジスタに格納される実際の内容を規定する。例えば、マイクロ命令１５０２はＣレジスタに０が格納されることを指定する。ポリラグ論理と名付けた列はポリラグ論理１４０３にＡフラグ１４０１あるいはＢフラグ１４０１のいずれが与えられるかを示す。ｐｐデータ制御と名付けた列はＰＰデータメモリー１２３の読み出しあるいは書き込みを何時実行するかを示す。フラグリセットと名付けた列は、ＡあるいはＢフラグを何時ゝゝＯｈにリセットするかを示す。次に第１５図に示したマイクロコード命令を第１３図および第１４図のプロセッサ１２２、ＰＰデータメモリー１２３、ＰＰプログラムメモリー１２１に適用する例を示そう。この例は第７図および第８図に関連して説明した前述の例をさらに詳細に説明するものである。この例について、制御メモリー１４０８とメモリー１２３の適切な内容を第１６図乃至第１９図に示した。、ブロック１６０１は制御メモリー１４０８に記憶された命令を示し、ブロック１６０２はメモリー１２３のメモリー１３１３に記憶された第７図に示したものと同様のパラメータリストを示す。ブロック１６０１の命令は時刻ＴＯで制御メモリー１４０８から現在アクセスされたものである。命令コードは命令コードレジスタ１４０６に格納される。命令コードビット１１乃至１５はタイムカウンタ１４１３からの下位のビットと関連してマイクロ制御メモリー１４０５をアドレスし、制御レジスタ１４０４に書き込まれたマイクロコード命令にアクセスする。時刻Ｔ１において、マイクロコード命令１５０２はブロック１６０１から１４’ （ｉ７含むポインタワードを読み、このワードをレジスタＢ１３０４に記憶する。命令１５０２はまた９０″をＣレジスタ１３０１に入れる。Ｔ２のはじめで、マイクロコード命令１５０３はマイクロ制御メモリー１４０− ５から制御レジスタ１４０４に読捷れる。マイクロコード命令１５０３はＣレジスタ１３０４とＣレジスタ１３０１’（ｉ＝加算してその結果をアドレスレジスタ１３１６に記憶し、ここでその結果はメモリー１３１３にアクセスするために用いられる。さらに、マイクロコード命令１５０３はメモリー１３１３へのアクセスを開始し、この動作は時刻Ｔ６で完了する。メモリー１３１３からアクセスされるワードはアドレスレジスタ１３１６によって規定される。メモリー１３１３によってアクセスされたワードはこの例ではブロック１６０２のワード１４である。１だマイクロコード命令１５０３はブロック１６０１から１５を含むＥＮＤワードをアクセスし、これｉＡレジスタ１３０３に記憶する。さら・に、Ｃレジスタの内容は更新されてゝゝ１″を含むようになる。Ｔ３のはじめで、マイクロコード命令１５０４がマイクロ制御メモリー１４０５から取り出され、制御レジスタ１４０４に記憶される。マイクロコード命令１５０４はＣレジスタ１３０４とＣレジスタ１３０１ｉ加算することによって、Ｃレジスタ１３０４に記憶されたポインタを増分する。時間Ｔ４の間に、マイクロコード命令１５０５がアクセスされ、これはＣレジスタ１３０４とＣレジスタ１３０１の加算を続け、この加算の結果をブロック１６０１のポインタワードに書き込む。捷だマイクロコード命令１５０５は加算の結果’（ｉ７ＡＬＵレジスタ１３０６に書き込む。時間Ｔ５の間にマイクロコード命令１５０６はブロック１６０１からのＥＮＤワードを含むＡレジスタ１３０３の内容’１ＰＯＩＮＴＥＲワードを含むＡＬＵレジスタ１３０６の内容と比較する。ここで述べている例では、Ａレジスタ１３０３はＡＬＵレジスタ１３０６の内容は等しいので、ＡＬＵ１３０７はイコール端子から導体１３１８を通してＡフラグ１４０１　Ｐに５１″を送出し、これはマイクロコードのビットＣ３１の制御下にゝゝ１″を記憶する。時間Ｔ６の間に、共通制御はメモリー１２１に対してアクセスを行なう。Ｔ６の間にプロセッサ１２２に、ｒ、つて実行される唯一の動作は、メモリー１３１３の出力をデータ出力レジスタ１３１０に記憶することである。時間Ｔ７の間に、ブロック１６０１のＯＰ　Ｃ０ＤＥ　ワードはバッファ１４０Ｔの出力と共に書き込捷れる。バッファ１４０Ｔの出力はブロック１６０１のＯＰ　Ｃ０ＤＥとして示したものと等しく、例外はビット１５と１４がそれぞれＡフラグ１４０１とＢフラグ１４０２の状態によってそれぞれ制御されるので、Ａフラグ１４０１の出力であるビット１５が１１″に等しくなっているということである。マイクロコード命令１５０８はバッファ１４０７の出力を制御メモリー１４０８に書き込む。時刻Ｔγの終りにおける制御メモリー１４０８の命令の内容は第１７図のブロック−１７０１に示されている。次の時間フレームの間に、ブロック１７０１に示された命令が実行される。ブロック１７０１のＯＰ　Ｃ０ＤＥワードの上位の５ビツトはマイクロ制御メモリー１４０５のアドレスを形成するから、時間Ｔ１の間にはメモリー１４０５からワード３１でなくワード２３１がアクセスされる。マイクロコード命令１５１０と１５１１は先のパラグラフのマイクロコード命令１５０２および１５０３と同一の動作を実行する。これらの動作はブロック１７０２のワード１．５をアクセスを開始することである。このワードはマイクロコード命令１５１５によってデータ出力レジスタ１３１０に格納される。しかしマイクロコード命令１５１１はブロック１７０１のｇＮＤワードにアクセスするのではなく、ブロック１１０１の５ＴＡＲＴワードにアクセスして、このワードをＡレジスタ１３０３に記憶する。時間Ｔ３において、マイクロコード命令１５１２はＡレジスタ１３０３’ｅＯを含んでいるＣレジスタ１３０１に加算する。この加算の目的はＡレジスタ１３０３の内容をセレクタ１３０５とＡＬＵ１３０７’に経由してセレクタ１４０９の入力に与え、ここでこれを時間Ｔ４の間にメモリー１４０８に書き込めるようにすることである。時間Ｔ４において、マイクロコード命令１５１３はブロック１７０１の開始アドレスを含むＡレジスタ１３０３の内容１１８０１のＰＯＩＮＴＥＲワードに書き込む０時刻Ｔ５において、マイクロコード命令１５１４はフラグリセットＡの欄にゝ１″が書いであることによって示されるようにＡフラグをリセットする。マイクロコード命令１５１５については先に説明した。時間ＴＩにおいて、マイクロコード命令１５１６はバッファ１４０７の出力を命令ワードに書き込む。時間Ｔ７の終りで、制御メモリー１４０８の命令の内容は第１８図のブロック１８０１で示すようになっている。次の時間フレームの間に、実行された命令はブロック１８０１に示されており、この命令はマイクロ制御メモリ−１４０５’ｉ動作して、マイクロコード命令１５０２にアクセスするようにする。実行の終りで、命令は第１９図のブロック１９０１に示すように変更されている。データメモリー１１９を表わす詳細なブロック図を第１１図に示す。バス１１１４および１１１５上の制御信号を除く第１１図に示したすべての制御信号とアドレスビットはプロセッサ１１７によって発生される。第１２図に関連して先に述べたように、プロセッサ１２２から来たパラメータはメモリー１１９のプロセッサ１２２１Ｃよって実行されている命令に関連したアドレス位置に記憶され、時間フレーム当りでは２５６の命令が実行される。各命令はケーブル１１１１１１通して伝送される第１４図の時間カウンタ１４１３の最上位のビットによってプロセッサ１２２で定義される時間周期に関連している。時間周期を定義するアドレス情報はバス１１０１ｉ通して伝送されるビットＣＴ２乃至１０としてプロセッサ１１７によって発生され、バス１１０１を経由して伝送される情報はケーブル１４１８を通して伝送される情報と等しい。プロセッサ１２２がメモリー１１０９にアクセスすることが許されている時間の間にプロセッサ１１７はセレクタ１１０２がメモリー１１０９へのアドレスビットとしてビットＣＴ２乃至ＣＴ１０’ｉｚ選択するように、バス１１０３上の正しい制御信号を発生する。セレクタ１１０３はこれらのビットをアドレスバス１１０４を通してメモリー１１０９および１１１０に送信する。アドレスバス１１０４上の最上位のビットはメモリー１１０９あるいはメモリー１１１０のいずれをアクセスするかを選択するのに使用される。この決定は導体１１１２’ｌｚ経由してメモリーｉ　ｉ　ｉ　ｏｖＣまたインバータ１１０８と導体１１１３を経由してメモリー１１０９に送られる最上位のビットの状態にもとづいて行なわれる。もし最上位のビットかゝ゛１″であれば、メモリー１１１０がアクセスされ、さ、も々ければメモリー１１０９がアクセスされろ。導体１１１８上のビットＣＴ１１によって制御されるメモリー１１０９の最上位のアドレスビットはセレクタ１１０６と導体１１１６を経由して伝送される。このアドレスビットはメモリー１１０９のパラメータブロック１２０１．１２０２のいずれをアクセスするかを決定する。パラメータブロック１２０１はメモリー１１０９の下半分であり、パラメータブロック１２０２はメモリー１１０９の上半分である。任意の時間フレームにおいて、この最上位のアドレスビットの目的はプロセッサ１１７によってメモリー１１０９のいずれの半分をアクセスし、プロセッサ１２２によっていずれの半分をアクセスするかを決定することである。この決定はビットＣＴ１１を用いて行なわれる。導体１１１８を経由して伝送されるビットＣＴ１１は時間フレームが奇フレームか、偶フレームかを示す。インバータ１１０５はビットＣＴＩＩの状態を反転する。セレクタ１１０６はビットＣＴ１１’ａ＝反転したものあるいは反転しないもののいずねをメモリー１１０９に送るかを選択する。制御信号５ＲＶＯＵＴあるいは５ＲＶＩＮはセレクタ１１０６を制御するために使用され、プロセッサ１２２がメモリー１１０９にアクセスするときに、プロセッサ１１７が５ＲＶＯＵＴあるいは５ＲＶＩＮのいずれかを発生する。ゲート１１０７は信号５ＲＶＯＵＴおよび５ＲＶＩＮに対してＯＲの機能を実行し、その出力をセレクタ１１０６の制飴Ｊ入力に送信する。もしこの制御入力がゝゝ１″であって、プロセッサ１２２が制御メモリー１１０９にアクセスすることを示していれば、このときにはＣＴ１１のビットが導体１１１６に送信されるが、もしゲート１１０７の出力がゝゝ０″であってプロセッサ１１７がメモリー１１０９にアクセスすることを示していれば、インバータ１１０５の出力が導体１１０６に送信される−９この選択プロセスの結果として、プロセッサ１２２がメモリー１１０９にアクセスするときには、ＣＴ１１のビットが最上位のアドレスビットとして直接使用されるが、プロセッサ１１７がメモリー１１０９ＶＣアクセスするときには、ＣＴ１１のビットを反転したものが、メモリー１１０９の最上位のアドレスビットとして使用される。従って、任意の与えられた時間フレームでプロセッサ１１７とプロセッサ１２２はメモリー１１０９の異る半分をアクセスすることになる。プロセッサ１２２からバス１１１４に送信されろ情報はプロセッサ１２２で実行されているプログラムと同期し７て各時間周期の間にメモリー１１９に書き込捷れる。この書き込みの動作はプロセッサ１１７が適切刃時間に導体１１１７を経由して書き込みパルスＷＲＴＴＤＭを送信し、メモリー１１０２のアドレスとしてビットＣＴ２−１０を送信することによって実行される。ＣＴ２−１０のビットは第１４図の時間カウンタ１４１３によって発生されてケーブル１４１８に送信されるビットと同様である。従って、プロセッサ１２２でパラメータが発生されて第１３図のレジスタ１３１０に書き込寸れろと、これはメモリー１１０９の適切なメモリーワードにも書き込まれろ。この書き込みの動作はプロセッサ１２２で実行される各命令の終りで実行される。バス１１１４を経由してプロセッサ１２２から送信されろデータはバッファ１１１１によってバッファされ、プロセッサ１１７が５ＲＶＩＮ信号をゝゝ１″にしてバッファ１１１１を付勢したときにデータ入力バス１１１９に与えられることになる。以上述べた実施例は本発明の原理を単に例示するものであり、本発明の精神と範囲を逸脱することなく当業者には多くの他の実施例を工夫することができることが理解されたい。ＦＩ６．３ＦＩ６．　４ＦＩ６．５ＦＩ６．　６メモリー１２１および１２３のＦＩＧ、７ＦＩＧ　、９ＦＩＧ、　／６ヌモ’ｌ−１２１＄ｘび１２３の又モリーマツアメモリ−１２３ＦＩＧ、　／８ＦＩＧ、　／９メモリー１２１あよＴＪ１２Ｂ

Claims

【特許請求の範囲】１　アナログおよびディジタル端末を有する通信システムで使用する信号伝送装置において、該装置はアナログ端末およびディジタル端末の両方から受信された信号を蓄積する手段（１１４）と、ディジタル端末からの信号ギ各々のデータ通信の区別できる部分に対応するパケットに組立てろ・ために蓄積手段（１１４）に接続された手段と、アナログ信号と組立てられたディジタルパケットの両方を蓄積する手段（１１６）と；手段（１１６）に記憶された信号を適切な受信端末に分配する手段（１１３）とを含むことを特徴とする信号伝送装置。２　音声電話呼とデータパケットの組立て交換のための統合交換による通信交換方式において、該方式は複数個の電話機およびデータ端末と、該電話機からのディジタル符号化さね、た音声信号と、該データ端末からのディジタルデータ信号を予め定めら力、た記憶位置に蓄積するための第１の記憶手段と、該ディジタル符号化された音声とデータ信号を該電話機と該データ端末に対して送信するために予め定められた記憶位置に蓄積するための第２の記憶手段と、該電話機およびデータ端末からのそれぞれ符号化された音声信号とディジタルデータ信号を交換し、該符号化さオ］た音声とディジタルデータ信号を該第１の記憶手段の該記憶位置に記憶し、該符号化された音声とディジタルデータ信号を該第２の記憶手段から該電話機とデータ端末にそれぞれ転送する装置と、該第１の記憶手段から該第２の記憶手段への該音声およびディジタルデータ信号の交換とそこから該電話機および該端末への通信を制御するようプログラム命令の受信に応動する交換プロセッサを有し、該交換プロセッサは第１のプロセッサと該プログラム命令を該第１のプロセッサに供給するための第１のプログラムメモリーと、第１のデータメモリーと、第２のプログラムメモリーからの命令の受信に応動する第２のプロセッサと、該第２のプロセッサにデータを供給する第２のデータメモリーを含み、該第１のメモリーは該第２のプロセッサと共同して該第１のプロセッサの動作を制御し、該第２のデータメモリーは該第１のプロセッサを経由して該第１のデータメモリーの該第１の記憶手段から読−ｉ　ｒｔだデータのパケットを組立て、該組立てられたデータパケットを該第１のデータメモリーから、該装置を経由して該端末のひとつの宛先に送信するために該第２の記憶手段に転送するために該第１および第２のプロセッサと共同する複数個の記憶位置を有することを特徴とする通信交換方式。３　請求の範囲第２項に記載の発明において該第２のプロセッサは該第２のプログラムメモリーからの該命令の受信に応動して該データメモリー中の第２の記憶位置からの内容を読み取り、該第２の記憶位置の該読み取られた内容を該第１のデータメモリーの第３の記憶位置に記憶するようになっており、該第１のプロセッサは該第１のプログラムメモリーからの該命令と、該第３の記憶位置の該内容の受信に応動して該第１の記憶手段からディジタルデータの第１のワードを読むことを特徴とする信号転送装置。４　請求の範囲第３項に記載の発明において、該第２のプロセッサは該第２のプログラムメモリーからの該命令に応動して、該第２のデータメモリーの第４の記憶位置の内容を読み、該第１のデータメモリーの第５の記憶位置に該第４の記憶位置の該内容を記憶し、該第１のプロセッサは該第１のプログラムメモリーからの該命令と該第５の記憶位置の該内容に応動して、該第１のデータメモリーの該第１のワードを該出力端末中の該宛先のものに関連したパケットの一部として記憶することを特徴とする信号転送装置。５　請求の範囲第２項に記載の発明において、該第２のプロセッサは該第２のプログラムメモリーからの該命令のひとつＯ受信に応動して、該第２のデータメモリーの第６の記憶位置の内容を読み、該第６の記憶位置から読まれた内容を該第１のデータメモリーの第７の記憶位置に蓄積し、該第１のプロセッサは該第１のプログラムメモリーがらの該命令と、該第７の記憶位置の該内容に応動して、該第１のデータメモリーに記憶された該データ端末の該ひとつに関連した該パケットからワードを読むことを特徴とする信号転送装置。６　請求の範囲第５項に記載の発明において、該第２のプロセッサは該第２のプログラムメモリーからの該命令の他のものの受信に応動して該第２のデータメモリーに記憶された８番目の記憶位置の内容を読み、該８番目の記憶位置の内容を該第１のデータメモリーの９番目の記憶位置に記憶し、該第１のプロセッサは該第１のプログラムメモリーからの該内容と該９番目の記憶位置の該内容の受信に応動して、該パケットからの該ワードを該データ端末の該宛先のひとつに関連した該データメモリー中のワードに記憶することを特徴とするデータ転送方式。７　通信している端末の間でアナログおよびディジタル信号を転送するために共通の処理および制御設備を利用する方法において、アナログおよびディジタル端末の両方から受信された信号を記憶し、ディジタル端末からの信号を各々のデータ通信の区別できる部分に対応するパケット全組立て、アナログ信号と組立てられたパケットを対応する受信端末に送信する各段階を含むことを特徴とするアナログおよびディジタル信号の転送方式。８　電話機の間で音声信号を通信し、データ端末からのデータ信号をデータパケットに組立て、組立てられたデータパケットをデータ端末に送信する方法において、該電話機のひとつとデータ端末のひとつからのそれぞれの音声信号とデータ信号を取扱って入力メモリーに記憶し、該入力メモリーからの音声信号を出力メモリーに記憶するように送信し、該出力メモリーからの音声信号を該電話機のひとつに通信肱該入力メモリーからのデータ信号を該バッファが完全なパケットを含むまで該データ端末の内の宛先に関連したデータメモリー中のバッファに記憶するように転送し、該完全なパケットを含む該バッファからのデータ信号を通信して該出力メモリーに記憶し、該出力メモリーからのデータ信号を該データ端末の内の該宛先に送信する段階を含むことを特徴とする通信方式。