JPS59224942A - デイジタル交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディジタル交換機に関し、特に通話路用記憶
部を階層的に構成し、かつ＃層内の高速記憶部のアクセ
ス・サイクルを即時呼、蓄積呼および交換処理用プログ
ラムで共用して、即時呼、蓄積呼および交換処理用プロ
グラムの処理を同じ記憶制御部で一括で行うことができ
るディジタル交換機に関するものである。

〔従来技術） 従来、回線交換用のディジタル交換機通話路装置は、通
話路用の小規模な記憶部を用いた即時呼のみを対象とし
た構成であり、蓄積呼については別個のシステムが必要
であった。このため、即時呼と蓄積呼を同時に交換処理
する場合においては、これら装置又はシステム間の制御
の複雑化、網構成の複雑化、及びこれに伴うコスト・ア
ップを招く欠点があった。

また、従来、小規模なシステムにおいても、通話路用記
憶部と交換処理プログラム用記憶部を別個に持つ必要が
あり、ハードウェア量の増加と制御の複雑化を招く欠点
があった。

〔発明の目的］ 本発明の目的は、これらの従来の欠点を解消するため、
回線交換とパケット交換を同一のハードウェアで扱い、
かつ通話路部と制御部の区別をせずにハードウェアを構
成することにより、トラヒックに応じた柔軟なサービス
と経済化を図ることができるディジタル交換機を提供す
ることにある。

〔発明の概要） 上記目的を達成するため、通話路用記憶部を小容量の高
速記憶部と大容量の低速記憶部とファイル記憶部とで階
層的に構成し、かつ上記高速記憶部のアクセス・サイク
ルを、即時呼または蓄積呼で使用するサイクルと、交換
処理用プログラムのサイクルに分割し、高速にデータの
読み書きが必要な即時呼と、大量のデータを蓄積する必
要がある蓄積呼と、交換処理用プログラムとで同一記憶
装置を共用することに特徴がある。

〔発明の実施例〕

以下、本発明の実施例を、図面により説明する。

第１図は、本発明の実施例を示すディジタル交換機の概
略プルツク図である。

第１図において、ｌは時分割多重伝送路の即時呼と蓄積
呼の交換、および交侠処理用プログラムの走行を行う小
容量の高速記憶部、２は大容足低速記憶部、３はファイ
ル記憶部、４は制御部、５は時分割多重伝送路の入回線
群、６は同じく出回線群、７は信号送受信回路、８はプ
ロセッサである。

第２図は、本実施例における高速記憶部（以下キャッシ
ュと呼ぶ）■をアクセスする場合の即時呼、蓄積呼およ
びプログラムにおける手順の流れ図である。第３図は、
本実施例におけるキャッシュサイクルの使用例である。

第３図に示す如く、キャッシュのアクセスサイクルは、
人出回線の１タイムスロツトに対し、２つが対応してお
り、そのうち１つけ交換用（即時呼、蓄積呼）に、他の
１つはプログラム用に使用可能であり、交換用サイクル
に空がありプログラムのアクセス要求が存在するときの
み、交換用サイクルをプログラムで使用することが可能
である。このため、第２図（ａ）において、ブロック１
０３．１０５の判断機能を設けている。キャッシュサイ
クルの使用目的は、各キャッシュサイクル毎に、第２１
””１　（ａ、）のブロック１０３．１０４，１０５の
判断機能により決定され、即時呼の場合には即時呼アド
レス発生１０６後ただちにキャッシュアクセスを行うが
、蓄積呼の場合は蓄積呼アドレス発生ｌｏ７、仮想→実
アドレス変換１０８、実→キャッシュアドレス変換１０
９の処理を行った後、キャッシュアクセス１１０を行う
。プログラムの場合は、蓄積呼アドレス発生１０７を省
略する以外は、蓄積呼と同じ処理を行う。呼が新たに設
定、あるいは切断されようとする場合には、入回線中の
制御チャネルにより、その要求が通知されるので、各人
出回線のタイムスリット毎に、当該タイムスロット力制
御チャネルのものであるか否か判別し、制御チャネルの
情報に基づき各種初期設定及びＲＥＡＤＹ／ＢＵＳＹの
判定と通知を行う必要がある。このため、第２図（ＬＬ
）においてブロック１ｏｏ、１ｏ１，１ｏ２の機能を設
けており、これらの機能は各人出回線タイムスロット毎
に起動され、ブロック１０３〜１１０は各キャッシュサ
イクル毎に起動される。

第２図（ａ）において、要求される処理速度、使用部品
等の点からステップ１〜３を同一のキャッシュサイクル
内で処理できない場合には、各ステップをパイプライン
的に処理し、キャッシュサイクル使用目的決定から２キ
ヤツシユサイクル遅れて実際のキャッシュアクセスが行
われる構成としても良い。本実施例においては、説明の
簡単化のためパイプライン処理を行わないが、各種バッ
ファの設置により、容易にパイプライン化は可能である
。

また、本実施例では仮想記憶方式を採用しているが、こ
れを採用しない場合でも通常のファイル管理方式により
、本発明の実施例を容易に構成可能である。この場合、
第２図（ａ）において、アドレス変換１０８が不要とな
るほか、初期設定１０２の内容が変更される。

なお、第２図（ｂ）は、人出回線タイムスロツ）１個に
キャッシュサイクル２個が対応する場合の処理の順序を
示すもので、第１のキャッシュサイクルでは■から■ま
での処理を、第２のキャッシュサイクルでは■から■ま
での処理をそれぞれ行う。

また、ブロック１００〜１０２は、ブロック１０３以降
の処理と並行して行われる。

第３図において、キャッシュサイクルのスロットのうち
白ボックスが即時呼、黒ボックスが蓄積呼、空きのボッ
クスはプログラムまたは空き（Ｒ／Ｗは自由）をそれぞ
れ示している。

第４図は、第３図に示した人出回線タイム・スロットの
使用１に況を呼対応の人出回線使用状況に注目して示し
た図である。第３図、第４図において、即時呼ｌは入回
線Ａからキャッシュサイクル■１を用いて交換すべきデ
ータをキャッシュに書込み、キャッシュサイクル０４を
用いて出回線Ｃに交換すべきデータを読出し交換機能を
実現している。蓄積呼ｌは入回線Ｂからキャッシュサイ
クルＩ３を用いて交換すべきデータをキャッシュ１に書
込み、大容量低速記憶部（以下主記憶と呼ぶ）２を経由
して、ファイル記憶部３内の蓄積呼ｌ用バッファにデー
タを蓄積する。蓄積呼３は入回線Ｅからキャッシュサイ
クル■９を用いて交換すべきデータをキャッジ：Ｌｌに
書込み、主記憶２内の蓄積呼３用バツフアにデータを蓄
積する。蓄積呼３は短時間蓄積呼の例を示すもので、バ
ッファに蓄積しながら、以前に蓄積した分のデータをキ
ャシュサイクル０１４を用いて出回線Ｈにデータを送出
する。

第５図は、第１図における制御部４の内容ブロック構成
を示したものである。図中の記憶管理機構（１）　４０
１は第２図のブロック１００〜１０２、キャッシュサイ
クル割付機構４０２は第２図のブロック１０３〜１０５
、即時呼アドレス発生器養０３は第２図のブロック１０
６、蓄積呼アドレス発生器４０４は第２図のブロック１
０７、記憶管理機構（ＩＩ）　４０５は第２図のブロッ
クｌＯ８、キャッシュアクセス管理機構４０６は第２図
のブロック１０９０機構をそれぞれ実現するものである
。

記憶管理機構（Ｉ）　４０１　、同（ＩＩ）　４０５０
機能を実現するに際しては、プロセッサ８が必要である
。ブ四セッサ８上のプログラム走行のためのメモリアク
セス要求は、すべてキャッシュサイクル割付機構４−０
２を経由して行われ、第３図に示すプレグラム用キャッ
シュサイクルにより即時呼、蓄積呼の処理の間をぬって
処理される。

プロセッサ８からの＊印はプロセッサのメモリ・アクセ
スを、＊＊印は各種制御情報を、また配憶管理機＃（Ｉ
）４０１からの＊＊＊印は信号送受信回路７に入力され
るＲＥＡＤＹ／ＢＵＳＹ信号を、それぞれ示している。

また、第５図中の白矢印は仮想アドレス、斜線矢印は実
アドレス、黒矢印はキャッシュ・アドレスをそれぞれ示
す。信号送受信回路７から記憶管理機構（Ｉ）　４０１
に呼設定／切断要求があると、記憶管理機構（Ｉ）　４
０１は第２図のブロック１００〜１０２を実行し、出力
側の信号送受信回路７にＲＥＡＤＹ／ＢＵＳＹ信号を送
出するとともに、初期値設定信号と回線制御情報をキャ
ッシュサイクル割付機構４ｏ２、即時呼アドレス発生Ｈ
＋０３、蓄積呼アドレス発生器４０４に送出し、記憶管
理テーブル更新信号を記憶管理機構（１１）４０５に送
出する。キャッシュサイクル割付機構４０２は、クロッ
クからのタイミングによりプロセッサ・メモリアクセス
を受付け、プログラムサイクル・アクセスオーダを記憶
管理機構（１）　４０５に送出し、また回線制御情報を
受信して、即時呼サイクル・アクセスオーダと蓄積呼サ
イクル・アクセスオーダをそれぞれ即時呼アドレス発生
器イ０３と蓄積呼アドレス発生器４０４に送出する。

即時呼アドレス発生器４．０３からはキャッシュ・アド
レスでキャッシュ・メモリ１を直接アクセスするが、蓄
積呼アドレス発生器４−０４からは仮想アドレスを記憶
管理機構（１）　４０５に送出して、仮想・実アドレス
変換を行い、さらに実アドレスをキャッシュアクセス管
理機構４０６に送出して実キャッシュアドレス変換を行
った俵、キャッシュメモリ１をアクセスする。記憶管理
機構（ＩＩ）　４０５は、ファイル・アクセスオーダで
ファイル記憶部３を起動させる〇 第６図は、第５図における記憶管理機構（１）　４０１
の呼の設定／切断に伴う処理を示すフローチャートであ
る。

記憶管理機構（Ｉ）　４−０１の機能は、（イ）即時呼
、蓄積呼の発呼、切断に伴う仮想アドレス空部への当該
呼エリアの定６と開放、他仮想アト【・ス空間へのプロ
セッサの要求するプログラム、データのｐ−ド、アンロ
ード、Ｃ）上記（Ａ）と但）の処理に伴う記憶エリア、
キャッシュサイクルのＷｍ、（Ｄ）上配◎に伴うキャッ
シュサイクル割付機構内のテーブル更新情報の送出、（
ト）上記（Ｑに伴う記憶管理機構（組で用いるテーブル
更新情報の送出、０上記０に伴う即時回線アドレス発生
器と、蓄積呼アドレス発生器の初期設定であって、上記
（ト）〜０の機能のうち（Ｂ）以外の機能は本発明にお
いて新たに付加されたものである。

第６図において、呼設定または切断を判断して、即時呼
の設定であれば、該当するタイムスロットの有無を調べ
、なければビジーを出し、あればキャッシュサイクル割
付テーブルに登録し、即時呼回線アドレス発生器を更新
して終了する（ブロック１０１．１１１〜１１３）。ま
た、蓄積呼の設定であれば、仮想空間に空があるか、お
よび該当タイムスロットがあるかを調べ、なけれはビジ
ーを出し、両方あれば仮想空間当該呼エリアを定義した
後、記憶管理テーブルを更新し、キャッシュサイクル割
付テーブル登録、および蓄積呼アドレス発生器の初期設
定を行う（ブロック１２１〜１２６）。また、切断要求
であれば、即時呼か蓄積（１１） 呼かを判別し、即時呼のときには、キャッシュサイクル
割付テーブルを削除し、即時呼アドレス発生器をクリア
する（ブロック１３６．１３７）。

また、蓄積呼のときには、仮想空間を開放するとともに
、記憶管理テーブルを更新し、キャッシュサイクル割付
テーブルを削除し、蓄積呼アドレス発生器をクリアする
（ブロック１３１〜１３５）。

これらの機能は、プロセッサ８と仮想記憶管理を伴うプ
ログラムにより実現される。

第７図は、本発明の実施例を示すシステム・アドレス空
間の構成図である。

システム・アドレス空間つまり仮想空間は、第７図に示
すように、ナＯ−＋Ｎの即時呼エリアと、それ以降の蓄
積呼エリアと、各種データおよびプログラムのエリアと
、オペレーティング・システム等の制御プルグラム核が
割当てられる。

第８図は、キャッシュ・メモリ、主記憶メモリおよびシ
ステム・アドレス空間の対応を示す図である。

第８図において、即時呼エリアはキャラシュア０２） ドレスとシステムアドレスで１対ｌに対応しており、ア
ドレス変挨することなく、高速Ｃキャッシュ・アクセス
を可能としている。これに対して、蓄積呼エリアはＡ、
Ｂ、Ｃ・・・・・のデータに分けられ、セグメント・ペ
ージ方式等によりマツピングされて仮想アドレス空間（
システムアドレス空間）と実アドレス空ｉ、ｆｉ　（主
記憶メモリ）が対応づけられており、さらに、セットア
ソシアティブ方式等によりマツピングされて、実アドレ
ス（主記憶メモリ）とキャッシュ・アドレス（キャッシ
ュメモリ）とが対応づけられている。

第９図は、第５図におけるキャッシュザイクル制付機構
ヰ０２の構成例であり、キャッシュの各サイクル対応に
必要な情報を収容したエントリを持つレジスタアレー２
０２０が基本となる。

り四ツク信号ＣＬにより現在のキャッシュサイクルナに
対応するエントリアドレス４０２９を発生させ、そのエ
ントリの内容とプロセッサ８からのアクセス要求の有無
とを合わせて、当該キャッシュサイクルを即時呼、蓄積
呼、又はプログラムのいずれかに割当てる。エントリ内
にはＲθａｄ　／　Ｗｒ１ｔθの区別と、当該サイクル
が即時呼とｔ７て使用されているか、蓄積呼として使用
されているか、又は空である（すなわち、プログラム用
に使用可能）かを示すフラグと、使用されている即時呼
。

蓄積呼のＩＤを含む。（このＩＤは、第１０図。

第１１図に示す即時呼アドレス発生器４０３．蓄積呼ア
ドレス発生器４０４の構成例Ｃおけるレジスタアレーの
エントリアドレスとして使用される）呼の設定、切断時
には記憶管理機構４０１からの回線制御情報ＬＤにより
、当該呼が使用すべき又は使用中のキャッシュサイクル
に対応したエントリアドレス４０２９をデコーダ牛０２
１により発生させ、同じく記憶管理機＠　４−０１から
送られるエントリの初期設定内容ＩＮＬで、当該エント
リアドレスのエントリ内容を更新する。

なお、プロセッサ８からはプロセッサ・メモリアクセス
要求ＭＡＣがアンド回路４０２４を介し入力され、また
、リード・ライト・アドレスＲ／Ｗ−ＡＤはアンド回路
４０２５を介して入力され、それぞれプログラムサイク
ル・アクセスオーダとなって記憶管理機構（ｎ）　４０
５に送られる。同じようにして、キャッシュ蓄積呼サイ
クル・アクセスオーダは、蓄積呼アドレス発生器４０４
へ、また即時呼サイクル・アクセスオーダは、即時呼ア
ドレス発生器４０３へ、それぞれ送出される。

第１０図は、第５図で示した即時呼アドレス発生器４０
３の構成例であり、即時呼ＩＤによりエントリが選択で
きるレジスタアレー４０３０より成り、各エントリ内に
は対応する即時呼のキャッシュアドレスが格納されてい
る。エントリ内容の初期設定は記憶管理機構（１）　４
０１が行う。

すなわち、記憶管理機構（１）　４０１から初期値設定
データＩＮＬが送られるとともに、初期設定アドレスＩ
ＮＬＡＤがセレクタ４０３２を介してデコーダ４０３２
に入力され、デコーダ４０３２によりレジスタ・エント
リ・アドレス４０３９が発生され、そのアドレスに初期
値データ　（キャッシュ・アドレス）ＩＮＬが設定され
る。そして、キャッシュ・アドレスＣＡＤは、キャッシ
ュメモリ１へ０ のアクセス時に送出される。

第１１図は、第５図で示した蓄積呼アドレス発生器４０
４の構成例であり、蓄積呼ＩＤによりエントリが選択で
きるレジスタアレー４０４０より成り、各エントリ内に
は対応する蓄積呼のシステム（仮想）アドレス、増分値
、カウンタ値が格納されている。増分値は当該蓄積呼エ
リア内の次回じアクセスすべき先頭アドレスを算出する
ために用いられ、アクセス毎じ現エントリ内アドレスに
加算され、結果は旧アドレス値と置換えられ同一エント
リ内に格納される。カウンタ値は、蓄積呼の処理中にペ
ージフォルト、又はキャツシュヒツトミスが発生し、蓄
積呼データのオーバラン、アンダーランが発生するのを
防止するため、記憶管理機［（ＩＩ）４０５に事前に書
報を送出し、先行ページ又はブロックのダミーアクセス
を行わせる目的で設けたものである。すなわち、例えば
レジスタ・アレー４−０４０に蓄積されているワード数
より数１０ワード少なくカウント値を計数することによ
り、数１０［ｇＩのアクセス前にページ・フォルトキャ
ラ０６） シュ・ヒツトミスを検出する。そのため、アクセスごと
にカウンタ値を−１して、ブロック境界が、ページ境界
かを判断し、ブロック境界であればブロック・ダミーア
クセス要求を、ページ境界であれば、ページ・ダミーア
クセス要求を、管理機構４０５に送って、ダミーアクセ
スを行わせ、その間に該当するデータをフェッチする。

記憶管理機構（ｎ）　４０５の機能は、（ト）セグメン
テーション、ページング等を用いた仮想アドレス、実ア
ドレスの動的変換を行うこと、（Ｂ）アドレス変換高速
化のためのハードウェア機構（ＴＬＢ等のバッファ）を
設けること、０ページ・フォルト、キャツシュヒツト・
ミス番こよる蓄積呼データのオーバラン、アンダーラン
の防止機構（先行ページ、ブロック、ダミーアクセスに
対して）を設けることであって、上記（Ａ）〜０の機能
のりち０は、従来の仮想記憶システムにはないもので、
新しく設けられた機能である。その他の（イ）但）の機
能は、一般的なハードウェアおよびソフトウェア技術に
より実現可能である。

次に、キャッシュ・アクセス管理機構４０６の機能は、
（Ａ）主記憶の実アドレスからキャッシュ・７１’レス
への変換（例えば、セットアソシアティブ方式）を行う
こと、（Ｂ）キャッシュ・ブロックの置替えアルゴリズ
ム（例えば、ＬＲＵ方式）を実現すること、０即時呼用
に使用中のブロックの置替え防止フラグの設置による即
時回線用ブロックのキャッシュ内固定化を行うこと、で
あるが、０のみは新しく設けられた機能である。それ以
外の（Ａ）＠は、キャッシュ・メモリを採用している一
般の計算機システムにおけるキャッシュアクセス管理機
構と同じである。

第１２図は、この即時呼ブロックのキャッシュ内固定化
機構の構成例であり、キャッシュ・メモリ１の各ブロッ
ク対応にブロック置換防止フラグ１１を設け、プルツク
置換アルゴリズム実現のために使用するブロック置換順
序フラグ１２と合わせて使用し、順序フラグが即時呼ブ
ロックを置換えるよう指示しても、防止フラグにより次
の順位のブロックを置換えるようにするものである。

第１２図において、カラムｌのブロック０の順序フラグ
がΦ′′であるため置換対象となっているが（同一カラ
ム内の最大値を持つブロックが置換対象）ブロック置換
防止フラグが１′°となっているため、最大値判定回路
１３には“Ｏ”と入力され、順序フラグの値が”３″で
あるブロック２が置換対象となる。従って、カラム１の
主記憶内″′Ｙ′′のブロックをキャッシュへ転送する
必要が生じた場合、キャッシュのブロックＯ（即時呼Ｏ
が使用中）の代りにブロック２（蓄積呼Ａが使用中）が
置換の対象となる。即時呼プルツクキャッシュ内固定化
機能以外は、一般のキャッシュアクセス管理機構と同一
のハードウェア技術によって実現することができる。

なお、第１２図において、ＲＯ−Ｒ４はそれぞれ即時呼
０−４用のブロックであり、Ａ、Ｃはそれぞれ蓄積呼Ａ
、Ｃ用のブロックであり、Ｐはプログラム用のブロック
である。そして、ブロック置換順序フラグは、最大値を
示すブロックが最初の置換対象であり、またブロック置
換防止フラグ０９） は”１″が立っているブロックが置換防止対象である。

置換順序フラグと置換防止フラグを最大値判定回路１３
でゲート判定してブロック置換指示信号をキャッシュ・
メモリ１に送出する。これらの信号のいずれか１つがオ
ンとなる。

次に、本発明の利点を列挙すると次のようになる。

（１）即時呼、蓄積呼（回線交換、パケット交換）を同
一ハードウェアで扱える。

（１１）通話路部、制御部の区別をせずに交換機ハード
ウェアを構成できる。

０１１）アドレス割付を変更することにより、即時呼。

蓄積呼の比率を任意に変更できる。

怜プログラム用記憶部と通話路用記憶部が統合されるた
め、サービスオーダ投入、トラヒック監査１課金情報転
送、ファイル交換、パッチ投入等の保守運用を回線経由
で容易番こ実行できる。

（Ｖ）音声応答トランク、各種トーントランク等は記憶
部内特定アドレスに音声トーンパターンを用意すること
で代替でき内容変更も容易である。

（２０） υ０上記（１）　（Ｉ＋）　（ｌｉ＋）によりトラヒッ
ク特性に応じた柔軟な交換網の設計ができる。

＆１？上記４Ｖ）　Ｍ　Ｇ、−より、遠隔地からの保守
、箱中監視が容易に行える。

なお、本実施例では、階層記憶部をキャッシュ。

主記憶、およびファイル配憶の３つにしているが、これ
に限定されないのは勿論である。

〔発明の効果〕

以上説明したように、本発明によれば、通話路用記憶部
を階層的に構成し、階層中の高速記憶部のアクセス・サ
イクルを即時呼、蓄積呼、および交換処理用プログラム
で共用したので、回線交換とパケット交換を同一ハード
ウェアで扱うことができるとともに、通話路部と制御部
の区別なくハードウェアを構成でき、トラヒックに応じ
た柔軟なサービスが可能となり、共用部分が多いためコ
スト低下が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例の概略ブロック構成図、第２図
は処理手順の流れ図、第３図はキャッシュサイクルの使
用例図、第４図は呼対応回線使用状況図、第５図は制御
部内のブロック構成図、第６図は記憶管理機構の機能及
び処理の流れ図、第７図はシステムアドレス空間構成図
、第８図はキャッシュ、主記憶、システムアドレス空間
の対応図、第９図はキャッシュサイクル割付機構の構成
図、第１０図は即時呼アドレス発生器の構成図、第１１
図は蓄積呼アドレス発生器の構成器、第１２図は即時呼
ブ四ツタキャッシュ内固定化機構の構成図である。 １：小容量高速記憶部、２：大容量低速記憶部、３：フ
ァイル記憶部、４：制御部、５：入回線群、６：出回線
群、７：信号送受信回路、８：プロセッサ、１１ニブロ
ツク置換防止フラグ、１２ニブｐツク置換順序フラグ。

Claims (1)

【特許請求の範囲】
1. 時分割多重伝送路とインタフェースを持ち、かつプルグ
   ラムからアクセスされる高速記憶部と、該高速記憶部を
   一部として含む階層構成記憶装置と、該階層構成記憶装
   置の動作を制御する制御部とを有し、時分割多重伝送路
   の即時呼および蓄積呼と、交換処理用プルグラムとで上
   記階層構成記憶装置を共用することを特徴とするディジ
   タル交換機。