JP2000269909A

JP2000269909A - モニタ回路

Info

Publication number: JP2000269909A
Application number: JP11074532A
Authority: JP
Inventors: Hiroshi Nagai; 博永井
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1999-03-18
Filing date: 1999-03-18
Publication date: 2000-09-29
Also published as: US6781958B1

Abstract

(57)【要約】【課題】本発明の課題は、高速データ通信における試
験データを受信する受信装置において、受信したフレー
ムの管理情報をモニタするための安価かつ小型のモニタ
回路を提供することである。【解決手段】モニタ回路１は、スイッチ４、スイッチ
５、カウンタ６、高速ＲＡＭ７、カウンタ８、及び低速
ＲＡＭ９から構成されており、入力信号３の信号レベル
に応じてスイッチ４及びスイッチ５を切り替えて、受信
データ２として入力されるＳＴＭのフレームの内、１行
分のＳＯＨに係るデータを高速ＲＡＭ７へ格納させると
共に、ペイロードに係るデータが入力されている間に、
高速ＲＡＭ７内に格納された１行分のＳＯＨに係るデー
タを低速ＲＡＭ９へ格納する処理を繰り返し行って、Ｓ
ＴＭの１つのフレームを構成する全てのＳＯＨに係るデ
ータを抽出し、出力信号１０として出力する回路であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速データ通信に
おいて、受信したフレームの管理情報をモニタするため
のモニタ回路に関する。

【０００２】

【従来の技術】高速なデータ通信を実現する光伝送網の
世界標準の一つにＳＤＨ（Synchronous Digital Hierar
chy）がある。このＳＤＨは、データ多重化の単位とし
てＳＴＭ（Synchronous Transfer Module）と呼ばれる
同期転送モードを定めており、その基本となるＳＴＭ−
１（Synchronous Transfer Module Level One）のビッ
トレートは１５５．５２Ｍｂ／ｓである。

【０００３】このＳＴＭのフレーム構成は、９行×２７
０列の２次元のバイト配列から構成されており、先頭の
９行×９列をセクションオーバーヘッド（以下、「ＳＯ
Ｈ」と呼ぶ。）と呼び、これに続く９行×２６１列をペ
イロードと呼ぶ。ＳＯＨとは、ペイロードに付加される
フレーム同期信号や保守情報等を有する管理部であり、
ペイロードには、多重化された実際のデータが収容され
る。

【０００４】また、ＳＴＭにおいて、１フレームは１２
５マイクロ秒で送信されるため、１行×１列に係るデー
タを何バイトにするかによって、ビットレートが異な
る。例えば、ＳＴＭ−１においては、１行×１列のデー
タは１バイトのデータであるため、９行×２７０バイト
×（１／１２５マイクロ秒）＝１５５．５２Ｍｂ／ｓの
ビットレートとなる。ＳＤＨでは、１行×１列のデータ
を４バイトとしてＳＴＭ−１の４倍のビットレートをも
つＳＴＭ−４や、１６バイトとして１６倍のビットレー
トをもつＳＴＭ−１６、６４バイトとして６４倍のビッ
トレートをもつＳＴＭ−６４等が標準化されている。

【０００５】

【発明が解決しようとする課題】しかしながら、ＳＤＨ
によるデータ通信を行うためのハード構成としては、１
フレームに係る送受信の時間が高速であるため、送信装
置および受信装置のいずれにおいても、その速度に見合
った高速なＲＡＭ（Random Access Memory）を用いる
か、若しくは低速なＲＡＭを複数用意する必要がある。
即ち、低速なＲＡＭを用いた場合には、そのＲＡＭの動
作速度がボトルネックとなるために、低速なＲＡＭを高
速なＲＡＭに置き換えるか、若しくは低速なＲＡＭを複
数用意して切り替える構成とする等の必要があった。ま
た、例えば、ＳＴＭ−６４では、ＳＴＭ−１に比べ６４
倍のビットレートとなるため、６４倍の容量をもつＲＡ
Ｍが必要となるが、高速なＲＡＭは高価でかつ容量が少
なく、低速なＲＡＭは容量は十分であるが、信号線の数
が多いため、回路が複雑かつ大型化してしまうといった
問題があった。

【０００６】一方、データ通信の正当性を評価する試験
装置においては、疑似データを送受信することによって
評価を行うことが一般的である。これは、ＳＤＨを用い
たデータ通信であっても同様である。即ち、ＳＯＨにの
み正当な管理データを格納し、ペイロードには疑似デー
タを格納したフレーム構成とすることにより、ＳＤＨに
よるデータ通信の試験を行うことができる。

【０００７】したがって、データ通信の試験を行う試験
装置において、受信側の装置は、ＳＯＨの管理データの
みを正当に評価することができれば、機能として十分で
あり、その場合には、実際にＳＤＨに係る通信データを
受信する受信装置と同じ構成にする必要性に乏しい。

【０００８】そこで、本発明の課題は、上記問題点に鑑
み、高速データ通信における試験データを受信する受信
装置において、受信したフレームの管理情報をモニタす
るための安価かつ小型のモニタ回路を提供することであ
る。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
受信した通信フレームの管理情報を抽出するモニタ回路
において、前記管理情報を記憶する記憶回路と、前記通
信フレームを入力し、所定の入力信号に応じて、当該通
信フレームの管理情報を入力する時にのみ、当該管理情
報を前記記憶回路に出力するように切り替える切替スイ
ッチと、を備えることを特徴としている。

【００１０】この請求項１記載の発明によれば、受信し
た通信フレームの管理情報を抽出するモニタ回路におい
て、記憶回路は、前記管理情報を記憶し、切替スイッチ
は、前記通信フレームを入力し、所定の入力信号に応じ
て、当該通信フレームの管理情報を入力する時にのみ、
当該管理情報を前記記憶回路に出力するように切り替え
る。

【００１１】したがって、請求項１記載の発明によっ
て、受信した通信フレームの管理情報を容易に抽出する
ことができるため、回路を単純化することができるとと
もに、管理情報を記憶する記憶回路が小型で済むため、
小型のモニタ回路を提供することができる。また、この
ため、高速データ通信において必要な高速な記憶回路は
高価であるが、最低限の記憶容量で済むため、モニタ回
路自体を安価に実現することができる。

【００１２】また、請求項２記載の発明は、請求項１記
載のモニタ回路において、前記通信フレームは、複数の
管理情報及び通信データから構成され、前記記憶回路
は、前記複数の管理情報の内、前記切替スイッチから入
力される一の管理情報を一時記憶する記憶処理が高速な
高速記憶回路と、この高速記憶回路に一時記憶された一
の管理情報を入力し、前記複数の管理情報全てを記憶す
る記憶処理が低速な低速記憶回路とを備え、前記切替ス
イッチは、前記通信フレームの前記高速記憶回路への出
力と、前記高速記憶回路から前記低速記憶回路への出力
とを切り替えるように構成され、所定の入力信号に応じ
て、前記通信フレームの内、一の管理情報を入力する際
に、当該一の管理情報を前記高速記憶回路に出力し、前
記通信フレームの内、一の通信データを入力する際に、
前記高速記憶回路に記憶された前記一の管理情報を前記
低速記憶回路へ出力するように切り替えることによっ
て、前記通信フレームの複数の管理情報全てを前記低速
記憶回路に記憶・抽出することを特徴としている。

【００１３】この請求項２記載の発明によれば、請求項
１記載のモニタ回路において、前記通信フレームは、複
数の管理情報及び通信データから構成され、前記記憶回
路は、高速記憶回路と低速記憶回路とから構成され、高
速記憶回路は、前記複数の管理情報の内、前記切替スイ
ッチから入力される一の管理情報を高速に一時記憶し、
低速記憶回路は、この高速記憶回路に一時記憶された一
の管理情報を入力し、前記複数の管理情報全てを低速に
記憶し、前記切替スイッチは、前記通信フレームの前記
高速記憶回路への出力と、前記高速記憶回路から前記低
速記憶回路への出力とを切り替えるように構成され、所
定の入力信号に応じて、前記通信フレームの内、一の管
理情報を入力する際に、当該一の管理情報を前記高速記
憶回路に出力し、前記通信フレームの内、一の通信デー
タを入力する際に、前記高速記憶回路に記憶された前記
一の管理情報を前記低速記憶回路へ出力するように切り
替えることによって、前記通信フレームの複数の管理情
報全てを前記低速記憶回路に記憶・抽出する。

【００１４】したがって、請求項２記載の発明によっ
て、複数の管理情報及び通信データから構成される通信
フレームであっても、高速記憶回路は、一の管理情報を
一時記憶するのみであるため、高速記憶回路の記憶容量
は最低限で済み、安価なモニタ回路を実現することがで
きる。また、低速記憶回路は、高速記憶回路に一時記憶
された管理情報を入力・記憶するのみであるため、回路
構成が単純となり、小型のモニタ回路を提供することが
できる。

【００１５】また、請求項３記載の発明のように、請求
項２記載のモニタ回路において、前記通信フレームはＳ
ＤＨにおける通信フレームとして構成することとしても
よい。

【００１６】この請求項３記載の発明によれば、高速な
データ通信として標準化されているＳＤＨにおいても適
用が可能となり、実用性の高いモニタ回路を提供するこ
とができる。

【００１７】また、請求項４記載の発明のように、請求
項２又は３記載のモニタ回路において、前記所定の入力
信号は、前記通信フレームの内、前記管理情報が入力さ
れる間と、前記通信データが入力される間とを識別する
識別信号として構成することとしてもよい。

【００１８】この請求項４記載の発明によれば、所定の
入力信号は２つのデータを識別する識別信号であるた
め、例えばＨレベルとＬレベルというような２つの信号
レベルのみで容易に実現することができるため、回路構
成を単純化でき、モニタ回路を小型化することができ
る。

【００１９】また、請求項５記載の発明は、請求項４記
載のモニタ回路において、前記所定の入力信号を入力
し、前記管理情報が入力された回数を、前記通信フレー
ムの複数の管理情報全てが前記低速記憶回路に記憶・抽
出される所定数までカウントするカウンタを更に備え、
このカウンタが前記所定数までカウントした場合に、前
記低速記憶回路が記憶した前記通信フレームの複数の管
理情報全てを出力することを特徴としている。

【００２０】この請求項５記載の発明によれば、請求項
４記載のモニタ回路において、カウンタは、前記所定の
入力信号を入力し、前記管理情報が入力された回数を、
前記通信フレームの複数の管理情報全てが前記低速記憶
回路に記憶・抽出される所定数までカウントし、このカ
ウンタが前記所定数までカウントした場合に、前記低速
記憶回路が記憶した前記通信フレームの複数の管理情報
全てを出力する。

【００２１】したがって、請求項５記載の発明によっ
て、低速記憶回路に通信フレームの複数の管理情報全て
が記憶された後、自動的に低速記憶回路から出力される
ため、実用性に優れたモニタ回路を提供することができ
る。

【００２２】

【発明の実施の形態】以下、図１を参照して本発明を適
用したモニタ回路１の実施の形態を詳細に説明する。

【００２３】まず構成を説明する。図１は、本発明を適
用したモニタ回路１の回路構成の模式図である。モニタ
回路１は、ＳＤＨのデータ通信を評価・試験するため
に、受信したＳＴＭのフレームから、管理情報を格納し
たＳＯＨを高速に抽出・出力する回路である。

【００２４】図１において、モニタ回路１は、スイッチ
４（スイッチ５と共に請求項１、２記載の切替スイッチ
に対応する。）、スイッチ５、カウンタ６、高速ＲＡＭ
７（請求項２記載の高速記憶回路に対応し、また、低速
ＲＡＭ９と共に請求項１記載の記憶回路に対応す
る。）、カウンタ８、及び低速ＲＡＭ９（請求項２記載
の低速記憶回路に対応する。）から構成されており、入
力信号３（請求項１〜５記載の所定の入力信号に対応す
る。）の信号レベルに応じてスイッチ４及びスイッチ５
を切り替えて、受信データ２として入力されるＳＴＭの
フレームの内、１行分のＳＯＨに係るデータ（請求項
１、２、４、５記載の管理情報に対応する。）を高速Ｒ
ＡＭ７へ格納させると共に、ペイロードに係るデータ
（請求項２記載の通信データに対応する。）が入力され
ている間に、高速ＲＡＭ７内に格納された１行分のＳＯ
Ｈに係るデータを低速ＲＡＭ９へ格納する処理を繰り返
し行って、ＳＴＭの１つのフレームを構成する全てのＳ
ＯＨに係るデータを抽出し、出力信号１０として出力す
る回路である。

【００２５】受信データ２は、受信回路（不図示）等か
ら入力されるデータであり、受信回路がＳＤＨのデータ
通信を行って受信したデータ、即ちＳＴＭのフレームに
係るデータである。

【００２６】入力信号３は、検出回路（不図示）等から
入力されるデータであり、受信データ２として入力され
るＳＴＭのフレームが、ＳＯＨに係るデータであるの
か、ペイロードに係るデータであるのかが検出回路によ
って検出され、ＳＯＨに係るデータの場合にＨレベル、
ペイロードに係るデータの場合にＬレベルとしてモニタ
回路１へ入力されるタイミング信号である。

【００２７】スイッチ４は、接点４ａ又は接点４ｂを切
り替えて、固定接点４ｃと接続する切替スイッチであ
る。また、接点４ａには受信データ２が随時入力され、
固定接点４ｃは高速ＲＡＭ７の入出力端７ｂへ接続さ
れ、接点４ｂは低速ＲＡＭ９の入力端９ｂへ接続されて
いる。そして、接点４ａを固定接点４ｃと接続した場合
（以降、接続された場合をＯＮ、接続されていない場合
をＯＦＦと呼ぶ。）には、受信データ２を高速ＲＡＭ７
へ出力し、接点４ｂをＯＮとした場合には、高速ＲＡＭ
７内に格納されたデータを低速ＲＡＭ９へ出力するよう
に切り替わる。

【００２８】スイッチ５は、接点５ａ又は接点５ｂを切
り替えて、固定接点５ｃと接続する切替スイッチであ
り、固定接点５ｃは高速ＲＡＭ７の入力端７ａへ接続さ
れ、接点５ａはカウンタ６の出力端６ｂへ接続され、接
点５ｂはカウンタ８の出力端８ｂへ接続されている。そ
して、接点５ａをＯＮとした場合には、後述するカウン
タ６から出力される指示信号を高速ＲＡＭ７へ出力し、
接点５ｂをＯＮとした場合には、カウンタ８から出力さ
れる指示信号を高速ＲＡＭ７へ出力するように切り替わ
る。

【００２９】また、スイッチ４及びスイッチ５は、入力
信号３に応じて連動して切換動作を行い、入力信号３が
Ｈレベルの時に、スイッチ４の接点４ａとスイッチ５の
接点５ａをＯＮとし、入力信号３がＬレベルの時に、ス
イッチ４の接点４ｂとスイッチ５の接点５ｂをＯＮとす
るように構成されている。

【００３０】カウンタ６は、ＮＯＴゲートを介して入力
信号３を入力端６ａから反転入力し、入力信号３がＨレ
ベルの時にカウントを行って、スイッチ５を介して高速
ＲＡＭ７へ指示信号を出力する。このカウンタ６が出力
する指示信号は、高速ＲＡＭ３が、受信データ２の内、
ＳＯＨに係る１行分のデータ（１行×９列のデータ）を
格納するための高速ＲＡＭ３内の格納番地を指し示す信
号である。また、カウンタ６の出力端６ｂは、スイッチ
５の接点５ａに接続されているため、接点５ａがＯＮの
場合にのみ、カウンタ６から高速ＲＡＭ７へ指示信号が
出力される。

【００３１】高速ＲＡＭ７は、ＳＯＨに係る１行分のデ
ータ（１行×９列のデータ）を格納する格納領域を有し
ており、入出力端７ｂがスイッチ４の固定接点４ｃに、
入力端７ａがスイッチ５の固定接点５ｃに接続されてい
る。そして、入力信号３がＨレベルの場合に、スイッチ
４の接点４ａと、スイッチ５の接点５ａがＯＮとなる
が、この間に、スイッチ４を介して受信データ２として
入力されるＳＯＨに係る１行分のデータ（１行×９列の
データ）を、スイッチ５を介してカウンタ６から入力さ
れる指示信号に応じた格納番地へ格納する。

【００３２】また、入力信号３がＬレベルの場合に、ス
イッチ４の接点４ｂと、スイッチ５の接点５ｂがＯＮと
なるが、高速ＲＡＭ７は、この間に、スイッチ５を介し
てカウンタ８から入力される指示信号に応じて、高速Ｒ
ＡＭ７内に格納したＳＯＨに係る１行分のデータ（１行
×９列のデータ）を、スイッチ４を介して低速ＲＡＭ９
へ出力する。

【００３３】カウンタ８は、入力端８ａから入力信号３
を反転入力し、入力信号３がＨレベルでない時、即ちＬ
レベルの時にカウントを行って、出力端８ｂから高速Ｒ
ＡＭ７及び低速ＲＡＭ９へ指示信号を出力する。このカ
ウンタ８が出力する指示信号は、低速ＲＡＭ９が高速Ｒ
ＡＭ７から入力するＳＯＨに係る１行分のデータ（１行
×９列のデータ）を格納するための低速ＲＡＭ９内の格
納番地を指し示す信号、及び高速ＲＡＭ７が格納したＳ
ＯＨに係る１行分のデータ（１行×９列のデータ）を読
み出すための信号であり、この信号によって、高速ＲＡ
Ｍ７が行うデータの読み出しと、低速ＲＡＭ９が行うデ
ータの格納とが同時に行われる。

【００３４】低速ＲＡＭ９は、ＳＤＨのＳＯＨに係るデ
ータ（９行×９列のデータ）を格納する格納領域を有し
ており、高速ＲＡＭ７から入力される１行分のＳＯＨに
係るデータ（１行×９列のデータ）をカウンタ８から入
力される指示信号に応じた格納番地へ格納する。また、
１行分のＳＯＨに係るデータを繰り返し高速ＲＡＭ７か
ら入力・格納することにより、ＳＴＭの１つのフレーム
を構成する全てのＳＯＨに係るデータ（９行×９列のデ
ータ）を格納した場合には、低速ＲＡＭ９は、当該ＳＯ
Ｈに係るデータ（９行×９列のデータ）を出力端９ｃか
ら表示装置（不図示）等へ出力することにより、受信し
たＳＴＭのフレームに関する管理情報を表示させる等の
処理が行われる。

【００３５】また、高速ＲＡＭ７から１行分のＳＯＨに
係るデータ（１行×９列のデータ）を入力するための入
力端９ｂは、スイッチ４の接点４ｂに接続されているた
め、接点４ｂがＯＮの場合で、かつ、カウンタ８から指
示信号を入力した場合に、高速ＲＡＭ７から入力される
１行分のＳＯＨに係るデータ（１行×９列のデータ）を
格納する。しかし、この条件を満たす場合は、入力信号
３がＬレベルの場合、即ち、受信データ２が１行分のペ
イロードに係るデータの時であり、ペイロードに係るデ
ータ（１行×２６１列のデータ）は、ＳＯＨに係るデー
タ（１行×９列のデータ）に比べてデータ量が多いこと
から、ＳＯＨに係るデータを安全に低速ＲＡＭ９内へ格
納することができる。

【００３６】次に動作を説明する。まず、入力信号３が
Ｈレベル、即ちＳＯＨを示す時の動作を説明する。入力
信号３がＨレベルであるため、スイッチ４及びスイッチ
５は、接点４ａ及び接点５ａをＯＮとするとともに、カ
ウンタ６はカウントを開始し、スイッチ５を介して指示
信号を高速ＲＡＭ７へ出力する。

【００３７】そして、高速ＲＡＭ７は、カウンタ６から
入力する指示信号に応じて、高速ＲＡＭ７内にＳＯＨに
係る１行分のデータ（１行×９列）をスイッチ４を介し
て入力・格納する。

【００３８】次に、入力信号３がＬレベル、即ちペイロ
ードを示す時の動作を説明する。入力信号３がＬレベル
であるため、スイッチ４及びスイッチ５は接点４ｂ及び
接点５ｂをＯＮとするとともに、カウンタ８はカウント
を開始して指示信号を低速ＲＡＭ９及び高速ＲＡＭ７へ
出力する。

【００３９】そして、高速ＲＡＭ７は、カウンタ８から
入力する指示信号に応じて、格納したＳＯＨに係る１行
分のデータ（１行×９列のデータ）を、スイッチ４を介
して低速ＲＡＭ９へ出力する。また、低速ＲＡＭ９は、
高速ＲＡＭ７から入力するＳＯＨに係る１行分のデータ
（１行×９列のデータ）をカウンタ８から入力する指示
信号に応じた格納領域へ格納する。

【００４０】上記の通り、この入力信号３がＬレベルの
間は、ペイロードに係る１行分のデータが受信データ２
として入力されており、ペイロードに係る１行分のデー
タ（１行×２６１列のデータ）は、ＳＯＨに係る１行分
のデータ（１行×９列のデータ）に比べてデータ量が多
いため、ペイロードに係るデータが入力される間に、安
全にＳＯＨに係るデータを高速ＲＡＭ７から低速ＲＡＭ
９へ格納することができる。

【００４１】以上のように、モニタ回路１は、入力信号
３のＨレベルとＬレベルとが、１フレームの送信時間に
応じて、所定時間分づつ、交互に９回入力されることに
よって、９行×２７０列のＳＤＨの１フレームに係るデ
ータの内、ＳＯＨに係るデータ（９行×９列のデータ）
を抽出し、低速ＲＡＭ９内に格納する。そして、低速Ｒ
ＡＭ９が格納したＳＯＨに係るデータが、ＳＴＭの１つ
のフレームを構成する全てのＳＯＨに係るデータを格納
した場合、即ち、高速ＲＡＭ７から９回入力した場合に
は、低速ＲＡＭ９は、当該ＳＯＨに係るデータを出力端
９ｃから表示装置（不図示）等へ出力し、受信したＳＴ
Ｍのフレームに関する管理情報を表示させる等の処理が
行われる。

【００４２】したがって、本発明を適用したモニタ回路
１は、ＳＤＨのＳＯＨに係る１行分のデータを格納する
ためにのみ高速ＲＡＭが必要となるため、高速ＲＡＭの
容量が少なくて済み、また、低速ＲＡＭは高速ＲＡＭか
ら入力されるＳＯＨに係るデータを１行分毎に格納し、
全てのＳＯＨに係るデータを格納した際に出力信号１０
として当該ＳＯＨに係るデータを出力するのみであるた
め、回路構成が単純となる。このため、安価かつ小型な
受信フレームの管理情報をモニタする回路を提供するこ
とができる。

【００４３】なお、本発明は、上記実施の形態の内容に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲で適宜変更可能であり、ＳＤＨによる高速データ通信
のみならず、管理部（ヘッダー部）＋データ部により構
成されるフレームを用いた通信プロトコルであれば、Ｓ
ＤＨのように複数行からなるフレームでなくとも、他の
データ通信においても適用が可能である。例えば、Ｅｔ
ｈｅｒｎｅｔフレームを用いたＥｔｈｅｒｎｅｔや、Ｍ
ＡＰＯＳ（Multiple Access Protocol Over SONET/SD
H）等においても適用が可能である。また、ＳＤＨの規
格として、ＳＴＭ−６４以上の高速な転送モードが定め
られた場合にも、同様に適用が可能であることはいうま
でもない。

【００４４】また、低速ＲＡＭ９が全てのＳＯＨに係る
データを格納したか否かの判断は、カウンタ８が、入力
する入力信号３の信号レベルをカウントして（請求項５
記載のカウンタに対応する。）、Ｌレベルに９回なった
時に低速ＲＡＭ９に全てのＳＯＨに係るデータが格納さ
れたと判別することとしたり、低速ＲＡＭ９の格納領域
が満杯になった時に全てのＳＯＨに係るデータが格納さ
れたと判別することとしてもよい。

【００４５】

【発明の効果】請求項１記載の発明によれば、受信した
通信フレームの管理情報を容易に抽出することができる
ため、回路を単純化することができるとともに、管理情
報を記憶する記憶回路が小型で済むため、小型のモニタ
回路を提供することができる。また、このため、高速デ
ータ通信において必要な高速な記憶回路は高価である
が、最低限の記憶容量で済むため、モニタ回路自体を安
価に実現することができる。

【００４６】請求項２記載の発明によれば、請求項１記
載の発明の効果に加えて、複数の管理情報及び通信デー
タから構成される通信フレームであっても、高速記憶回
路は、一の管理情報を一時記憶するのみであるため、高
速記憶回路の記憶容量は最低限で済み、安価なモニタ回
路を実現することができる。また、低速記憶回路は、高
速記憶回路に一時記憶された管理情報を入力・記憶する
のみであるため、回路構成が単純となり、小型のモニタ
回路を提供することができる。

【００４７】請求項３記載の発明によれば、請求項２記
載の発明の効果に加えて、高速なデータ通信として標準
化されているＳＤＨにおいても適用が可能となり、実用
性の高いモニタ回路を提供することができる。

【００４８】請求項４記載の発明によれば、請求項２又
は３記載の発明の効果に加えて、所定の入力信号は２つ
のデータを識別する識別信号であるため、例えばＨレベ
ルとＬレベルというような２つの信号レベルのみで容易
に実現することができるため、回路構成を単純化でき、
モニタ回路を小型化することができる。

【００４９】請求項５記載の発明によれば、請求項４記
載の発明の効果に加えて、低速記憶回路に通信フレーム
の複数の管理情報全てが記憶された後、自動的に低速記
憶回路から出力されるため、実用性に優れたモニタ回路
を提供することができる。

【図面の簡単な説明】

【図１】本発明を適用したモニタ回路１の回路構成の模
式図。

【符号の説明】

１モニタ回路４、５スイッチ６、８カウンタ７高速ＲＡＭ９低速ＲＡＭ２受信データ３入力信号１０出力信号

Claims

【特許請求の範囲】

【請求項１】受信した通信フレームの管理情報を抽出す
るモニタ回路において、前記管理情報を記憶する記憶回路と、前記通信フレームを入力し、所定の入力信号に応じて、
当該通信フレームの管理情報を入力する時にのみ、当該
管理情報を前記記憶回路に出力するように切り替える切
替スイッチと、を備えることを特徴とするモニタ回路。
【請求項２】前記通信フレームは、複数の管理情報及び
通信データから構成され、前記記憶回路は、前記複数の管理情報の内、前記切替スイッチから入力さ
れる一の管理情報を一時記憶する記憶処理が高速な高速
記憶回路と、この高速記憶回路に一時記憶された一の管理情報を入力
し、前記複数の管理情報全てを記憶する記憶処理が低速
な低速記憶回路とを備え、前記切替スイッチは、前記通信フレームの前記高速記憶
回路への出力と、前記高速記憶回路から前記低速記憶回
路への出力とを切り替えるように構成され、所定の入力
信号に応じて、前記通信フレームの内、一の管理情報を
入力する際に、当該一の管理情報を前記高速記憶回路に
出力し、前記通信フレームの内、一の通信データを入力
する際に、前記高速記憶回路に記憶された前記一の管理
情報を前記低速記憶回路へ出力するように切り替えるこ
とによって、前記通信フレームの複数の管理情報全てを
前記低速記憶回路に記憶・抽出することを特徴とする請
求項１記載のモニタ回路。
【請求項３】前記通信フレームはＳＤＨにおける通信フ
レームであることを特徴とする請求項２記載のモニタ回
路。
【請求項４】前記所定の入力信号は、前記通信フレーム
の内、前記管理情報が入力される間と、前記通信データ
が入力される間とを識別する識別信号であることを特徴
とする請求項２又は３記載のモニタ回路。
【請求項５】前記所定の入力信号を入力し、前記管理情
報が入力された回数を、前記通信フレームの複数の管理
情報全てが前記低速記憶回路に記憶・抽出される所定数
までカウントするカウンタを更に備え、このカウンタが前記所定数までカウントした場合に、前
記低速記憶回路が記憶した前記通信フレームの複数の管
理情報全てを出力することを特徴とする請求項４記載の
モニタ回路。