JPS58144273A - プロセツサ間通信方式 - Google Patents
プロセツサ間通信方式Info
- Publication number
- JPS58144273A JPS58144273A JP57025763A JP2576382A JPS58144273A JP S58144273 A JPS58144273 A JP S58144273A JP 57025763 A JP57025763 A JP 57025763A JP 2576382 A JP2576382 A JP 2576382A JP S58144273 A JPS58144273 A JP S58144273A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- address
- memory
- processors
- communication
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、同種または異種Ｏ複数個のプロセラサラ有す
るマルチプロ竜ツサシステムにおけるブ寵セッサ関通儒
方式ＫｗＡする。
るマルチプロ竜ツサシステムにおけるブ寵セッサ関通儒
方式ＫｗＡする。
大容量、高処理能力のパケット交換機等の通信処理シス
テムにおいて、従来の単一プロセッサで構成するより複
数のプロセッサて構成する方が、価格性能比が良くｔｋ
ｌｂということが、安価なマイクロプロセラす、メモリ
等の出現により一般的とな〕、多数Ｏマルチプ■セツｔ
システムが夾現されている。
テムにおいて、従来の単一プロセッサで構成するより複
数のプロセッサて構成する方が、価格性能比が良くｔｋ
ｌｂということが、安価なマイクロプロセラす、メモリ
等の出現により一般的とな〕、多数Ｏマルチプ■セツｔ
システムが夾現されている。
従来、マルチアクセスすシステムにおけるプロセッサの
結合には、主記憶装置を共有してプロセンナ間通信を行
う密結合（’ｌ’ｉｇｈｔ ｃｏｕｐｌｉｎｇ ）と、
主記憶装置を共有せず、ＩＯババスを用いてアクセスす
関通信を行う疎結合（Ｌｏｏｚｅ ｃｏｕｐｌｉｎｇ
）とがある。藺者は、メモリＫＩ［接アクセスが可能な
ので、プログラムが簡単になるという利点があるが、そ
の反面、共通メモリを介するので、送信側から受信側の
メモリＫｆＣ送するのにメモリアクセスが余計Ｋかかる
という欠点がある。パケット交換やメツ竜−ジ交換のよ
うな大量のデータを送受信する必要のあるプロセッサ間
通信においては処理能力上間鴫となる。
結合には、主記憶装置を共有してプロセンナ間通信を行
う密結合（’ｌ’ｉｇｈｔ ｃｏｕｐｌｉｎｇ ）と、
主記憶装置を共有せず、ＩＯババスを用いてアクセスす
関通信を行う疎結合（Ｌｏｏｚｅ ｃｏｕｐｌｉｎｇ
）とがある。藺者は、メモリＫＩ［接アクセスが可能な
ので、プログラムが簡単になるという利点があるが、そ
の反面、共通メモリを介するので、送信側から受信側の
メモリＫｆＣ送するのにメモリアクセスが余計Ｋかかる
という欠点がある。パケット交換やメツ竜−ジ交換のよ
うな大量のデータを送受信する必要のあるプロセッサ間
通信においては処理能力上間鴫となる。
一方、後者は、この欠点を除去し得る方式であるが、転
送制御のためのソフト制御が、メツセージ送這確認など
の手順のため複雑化し、処理能力が低下し、プログラム
４複雑となゐ欠点を有する。
送制御のためのソフト制御が、メツセージ送這確認など
の手順のため複雑化し、処理能力が低下し、プログラム
４複雑となゐ欠点を有する。
本発明は、以上説明したような従来のマルチアクセスナ
システムにおけるアクセスす間通信方式の欠点を、共通
メモリを４たずに１送信する糊のプロセッサが直接命令
レベルのアドレスにより受信側のプロセッサのメモりへ
アクセスすることＫより解決し、！ルチプロ竜ツサ通信
用のプログラムを簡単化し、処理能力を高め、効率のよ
いマルチプロセッサシステムを提供するものである。
システムにおけるアクセスす間通信方式の欠点を、共通
メモリを４たずに１送信する糊のプロセッサが直接命令
レベルのアドレスにより受信側のプロセッサのメモりへ
アクセスすることＫより解決し、！ルチプロ竜ツサ通信
用のプログラムを簡単化し、処理能力を高め、効率のよ
いマルチプロセッサシステムを提供するものである。
即ち、本発−のプロセッサ間通信方式は、従来の密結合
に具備してい喪共通メモリをなくした方式であ如、アク
セスす間を相ＩＬＫ接続するための共通バスのような自
プロ竜ツサと他プロセツすとを相互にアクセス可能とす
る手段と、プロセッサから出力するメモリアドレスの特
定ビットを判定するととにより、自プロセッサ内のメモ
リに対するアクセスが他プロセツサ内のメモりに対する
アクセスかを区別し、＃轟のメモリへアクセスするよう
に制御す為手段と、他プロセツサへのメモリアクセスの
際に、あらかじめ自プロセッサから設定された情味によ
り他プロセツサへのメモリアドレスを修飾し、実際のメ
モリアドレスを生成する手段と、送信側のプロセッサが
受信側のプロセッサのバッファエリアの位置を知るため
ＫＩ２用される、アイドルの複数のトランザクシ曹ンバ
ツファのアドレスを記憶し、通知するファーストインフ
ァーストアウトキューのような手段と、受信後の処理待
ちのトランプクシ１ンパツフアのアドレスを受信側プロ
セッサに通知するためのファーストインファーストアウ
トキューのような手段とを各プロセッサ毎に具備し、プ
ロセッサ間の通信が自プロ七ツすの命令のアドレスで、
他プロセツサのメモリを直接アクセスすることにより行
なわれることを特徴としている。
に具備してい喪共通メモリをなくした方式であ如、アク
セスす間を相ＩＬＫ接続するための共通バスのような自
プロ竜ツサと他プロセツすとを相互にアクセス可能とす
る手段と、プロセッサから出力するメモリアドレスの特
定ビットを判定するととにより、自プロセッサ内のメモ
リに対するアクセスが他プロセツサ内のメモりに対する
アクセスかを区別し、＃轟のメモリへアクセスするよう
に制御す為手段と、他プロセツサへのメモリアクセスの
際に、あらかじめ自プロセッサから設定された情味によ
り他プロセツサへのメモリアドレスを修飾し、実際のメ
モリアドレスを生成する手段と、送信側のプロセッサが
受信側のプロセッサのバッファエリアの位置を知るため
ＫＩ２用される、アイドルの複数のトランザクシ曹ンバ
ツファのアドレスを記憶し、通知するファーストインフ
ァーストアウトキューのような手段と、受信後の処理待
ちのトランプクシ１ンパツフアのアドレスを受信側プロ
セッサに通知するためのファーストインファーストアウ
トキューのような手段とを各プロセッサ毎に具備し、プ
ロセッサ間の通信が自プロ七ツすの命令のアドレスで、
他プロセツサのメモリを直接アクセスすることにより行
なわれることを特徴としている。
次に図面を参照して本発明の実織例に関し、マルチアク
セスｔＸより構成され九パケット交換システムを−とに
してｌｉ！明する。
セスｔＸより構成され九パケット交換システムを−とに
してｌｉ！明する。
１１ＩＩＩＷｉに、複数の逓信処理装置と主処理装置が
共通バスを介して接続されているパケット交換システム
のシステム構成を示す０図Ｋｉ？いて、通信処１１！Ｉ
置１０は、処理装置ＳＯと１ｇ１Ｉ１１制御装置６０と
から構成され、主処曹装置２０は、処理装置５０と、入
出力ｌイブライ−７１や磁気テープ装置７２などを制御
するえめの入出力制御装置７０とから構成される。通信
処理装置１０間及び主処理装置２０との間の通信は、共
通バス３０を介して行われる。各処理装置５０かもの共
通バス３００使用権の制御は共通パスアービ１４０によ
り行われる。
共通バスを介して接続されているパケット交換システム
のシステム構成を示す０図Ｋｉ？いて、通信処１１！Ｉ
置１０は、処理装置ＳＯと１ｇ１Ｉ１１制御装置６０と
から構成され、主処曹装置２０は、処理装置５０と、入
出力ｌイブライ−７１や磁気テープ装置７２などを制御
するえめの入出力制御装置７０とから構成される。通信
処理装置１０間及び主処理装置２０との間の通信は、共
通バス３０を介して行われる。各処理装置５０かもの共
通バス３００使用権の制御は共通パスアービ１４０によ
り行われる。
共通バス３０は、プロセッサアドレス８ビツト、データ
バス１６ビツト、メモリアドレスバス２０ビツト、各種
要求信号及び制御信号などから構成される双方肉パスで
ある。
バス１６ビツト、メモリアドレスバス２０ビツト、各種
要求信号及び制御信号などから構成される双方肉パスで
ある。
通信回＊ｓｉから受信し九情報は、回線制御装置６０を
介して処理装置５０内のメモＩＪ Ｋ格納される。処理
装置５０は、パケットの宛先情報ｔ４１ｔＩ別して出回
線のプロセッサを決定し、＃当する出回１ｉＩＩＩｌｌ
ｌの通信処理装置１０に送信する動作を開始する。送信
は、相手のプロセッサのメモリに、直接メモリ転送によ
り畳込むことにより行われる。
介して処理装置５０内のメモＩＪ Ｋ格納される。処理
装置５０は、パケットの宛先情報ｔ４１ｔＩ別して出回
線のプロセッサを決定し、＃当する出回１ｉＩＩＩｌｌ
ｌの通信処理装置１０に送信する動作を開始する。送信
は、相手のプロセッサのメモリに、直接メモリ転送によ
り畳込むことにより行われる。
出回＃ａｌｌの通信処ｍ懺［１０Ｆｉ、受信したトラン
ザクションバッファのエリアの情報から出回縁ヲ鐵別し
、該轟する通信回ａｌｌＫパケット情報を送出する。Ｓ
金データ勢は、通信処理装置ＩＯで収集され、トランザ
クションバッファを経由して、上記と同様の方法で主処
理装置２０に送出され、処理された結果、入出力制嚢装
置７０を介して磁気テープ装［７２に書込オれる。
ザクションバッファのエリアの情報から出回縁ヲ鐵別し
、該轟する通信回ａｌｌＫパケット情報を送出する。Ｓ
金データ勢は、通信処理装置ＩＯで収集され、トランザ
クションバッファを経由して、上記と同様の方法で主処
理装置２０に送出され、処理された結果、入出力制嚢装
置７０を介して磁気テープ装［７２に書込オれる。
第２図は上記処理装置の詳細を示すブロック図である０
図において５００Ｆｉ、処ｍ装曾５０内にて：：１ 各種処理を実行するプロセッサ、５１０は通信回線から
の情報を記憶するメモリ、５２０Ｆｉアドレス情報を設
定する宛先プロセッサアドレスレジスタ及びアドレス修
飾レジスタと他プロセツサアクセス制御回路とを有する
アドレス修飾制御部、５３０Ｆｉメモ９５１０に対する
自プロセッサからのアクセスと他プロセツサからのアク
セスの競合による待合せ、アドレス、データバスの切替
を制御するメモリアクセス競合回路、５４０は共通バス
インクフエ＋ ｘ 部、５５０ Ｆｉ ｔ＆定済の自プ
ロセッサアドレス回路からのアドレス情報と共通バス３
０からのプロセッサアドレスとを比較し自プロセッサに
対するアクセスか否かを識別するプロセッサアドレス比
較回路、５６０は自プロセッサアドレス回路、５７゜は
アイドルの複数のトランザクションバッファのアドレス
を記憶し、通知するファーストインファーストアウトの
アイドルキュー、５８０は受信後の処理待ちのトランザ
クションバッファのアドレスを受信側プロセッｔＫ通知
するためのファーストインファーストアウトの処理待ち
キューである。
図において５００Ｆｉ、処ｍ装曾５０内にて：：１ 各種処理を実行するプロセッサ、５１０は通信回線から
の情報を記憶するメモリ、５２０Ｆｉアドレス情報を設
定する宛先プロセッサアドレスレジスタ及びアドレス修
飾レジスタと他プロセツサアクセス制御回路とを有する
アドレス修飾制御部、５３０Ｆｉメモ９５１０に対する
自プロセッサからのアクセスと他プロセツサからのアク
セスの競合による待合せ、アドレス、データバスの切替
を制御するメモリアクセス競合回路、５４０は共通バス
インクフエ＋ ｘ 部、５５０ Ｆｉ ｔ＆定済の自プ
ロセッサアドレス回路からのアドレス情報と共通バス３
０からのプロセッサアドレスとを比較し自プロセッサに
対するアクセスか否かを識別するプロセッサアドレス比
較回路、５６０は自プロセッサアドレス回路、５７゜は
アイドルの複数のトランザクションバッファのアドレス
を記憶し、通知するファーストインファーストアウトの
アイドルキュー、５８０は受信後の処理待ちのトランザ
クションバッファのアドレスを受信側プロセッｔＫ通知
するためのファーストインファーストアウトの処理待ち
キューである。
通信回線からの情報は、アイドルキュー５７０かも読出
したトランザクションバッファの先頭７）’レスが示す
アドレスからメモリ５１０に回線制御値ｗｔ６０を経由
して書込オれる。トランザクションバッファは、２５６
バイトの固定長である。受信データが２５６バイトを越
える場合は、次のトランザクションバッファの先願アド
レスがアイドルキュー５７０から読出され、皺蟲するメ
モリのエリアに拳次格納される。
したトランザクションバッファの先頭７）’レスが示す
アドレスからメモリ５１０に回線制御値ｗｔ６０を経由
して書込オれる。トランザクションバッファは、２５６
バイトの固定長である。受信データが２５６バイトを越
える場合は、次のトランザクションバッファの先願アド
レスがアイドルキュー５７０から読出され、皺蟲するメ
モリのエリアに拳次格納される。
メツセージブロックの受信が完了すると、処理待チキュ
ー５８０Ｋｍ当するトランザクションバッファの先願ア
ドレスが書き込まれる。各キューにけ、ある固定のメモ
リアドレスが付与され、自プロセツｔ５００からも、父
、共通バス３０を介して他プロセンナからもアクセスさ
れる。
ー５８０Ｋｍ当するトランザクションバッファの先願ア
ドレスが書き込まれる。各キューにけ、ある固定のメモ
リアドレスが付与され、自プロセツｔ５００からも、父
、共通バス３０を介して他プロセンナからもアクセスさ
れる。
アクセス′？は、ベースレベルで処理待チキュー５８０
から処理待ちトランザクションバッファの先頭アドレス
を信号９５８２を介して読出し、処理を実行する。トラ
ンザクションバッファ内のパケット情報内の宛先情報か
ら出回−の啄容されているプロセッサアドレスを判別す
る。宛先が他プロセツサアドレスの場合ＶＣＦｉ、＃
”ｋプロセッサアドレスとアイドルキューに対応し九メ
モリアドレスの上位８ビツト（アドレス修飾情報）をア
ドレス修飾制御部５２０内の宛先プロセッサアドレスレ
ジスタ及びアドレス修飾レジスＩに設定する。次に１ア
イトルキ二一に対応し九メモリアドレスの上位８ビツト
を特定パターン（例えばオールｌ）として、メモリから
読出す命令を実行すると、他プロセツサのアイドルキュ
ーからのトランザクションバッファの先頭アドレスが自
プロセッサＫａ込筐れる。
から処理待ちトランザクションバッファの先頭アドレス
を信号９５８２を介して読出し、処理を実行する。トラ
ンザクションバッファ内のパケット情報内の宛先情報か
ら出回−の啄容されているプロセッサアドレスを判別す
る。宛先が他プロセツサアドレスの場合ＶＣＦｉ、＃
”ｋプロセッサアドレスとアイドルキューに対応し九メ
モリアドレスの上位８ビツト（アドレス修飾情報）をア
ドレス修飾制御部５２０内の宛先プロセッサアドレスレ
ジスタ及びアドレス修飾レジスＩに設定する。次に１ア
イトルキ二一に対応し九メモリアドレスの上位８ビツト
を特定パターン（例えばオールｌ）として、メモリから
読出す命令を実行すると、他プロセツサのアイドルキュ
ーからのトランザクションバッファの先頭アドレスが自
プロセッサＫａ込筐れる。
一方、他プロセツサへのアクセスは、次のように実行さ
れる。上記プロセッサ５００から信号縁５９０を介して
出力するメモリアドレス２０ビツトの上位８ビツトは、
常に、信号線５９２を通し、て、７）’しｘ修飾制御部
５２０内の他プロセッサアク童ス制ｉｉａ賂によ〕監視
される。特定パターン（例えげオール１）ｔ−検出する
と、他プロセツサアクセスと判断して、第３図に示すよ
うに１上位８ビットをアドレス修飾レジスタの内容と入
替えて２０ビツトのアドレスを生成し、宛先プロセッサ
アドレスレジスタのデータ８ビツトを付加して信号線５
４２を介シて共通バスインタフェース１１５４０ Ｋ
送出する。
れる。上記プロセッサ５００から信号縁５９０を介して
出力するメモリアドレス２０ビツトの上位８ビツトは、
常に、信号線５９２を通し、て、７）’しｘ修飾制御部
５２０内の他プロセッサアク童ス制ｉｉａ賂によ〕監視
される。特定パターン（例えげオール１）ｔ−検出する
と、他プロセツサアクセスと判断して、第３図に示すよ
うに１上位８ビットをアドレス修飾レジスタの内容と入
替えて２０ビツトのアドレスを生成し、宛先プロセッサ
アドレスレジスタのデータ８ビツトを付加して信号線５
４２を介シて共通バスインタフェース１１５４０ Ｋ
送出する。
共通ハスインタフェース５５４０Ｆ’！、共通バスの使
用権を得ると、共通バスを介して宛先プロセッサアドレ
ス、メモリアドレス、データを送出する。
用権を得ると、共通バスを介して宛先プロセッサアドレ
ス、メモリアドレス、データを送出する。
宛先の該当する処理装置５０のプロセッサアドレス比較
回路５５０Ｆｉ、設定済の自プロセッサアドレス回路５
６０から信号＠ ５５３を介したアドレス情報と共通パ
スから信号＠ ５５１を介したブロセツ量アドレスとを
比較し、一致したら自プロセッサに対するアクセスであ
ると認識して、信号＠！ ５５２を介して共通バスイン
タフェース部５４０ Ｋ入力指示を与える。共通バスか
ら入力し友メモリアドレス、データ及び書込／読出尋の
制御信号は、メモリアクセス競合回路５３０を介してメ
モリ５１０あるいはアイドルキュー５７０、処理待ちキ
ュー５８０にアクセスする。
回路５５０Ｆｉ、設定済の自プロセッサアドレス回路５
６０から信号＠ ５５３を介したアドレス情報と共通パ
スから信号＠ ５５１を介したブロセツ量アドレスとを
比較し、一致したら自プロセッサに対するアクセスであ
ると認識して、信号＠！ ５５２を介して共通バスイン
タフェース部５４０ Ｋ入力指示を与える。共通バスか
ら入力し友メモリアドレス、データ及び書込／読出尋の
制御信号は、メモリアクセス競合回路５３０を介してメ
モリ５１０あるいはアイドルキュー５７０、処理待ちキ
ュー５８０にアクセスする。
送信側のプロセッサは、上記で説明したようなアクセス
により、受信側プロセッサのアイドルキューかう）？ン
ザタシ曹ンパツファの先制アドレスを読出したあと、そ
のアドレスの上位８ビツトをアドレス修飾レジスＪＫ設
定し、上位８ビツトを特定パターン（例えばオール１）
Ｋ変換してメモリアドレスを作成し、そのメモリアドレ
スをデストネーシ曹ンアドレスとして、処理待ちのトラ
ンザクションバッファの自プロセッサのメモリの先１１
アドレスをソースアドレスとしてメモリ間転送のプロッ
タ命令を奥行する。この命令は、通常のプロセッサには
標準的に装備されているが、もしない場合にはプログラ
ムにより各命令を組合せて実行する。この命令を実行し
た結果、自プロセンヤのメモリ内のトランザクションバ
ッファの内容が、他プロセツサのメモリ内のアイドルの
トランザクションバッファに１上記で述べたと同じ他プ
ロセンナへのアクセスの方法により転送される。
により、受信側プロセッサのアイドルキューかう）？ン
ザタシ曹ンパツファの先制アドレスを読出したあと、そ
のアドレスの上位８ビツトをアドレス修飾レジスＪＫ設
定し、上位８ビツトを特定パターン（例えばオール１）
Ｋ変換してメモリアドレスを作成し、そのメモリアドレ
スをデストネーシ曹ンアドレスとして、処理待ちのトラ
ンザクションバッファの自プロセッサのメモリの先１１
アドレスをソースアドレスとしてメモリ間転送のプロッ
タ命令を奥行する。この命令は、通常のプロセッサには
標準的に装備されているが、もしない場合にはプログラ
ムにより各命令を組合せて実行する。この命令を実行し
た結果、自プロセンヤのメモリ内のトランザクションバ
ッファの内容が、他プロセツサのメモリ内のアイドルの
トランザクションバッファに１上記で述べたと同じ他プ
ロセンナへのアクセスの方法により転送される。
その次に他プロセンナの処理待ちキュー５８０ Ｋ転送
したトランザクションバッファの先頭アドレスを同様の
手順で書込むととＫより、ひとつのメツセージブロック
の通信が完了する。
したトランザクションバッファの先頭アドレスを同様の
手順で書込むととＫより、ひとつのメツセージブロック
の通信が完了する。
受信側のプロセッサは、ペースレベルで処１１ちキュー
からトランザクションバッファの先頭アドレスを読出し
、＃幽するトランザクションバッファのパケット情報を
判別し、出回ａｌｌＫｌｌ−御装置６０を介してパケッ
トデータを送出する。
からトランザクションバッファの先頭アドレスを読出し
、＃幽するトランザクションバッファのパケット情報を
判別し、出回ａｌｌＫｌｌ−御装置６０を介してパケッ
トデータを送出する。
メモリ５１０ Ｋ対すゐ自プロセッサからのアクセスと
他プロセツサからのアクセスは、メモリアクセス競合回
路５３０ Ｋ：より、競合による待合せ、アドレス、デ
ータパスの切替えが制御される。メモリアクセス＃ｉｌ
ワード（１６ビツト）単位に行ゎれ、競合による待合せ
Ｆｉｌメモリサイクルにとどめられるのて、他プロセツ
サからのメモリアクセスによる自プロセッサの４６１１
能力の低下は、無視出来る程小さく抑えられる。
他プロセツサからのアクセスは、メモリアクセス競合回
路５３０ Ｋ：より、競合による待合せ、アドレス、デ
ータパスの切替えが制御される。メモリアクセス＃ｉｌ
ワード（１６ビツト）単位に行ゎれ、競合による待合せ
Ｆｉｌメモリサイクルにとどめられるのて、他プロセツ
サからのメモリアクセスによる自プロセッサの４６１１
能力の低下は、無視出来る程小さく抑えられる。
第３図に１自プロセツサから他プロセツサへアクセスす
る場合の上記に説明したようなアドレス修飾の一例を示
す、この例の場合、自プロセッサが７り竜ス出来る自プ
ロセッサのメモリの領域は、ＦＦｏＯＯ番地からＦＦＦ
ＦＦ番地までは他プロセツサアクセス制御の丸め使用さ
れるので、そのエリアを除いた領域Ｋ１１ｌｌｌ限され
る。その制限を緩和するためには、他プロセツサへのア
クセスを識別するためのアドレスビット数を拡張し、ア
ドレス修飾レジスＩのビット数を拡張すれば良いことが
上記説＠によ勤容易に理解される。
る場合の上記に説明したようなアドレス修飾の一例を示
す、この例の場合、自プロセッサが７り竜ス出来る自プ
ロセッサのメモリの領域は、ＦＦｏＯＯ番地からＦＦＦ
ＦＦ番地までは他プロセツサアクセス制御の丸め使用さ
れるので、そのエリアを除いた領域Ｋ１１ｌｌｌ限され
る。その制限を緩和するためには、他プロセツサへのア
クセスを識別するためのアドレスビット数を拡張し、ア
ドレス修飾レジスＩのビット数を拡張すれば良いことが
上記説＠によ勤容易に理解される。
本発明は、以上説明し九ように、共通メモリを４ｈ九ず
に１送信する側のプロセラすが命令レベルのアドレスで
受信−のプロセッサのメモリへ直接アクセスすることＫ
より、従来方式に比較して、プロセッサ関通信の制御が
簡単になり、通信のオーバーヘッドを減少しているので
、マルチプロセッサシステムの処理能力を著しく向上さ
せる効果がある。
に１送信する側のプロセラすが命令レベルのアドレスで
受信−のプロセッサのメモリへ直接アクセスすることＫ
より、従来方式に比較して、プロセッサ関通信の制御が
簡単になり、通信のオーバーヘッドを減少しているので
、マルチプロセッサシステムの処理能力を著しく向上さ
せる効果がある。
第１図は本尭明プロセッサ間通信方式を適用したパケッ
ト交換システムのマルチプロセッサのシステム構成の一
例を示すブロック図、第２図は本発明を適用した上記シ
ステムを構成する処理装置の詳細を示すブロック図、第
３図はメモリアドレス修飾の一例を示すアドレス情報形
式の説明図である。 ｌＯ・・・通信処理装置 ２０・・・主処理装置３
０・・・共通パス ４０・・・共通パスアー
ビタ５０・・・処理装置 ６０・・・回線制御装
置７０・・・人出力制御ｌｌ装置 ７１・・・入出力
タイプライＩ７２・・・磁気テープ懐雪 ６１・・・逓
信−纏５００・・・プロセッサ ５１０・・・メモ
リ５２０・・・アドレス修飾制御部 ５３０・・・メモリアクセス競合回路 ５４０・・・共通パスインタフェース部５５０・・・プ
４セッサアドレス比較回路５６０・・・自プロセッサア
ドレス回路５７０・・・アイドルキ！ −５８０・・・
処理待チキュー出願人 日本電気株式会社 第１図 第２図 ０ 第３図
ト交換システムのマルチプロセッサのシステム構成の一
例を示すブロック図、第２図は本発明を適用した上記シ
ステムを構成する処理装置の詳細を示すブロック図、第
３図はメモリアドレス修飾の一例を示すアドレス情報形
式の説明図である。 ｌＯ・・・通信処理装置 ２０・・・主処理装置３
０・・・共通パス ４０・・・共通パスアー
ビタ５０・・・処理装置 ６０・・・回線制御装
置７０・・・人出力制御ｌｌ装置 ７１・・・入出力
タイプライＩ７２・・・磁気テープ懐雪 ６１・・・逓
信−纏５００・・・プロセッサ ５１０・・・メモ
リ５２０・・・アドレス修飾制御部 ５３０・・・メモリアクセス競合回路 ５４０・・・共通パスインタフェース部５５０・・・プ
４セッサアドレス比較回路５６０・・・自プロセッサア
ドレス回路５７０・・・アイドルキ！ −５８０・・・
処理待チキュー出願人 日本電気株式会社 第１図 第２図 ０ 第３図
Claims (1)
- 【特許請求の範囲】 同種又は異種の＊＊個のプロセッサを有するマルチプａ
セツすシステムにおいて、 自プロ竜ツｔと他プロセツサとを相互にアクセス可能と
する手段と、 プロセンナから出力するメモリアドレスの特定ビットに
より自プロセッサのメ（りへのアクセスか他のプロセッ
サのメ毫りへのアクセスかを識別し制御すゐ手段と、 他グロセツｔへのメ峰すアクセスの＠に、あらかじめ自
プ■セツナから設定された情報によ〕他プロセツサへの
メモリアドレスを修飾し、８ｍ。 メモリアドレスを生成する手段と、 他プロセツサからの情報を受信するためのアイドルの複
数のトランザタシ冒ンバツファのアドレスを記憶し、通
知する手段と、 受信後の処運待ちの複数のトランザクションパッツアの
アドレスを記憶し、通知する手段とを各プロセッサ１１
に具備し、 プ謬セツを闘の通信を、自プロセッサの命令のアドレス
で他のプロセッサのメモリを直接アクセスするととによ
）行つよう構成しえととを特徴とす為プロセッサ闘逓儒
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025763A JPS58144273A (ja) | 1982-02-19 | 1982-02-19 | プロセツサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025763A JPS58144273A (ja) | 1982-02-19 | 1982-02-19 | プロセツサ間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144273A true JPS58144273A (ja) | 1983-08-27 |
Family
ID=12174869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57025763A Pending JPS58144273A (ja) | 1982-02-19 | 1982-02-19 | プロセツサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124944A (en) * | 1977-04-08 | 1978-10-31 | Nec Corp | Data processing unit |
| JPS53139939A (en) * | 1977-05-13 | 1978-12-06 | Toshiba Corp | Memory addressing method |
| JPS56121160A (en) * | 1980-02-28 | 1981-09-22 | Toshiba Corp | Common system of common information by main memory level of computer composite equipment |
-
1982
- 1982-02-19 JP JP57025763A patent/JPS58144273A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124944A (en) * | 1977-04-08 | 1978-10-31 | Nec Corp | Data processing unit |
| JPS53139939A (en) * | 1977-05-13 | 1978-12-06 | Toshiba Corp | Memory addressing method |
| JPS56121160A (en) * | 1980-02-28 | 1981-09-22 | Toshiba Corp | Common system of common information by main memory level of computer composite equipment |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938078B1 (en) | 1998-12-09 | 2005-08-30 | Nec Corporation | Data processing apparatus and data processing method |
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