JPS6028024B2

JPS6028024B2 - 入出力インタ−フエ−ス装置

Info

Publication number: JPS6028024B2
Application number: JP9299781A
Authority: JP
Inventors: 徳太郎真保; 和弘藤田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1981-06-18
Filing date: 1981-06-18
Publication date: 1985-07-02
Also published as: JPS57207924A

Description

【発明の詳細な説明】本発明は、シーケンスコントローラやコンピュータシス
テムにおいて、中央処理部と複数の入出力ユニットを結
合する入出力インターフェース装置に関するものである
。

例えば、シーケンスコントローラは、第１図にその要部
の構成を示しているように、中央処理部１１と複数の入
出力ユニット１２を備え、中央処理部１１と入出力ユニ
ット１２とは、コネクタ１３を介して接続ケーブル１４
で接続されている。

各入出力ユニット１２は、例えば８個の入出力カード１
５と、入出力インターフェースカード１６を収容してお
り、入出力点数に応じてこの単位で増設することができ
る。そこで、入出力ユニット１２に０，１，……のアド
レスを割り付け、さらに入出力カード１５に０〜７のア
ドレスを割り付けることにより、中央処理部１１が入出
力ユニット１２の入出力カード１５との間でデータの授
受を行っている。シーケンスコントローラにおいては、
各入出力ユニット１２を通常ラック形式で実装するので
、そのアドレス信号をラックアドレス信号と略称する。
第２図はこのシーケンスコントローラの要部詳細ブロッ
ク図である。この図において、接続ケーブル１４は、ラ
ックセレクト線２１、カードセレクト線２２、書込信号
線２３およびデータバス２４からなる。各入出力ユニッ
ト１２は、上述したように、ラック２５に収容されてい
る。その入出力インターフェースカード１６は、デコー
ダ２６とラックアドレス設定器２７を備えている。ラッ
クアドレス設定器２７は、入出力ユニット１２と中央処
理部１１を接続ケーブル１４で接続したあとで、該当す
るラックセレクト線２１とデコーダ２６とを接続するた
めに操作される選択スイッチである。このシーケンスコ
ントローラは、入出力ユニット１２を４個接続するため
に、ラックセレクト線２１を４本有しているが、一般に
その信号線数は、接続できる最大ラック数と同数である
。中央処理部１１は、各入出力ユニット１２の制御と、
各入出力ユニット１２との間でデータの授受を行う。い
ま、中央処理部１１が、ラックセレクト線２１の信号線
“０”にラックアドレス信号を供給すると、そのラック
アドレス信号は、ラックアドレス設定器２７を介してラ
ック‘‘０”の入力インターフェース１６にあるデコー
ダ２６の駆動信号となる。このとき、中央処理部１１が
、カードセレクト線２２を介して、例えば“１”の入出
力カード１５のカードアドレス信号を供給すると、デコ
ーダ２６はその出力端子１に入出力カード選択信号を出
力するため、ラック“０”において第１番目の入出力カ
ード１５が選択されることになる。カードセレクト線２
２は、各入出力ユニット１２の入出力カード数によって
さまるビット数のカードアドレス信号を伝送するもので
、第２図のシーケンスコントローラにおいては、３ビッ
トのカードアドレス信号を伝送する。さらに、中央処理
部１１は、書込信号線２３を介して、入出力カード１５
に書込制御信号を供給する。入出力カード１５は、この
書込制御信号により、データバス２４を介して中央処理
部１１との間でデータの授受を行う。データバス２４は
双方向性バスであり、例えば８ビットあるいは１６ビッ
トのデータを伝送する。上述した構成は、主として従釆
のシーケンスコントローラについて例示したものである
が、従来のコンピュータシステムにおける入出力ユニッ
トの構成もほぼ同じであり、いずれも次のような欠点を
有している。

すなわち、このようなシステムにおいては、入出力点数
にフレキシピリティを持たせるために、入出力ユニット
選択（セレクト）線を常に入出力ユニットの最大収容数
分準備しておき、その範囲内で選択して使用するように
なっており、システムが比較的小規模の場合でも、多数
の入出力ユニット選択線が必要となる。また、入出力ユ
ニット（ラック）アドレス設定器を設定したあとで、シ
ステムの運転に入らなければならず、システムが大きい
場合には、その設定を忘れたり、入出力ユニット番号を
見誤ったりすることが多い。一般に、入出力ユニットの
インターフェースカードとしては、同一構成の標準化し
たものを使用するが、入出力ユニットアドレス設定器を
個別に設定するのはきわめて煩雑である。さらに、入出
力ユニット数を中央処理部から見て電気的に判断するこ
とができず、例えば途中の接続ケーブルの外れなどによ
る異常を検出できない。本発明の目的は、かかる欠点を
除去するために、入出力ユニットを中央処理部に接続す
る際、その接続の順序に自動的に入出力ユニットのアド
レスを設定することにより、当該入出力ユニットを選択
し得る入出力インターフェース装置を提供することにあ
る。本発明は、データおよびアドレス信号を時分割で伝
送するデータバスと、このデータバスの入力母線と出力
母線との間に接続し、順次接続される複数の入出力ユニ
ットのアドレスをその接続の順番に生成するように入出
力ユニットのアドレス変換を行ない、しかもデータの双
方向伝送を行うアドレス変換手段と、前記データバスを
介して供給された前記入出力ユニットのアドレス信号お
よび入出力カードのアドレス信号をそれぞれ検出し、当
該アドレス信号で指定された前記入出力ユニットのアド
レスを表示する信号および当該アドレス信号で指定され
た前記入出力ユニットの入出力カードを選択する信号を
出力するデコード手段と、前記データバスと前記入出力
カードとの間でデータの双方向伝送を行う伝送手段と、
前記アドレス変換手段、前記デコード手段および前記伝
送手段を動作モードによって制御する制御手段とを具備
することを特徴とするものである。

以下、図面を参照して本発明の実施例を説明する。

第３図は本発明による入出力インターフェース装置の一
構成例を示すブロック図である。

このインターフェース装置は、中央処理部（ＣＰＵ）か
ら供給される制御信号に応じて動作モードがきまり、ラ
ックアドレス信号およびカードアドレス信号の検出、次
段に増設される入出力ユニットのラックアドレス信号の
自動生成ならびに中央処理部と入出力ユニットとの間の
データの授受を行うものである。この種の入出力インタ
ーフェース装置は、接続線がなるべく少ない方が望まし
く、従って、この実施例のインターフェース装置におい
ては、時分割方式を適用して、データバス３１を介して
アドレス信号の伝送と変換ならびにデータの転送を行い
、その動作モードを司どろ制御信号を制御バス３２を介
して供給するよう礎成している。データバス３１は、８
本の母線からなり、８ビットのデータを授受し、かつ３
ビットのラックアドレス信号とカードアドレス信号をそ
れぞれ伝送する双方向性バスである。その入力母線ＡＤ
Ｏ−０〜ＡＤ７一０に中央処理部（ＣＰＵ）を接続し、
出力母線ＡＤＯ−１〜ＡＤ７一１に増設する入出力ユニ
ットのインターフェース装置を接続する。但し、増設し
た入出力ユニットのインターフェース装置においては、
入力母線ＡＤＯ−０〜ＡＤ７−０を中央処理部側の接続
母線とし、出力母線ＡＤＯ−１〜ＡＤ７−１を拡張側の
接続母線とする。ところで、データバス３１を用いて伝
送するラックアドレス信号を３ビット構成としているた
め、入出力ユニットを順次増設し、最大８ユニットの入
出力ユニットをデータバス３１に接続することができる
。中央処理部（ＣＰＵ）が制御バス３２に供給する制御
信号は、次の第１表に示すようなものがある。第１表次に、インターフェース装置における各種回路の説明を
する。

まず、アドレス変換回路３３は、制御信号Ｒ／Ｗ，ＤＥ
Ｎに応じて、ラックアドレス信号を自動的に生成し、か
つデータおよび信号の転送をするものでる。このアドレ
ス変換回路３３は、第４図に示すように、制御信号ＤＥ
Ｎにより動作モードがさまる減算器３３Ａと、制御信号
Ｒ／Ｗによって制御されるトライステートバツフア３３
Ｂ，３３Ｃを有している。その入出力端子は、それぞれ
データバス３１の入力母線ＡＤ３一０〜ＡＤ５−０と出
力母線ＡＤ３一１〜ＡＤ５−１に接続されている。そこ
で、制御信号ＤＥＮが“Ｈ”のとき、減算器３３Ａはデ
ータバス３１の入力母線ＡＤ３一０〜ＡＤ５一川こ供給
されるラックアドレス信号の内容を“１”とし、次段の
ラックアドレス信号を生成する。そして、ラックアドレ
ス信号の送出の際に、制御信号Ｒ／Ｗが“Ｈ”となるか
ら、トライステートバツフア３３Ｂは、減算器３３Ａの
減算結果、すなわち後段のアドレス信号を出力母線ＡＤ
３−１〜ＡＤ５−１に出力する。ところが、制御信号Ｄ
ＥＮが“Ｌ’’のとき、減算器３３Ａは減算を行なわず
、ラックアドレス信号をそのままトライステートバッフ
ア３３Ｂに出力する。また、続み取りモードのとき、制
御信号Ｒ／Ｗが“Ｌ”となるから、トライステートバツ
フア３３Ｃは、出力母線ＡＤ３−１〜ＡＤ５一１に供給
された後段の入出力ユニットからのデータを入力母線Ａ
Ｄ３一０〜ＡＤ５一川こ転送するバイパス回路として機
能する。アンドゲート３４は、制御信号ＤＥＮが“Ｈ”
のとき、データバス３１の入力母線ＡＤ３一０〜ＡＤ７
−０１こ供給された信号が、すべて“０”であるかどう
かを検出する。

ラックアドレスを検索、表示するときのフオーマットと
しては、第５図Ａに示すように、ビット０〜２および３
〜５に同一内容の３ビットアドレスを割り当て、ビット
６，７を“０”にする。ここで、ビット０〜７は、デー
タバス３１の母線ＡＤＯ〜ＡＤ）にそれぞれ対応する。
従って、例えば中央処理部に最も近い第１番目の入出力
ユニットのラックアドレスは、ビット３〜７が“０００
０ぴとなり、また第２番目の入出力ユニットのラックア
ドレスは、ビット３〜７が“００００１”となる。そし
て、アドレス変換回路３３において、ラックアドレスの
検索および表示の際には、制御信号ＤＥＮが“Ｈ”にな
るため、その減算器３３Ａ（第４図参照）がラックアド
レス値を“一１”にする。かくして、ラックアドレスの
検索および表示の際に、自己の入出力ユニットに該当す
るラックアドレスの指定を受けると、データバス３１の
入力母線ＡＤ３一０〜ＡＤ７一０は“００００’’とな
るから、アンドゲート３４はそれを検出して出力信号Ｄ
ＲＣを“Ｈ”にする。この出力信号ＤＲＣは、ナンドゲ
ート３５とＤ形フリップフロップ３６に供給される。ナ
ンドゲート３５は、アンドゲート３４の出力信号ＤＲＣ
と制御信号ＲＣＳ，Ｒ／Ｗが、いずれも“Ｈ”のとき、
ラッチ回路３７に駆動信号を供給する。そして、ラッチ
回路３７は、データバス３１を介して送出されたビット
０〜３（ＡＤＯ〜ＡＤ２）のラックアドレス信号をラツ
チし、表示用デコーダ３８にそのラックアドレス信号Ｒ
ＣＲを出力する。この表示用デコーダ３８は、２進数の
ラックアドレス信号を１坊隼数に変換し、数字表示器３
９を駆動する。ところで、Ｄ形フリップフロップ３６は
、制御信号ＷＥのタイミングで、アンドゲート３４の出
力信号ＤＲＣを続み込み、その出力信号ＤＣＲをアンド
ゲート４０〜４２に供給する。ナンドゲート４川ま、数
字表示器３９が表示したラックアドレスを、トライステ
ートバツフア４３とデータバス３１を介して、中央処理
部に返送するため、トライステートバッフア４３の動作
を制御する。中央処理部と入出力ユニットの入出力カー
ドとの間のデータ授受に先立って、データバス３１の入
力母線ＡＤＯ−０〜ＡＤ７一０に、中央処理部からラッ
クアドレス号とカードアドレス信号が送出される。

そのフオーマツトは、第５図Ｂに示すように、それぞれ
ビット０〜２をカードアドレス、ビット３〜５をラック
アドレスとし、ビット６，７を“０”とするものである
。そのラックアドレス信号は、前述したように、アンド
ゲート３４によって検出される。次いで、アンドゲート
３４の出力信号ＤＲＣと、制御信号ＣＣＳ，Ｒ／Ｗを入
力とするナンドゲート４４が、ラッチ駆動信号を出力す
ると、ラツチ回路４５がカードアドレス信号をラツチす
る。そして、ナンドゲート４１が制御信号ＤＥＮ，ＣＣ
ＮとＤ形フリップフ。ツプ３６の出力信号ＯＣＲにもと
づいて、カードセレクト用デコーダ４６の駆動信号を出
力すると、このデコーダ４６が動作し、ラッチ回路４５
の出力信号ＣＳＲをカードセレクト信号ＣＳに変換する
。このカードセレクト信号ＣＳは、選択線４７を介して
入出力力−ドに供給される。ここで、カードアドレス信
号は３ビットであるから、８個の入出力カードのアドレ
ス指定をすることができる。中央処理部と入出力カード
との間のデータ授受は、双方向性バスドラィバ４８を介
して行う。双方向性ドライバ４８は、データバス３１と
入出力データバス４９の各母線ごとに、図示しているよ
うに、アンドゲートＧＩ，Ｇ２とバッファＢ１，Ｂ２で
構成した周知の回路を用いることができる。そのデータ
ＤＲ／ＤＷの伝送方向は、Ｄ形フリップフロップ３６の
出力信号ＤＣＲおよび制御信号ＣＣＳ，Ｒ／Ｗを入力と
するゲート４１の出力信号と、制御信号ＤＥＮとにより
制御される。中央処理部から出力カードへの書き込みを
制御するナンドゲート５０は、制御信号Ｒ／Ｗ，ＷＥと
ナンドゲート４０の出力信号ＧＳを入力信号とし、書込
制御信号ＣＷＥを出力する。ここで、制御信号ＷＥは、
ラツチ回路３７，４５の出力タイミングをきめる。なお
、第２図における各種回路の入出力端に小円形の記号を
付したものは、ィンバータを示している。次の第２表は
、このインターフェース装置の動作モード、制御信号の
状態および中央処理部（ＣＰＵ）の動作などを示すもの
である。

第２表この第２表と第６図ないし第８図の動作タイミングチャ
ートを参照して、第３図の入出力インターフェース装置
の動作を説明する。

１ラックアドレスの検索および表示動作モード１−１では、中央処理部が、第５図Ａのフオ
ーマットで入力母線ＡＤＯ−０〜ＡＤ２一０と入力母線
ＡＤ３一０〜ＡＤ５−川こ３ビットのラックアドレス信
号を送出し、入力母線ＡＤ６−０，ＡＤ７一０を“０”
にする。

これと同時に、制御信号ＲＣＳ，Ｒ／Ｗ，ＤＥＮを“Ｈ
”にし、制御信号ＣＣＳを“Ｌ”にする。いま、ラック
アドレスが“００１”であるとすれば、．データバス３
１の入力母線ＡＤＯ−０〜ＡＤ７一０は、“００００１
００ｒとなる。このとき、中央処理部に最も近い入出力
ユニットのアドレス変換回路３３が、入力母線ＡＤ３一
０〜ＡＤ５一０（ビット３〜５）に送出されたラックア
ドレス値から”一１”の減算を行い、出力母線ＡＤ３−
１〜ＡＤ５−１に“００びを出力する。従って、第２番
目の入出力ユニットにおけるアンドゲート３４の論理条
件が成立し、第６図に示すように、その出力信号ＤＲＣ
が“Ｈ”になり、ナンドゲート３５に供Ｖ給される。こ
のナンドゲート３６の他の入力として、いずれも“Ｈ”
の制御信号ＲＣＳ，Ｒ／Ｗが供給給されているので、ナ
ンドゲート３５はラッチ回路３７に駆動信号を出力する
。駆動信号が供給されると、ラッチ回路３７は入力母線
ＡＤＯ−０〜ＡＤ２一０からビット０〜２の“００１’
’なるラックアドレス信号をラッチする。次いで、第６
図に示しているように、制御信号ＷＥの立ち上りのタイ
ミングで、ラッチ回路３７は“００１”の出力信号ＲＣ
Ｒを表示用デコーダ３８に転送する。かくして、数字表
示器３９によってラック番号“１”が表示される。

また、第６図には示していないが、制御信号ＷＥの立ち
上りによって、Ｄ形フリップフロップ３６が動作する。
このとき、アンドゲート３４の出力信号ＤＲＣが“Ｈ’
’であるため、Ｄ形フリップフロップ３６は状態を反転
し、その出力信号ＤＣＲは“Ｈ”となる。

次の動作モード１−２においては、制御信号Ｒ／Ｗ，Ｄ
ＥＮが“Ｌ”になるため、アドレス変換回路３３はバイ
パス回路として動作する。

そして、ナンドゲート４０には、制御信号ＲＣＳ，Ｒ／
Ｗ，ＤＥＮとＤ形フリツプフロップ３６の出力信号ＤＣ
Ｒが入力されるから、第６図に示すように、論理条件が
成立して、その出力信号ＧＳは“Ｈ”となる。

このため、トライステートバツフア４３がィネーブルと
なり、従って、ラッチ回路３７の出力信号ＲＣＲは、こ
のトライステートバツフア４３、データバス３１の入力
母線ＡＤＯ−０〜ＡＤ２一０および前段のアドレス変換
回路３３をそれぞれ介して中央処理部に返送される。す
なわち、中央処理部は、第６図の期間ＴＩにおいて、入
出力ユニットから送出されたラックアドレスを続み込み
、動作モード１−１で指定したラックアドレスと一致す
るかどうかを照合する。このようにして、中央処理部は
、入出力ユニットの数と、入出力ユニットが正常に接続
されているかどうかを確認することができる。０入力
カード‘こよるデータの続み取り中央処理部は、動作モ
ードロー１で、データ転送をすべき入力カードを指定し
、動作モードロー２において、当該入力カードが送出し
たデータを続み取る。

そこで、中央処理部は、まず動作モードロー１において
、制御信号ＲＣＳを“Ｌ”にし、制御信号ＣＣＳ、Ｒ／
Ｗ，ＤＥＮをそれぞれ“Ｈ’’にするとともに、第５図
Ｂのフオーマツトで入出力ユニットのラックアドレス信
号と入力カードアドレス信号をデータバス３１に送出す
る。いま、第２番目の入出力ユニットの第３番目の入力
カードを指定するものとすれば、中央処理部は第１番目
の入出力ユニットにおけるデータバス３１の入力母線Ａ
ＤＯ−０〜ＡＤ７−０に“００００１０１びのアドレス
信号を供給する。しかし、そのアドレス変換回路３３は
、制御信号Ｒ／Ｗ，ＤＥＷこより、減算動作を行い、ラ
ックアドレス（ビット３〜５）の値“００ｒを“一１”
するから、第２番目の入出力ユニットにおける入力母線
ＡＤＯ−０〜ＡＤ７一川こ転送されるアドレス信号は“
００００００１０’’となる。既述したように、ビット
３〜５がすべて“０”で、かつ制御信号ＤＥＮが“Ｈ”
であれば、アンドゲート３４において論理条件が成立し
、その出力信号ＤＲＣが“Ｈ”となる。このアンドゲー
ト３４の出力信号ＤＲＣと制御信号ＣＣＳ，Ｒ／Ｗを入
力信号とするナンドゲート４４が、ラッチ回路４５の駆
動信号を出力するから、ラッチ回路４５は入力母線ＡＤ
Ｏ−０〜ＡＤ２一川こ供給されたカードアドレス信号を
ラッチする。また、第７図に示しているように、制御信
号ＷＥの立ち上りのタイミングで、Ｄ形フリップフロツ
プ３６は、アンドゲート３４の出力信号ＤＲＣを続み込
み、その出力信号ＤＣＲが“Ｈ”になる。この制御信号
ＷＥの立ち上りのタイミングにより、ラッチ回路４５も
動作し、出力信号ＣＳＲをカードセレクト用デコーダ４
６に供給する。しかし、カードセレクト用デコーダ４６
は、まだ動作を開始しない。ここで、Ｄ形フリツプフロ
ツプ３６の出力信号ＤＣＲは、次の動作モードロー２の
準備のために、ナンドゲート４１，４２にそれぞれ供給
される。動作モード０−２においては、中央処理部から
送出される制御信号Ｒ／Ｗ，ＤＥＮが、“Ｈ”から“Ｌ
”になる。

従って、ナンドゲート４１，４２の論理条件が成立し、
それぞれカードセレクト用デコーダ４６の駆動信号と、
双方向性バスドラィバの制御信号を出力する。かくして
、カードセレクト用デコーダ４６が、カードアドレス信
号をデコードし、選択線４７に第３番目のカードセレク
ト信号ＣＳ（第７図参照）を出力する。また、ナンドゲ
ート４２の出力信号と、制御信号ＤＥＮとによって、双
方向性バスドライバ４８のゲートＧＩとバッファＢＩが
ィネーブルとなる。この動作モードにおいては、制御信
号Ｒ／Ｗ，ＤＥＮがいずれも“Ｌ”であるため、アドレ
ス変換回路３３はバイパス回路となり、出力母線ＡＤＯ
−１〜ＡＤ７−１のデータを入力母線ＡＤＯ−０〜ＡＤ
７一０‘こ伝送することができる。従って、中央処理部
が指定した第２番目の入出力ユニットの第３番目の入力
カードは、入出力データバス４９、双方向性バスドライ
バ４８およびデータバス３１をそれぞれ介して、第７図
に示しているように、期間Ｔ２において、データＤＲを
中央処理部に転送する。ｍ出力カードへのデータの書
き込み中央処理部は、動作モードｍ−１において、第８図に示
しているように、動作モードロー１と同様にして、入出
力ユニットとその出力カードのアドレスを指定する。

次の動作モードｍ−２になると、中央処理部は制御信号
ＤＥＮを“Ｈ’’から“Ｌ”にし、出力カードの書き込
みタイミングに制御信号ＷＥを供給する。従って、指定
された入出力ユニットのインターフェース装置において
は、制御信号ＤＥＮとナンドゲート４１の出力信号によ
って、双方向性バスドライバのゲートＧ２とバッファＢ
２がイネーブルとなり、またナンドゲート５０は制御信
号ＷＥの立ち上りタイミングで書込みパルスＣＷＥを出
力する。

このとき、全てのインターフェース装置のアドレス変換
回路３３は、制御信号Ｒ／Ｗが“Ｈ’’であり、制御信
号ＤＥＮが“Ｌ”であるため、減算を行わずバスドラィ
バとして動作し、入力母線ＡＤＯ−０〜ＡＤ７−０のデ
ータを出力母線ＡＤＯ−１〜ＡＤ７−１に転送する。こ
のようにして、中央処理部はデータバス３１、双方向性
バスドラィバ４８および入出力データバス４９をそれぞ
れ介してて、第８図に示しているように、データＤＷを
指定した出力カードに書き込むことができる。本発明は
、上述した実施例に限定されることなく、システムの規
模や制御方法などによって、他の態様で実施することが
できる。

例えば、データは８ビット構成だけでなく、４ビット、
１２ビット、１６ビットあるいはそれ以上のビット構成
でもよい。また、実施例のように、データバスが８本の
母線からなるシステムであっても、ラックアドレスとカ
ードアドレスをそれぞれ４ビットとし、入出力ユニット
および入出力カードの許容数を１６個に拡張することも
できる。さらに、各種回路の構成、特に論理回路の構成
、およびその論理条件は、システムによって異なったも
のとなる。上述したように、本発明によれば、時分割方
式によって、データバスをデータの授受とアドレス指定
に用いることができるので、接続線数が減少し、システ
ム構成が簡素化できるとともにケーブルが長い場合には
コスト低減に有効である。また、入出力ユニットのアド
レスは、その接続の順番に自動的にアドレスを生成する
ことができ、アドレス設定操作が不要となり、かつその
アドレスを表示器によって表示すれば、各入出力ユニッ
トの判別が容易になる。さらに、中央処理部が指定した
アドレスは、当該入出力ユニットからデータバスを介し
て返送される構成となっており、中央処理部はインター
フェース装置の状態を診断することができる。なお、本
発明のインターフェース装置は、シーケンスコントロー
ラのみならず、コンピュータシステムに適用し得るもの
である。

【図面の簡単な説明】

第１図は従来のインターフェース装置を含むシーケンス
コントローラの概略構成図、第２図はその要部の詳細例
を示すブロック図、第３図は本発明入出力インターフェ
ース装置の構成の一例を示すブロック図、第４図はその
アドレス変換回路の構成例を示すブロック図、第５図は
アドレス信号のフオーマットを示す図、第６図ないし第
８図は第３図示の本発明入出力インターフェース装置に
おける各部の動作タイミングチャートである。１１……中央処理部、１２……入出力ユニット、１３・
・・・・・コネクタ、１４・・・・・・接続線、１５・
・・…入出力力−ド、１６……インターフェースカード
、２１……ラックセレクト線、２２……カードセレクト
線、２３・・・・・・書込信号線、２４・・・・・・７
ータバス、２５……ラック、２６……デコーダ、２７・
・・・・・ラックアドレス設定器、３１・・・・・・デ
ータバス、３２・・・・・・制御バス、３３…・・・ア
ドレス変換回路、３３Ａ・・・・・・減算器、３３Ｂ，
３３Ｃ・…・・トライステートバツフア、３４……アン
ドゲート、３５，４０〜４２，４４，５０……ナンドゲ
ート、３６……Ｄ形フリップフロップ、３７，４５…・
・・ラッチ回路、３８・・・・・・表示用デコーダ、３
９・・・・・・数字表示器、４３・・・・・・トライス
テートバッフア、４６……カードセレクト用デコーダ、
４７……選択線、４８・…・・双方向性バスドラィバ、
４９・・．・・・入出力データバス、ＡＤＯ−０〜ＡＤ
７一０・・…・入力母線、ＡＤＯ−１〜ＡＤ７一１・・
・・・・出力母線、Ｇ１，Ｇ２……ゲート、８１，Ｂ２
……バツフア、ＲＣＳ，ＣＣＳ，Ｒ／Ｗ，ＤＥＮ，ＷＥ
・・・・・・制御信号、ＤＲＣ・・・・・・ナンドゲー
ト３４の出力信号、ＤＣＲ・・・・・・Ｄ形フリップフ
ロップ３６の出力信号、ＲＣＲ・・・・・・ラッチ回路
３７の出力信号、ＣＳＲ・・…・ラッチ回路４５の出力
信号、ＣＳ・・・…カードセレクト信号、ＤＲ・・・・
・・入力カード転送データ、ＤＷ・・・・・・出力カー
ド転送データ、ＣＷＥ・・・・・・書込みパルス。第５図第１図第２図図の船第４図第６図第７図第８図

Claims

【特許請求の範囲】

１データおよびアドレス信号を時分割で伝送するデー
タバスと、このデータバスの入力母線と出力母線との間
に接続し、順次接続される複数の入出力ユニツトのアド
レスをその接続の順番に生成するように入出力ユニツト
のアドレス変換を行ない、しかもデータの双方向伝送を
行うアドレス変換手段と、前記データバスを介して供給
された前記入出力ユニツトのアドレス信号および入出力
カードのアドレス信号をそれぞれ検出し、当該アドレス
信号で指定された前記入出力ユニツトのアドレスを表示
す信号および当該アドレス信号で指定された前記入出力
ユニツトの入出力カードを選択する信号を出力するデコ
ード手段と、前記データバスと前記入出力カードとの間
でデータの双方向伝送を行う伝送手段と、前記アドレス
変換手段、前記デコード手段および前記伝送手段を動作
モードによつて制御する制御手段とを具備することを特
徴とする入出力インターフエース装置。