KR100340295B1 - 신호처리장치 - Google Patents

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Abstract

LSI 내부에 메모리와 그 메모리를 액세스하는 복수의 블록을 보유하는 신호처리장치에 있어서, 장해 발생시에 원인해석이 용이하게 될 수 있도록 트레이스 제어 블록(170)을 형성하고, 마이크로 컴퓨터(110)로부터의 설정에 의해 필요한 메모리 액세스 블록으로부터의 액세스 이력을 메모리의 특정 영역에 트레이스한다. 또한, 조정 블록(150) 내에 의사조정 블록(180)을 형성하고, 액세스 이력의 트레이스 실행 중의 다른 메모리 액세스 블록으로부터의 메모리 사용 요구신호를 접수하여, 실제로 내장 메모리(160)에 액세스하지 않고 메모리 사용 승인신호를 반송한다. 장해 발생시에 외부로부터 내장 메모리(160) 내의 특정의 트레이스 영역을 읽어냄으로써 원인해석을 용이하게 행할 수 있다.

Description

신호처리장치{Signal processor}
종래의 신호처리장치는 시스템에 장해가 발생했을 경우, 시스템 동작에 따라 버스에 출현하는 데이터나 어드레스 등의 버스정보를 장해의 해석 데이터로써 이용하기 위해 로직 에널라이저 등의 해석장치를 이용하여 격납하거나, 일본국 특허공개 평6-187256호 공보에 기재되어 있는 바와 같은 트레이스 기구를 시스템에 부가하고 있다.
그러나, 최근의 반도체 기술의 발전에 의해 여러 가지 기능블록과 메모리가 하나의 칩에 대규모로 집적된 LSI가 개발되어 있고, 상기 종래의 신호처리장치의 구성에서는 LSI 외부에 메모리 인터페이스 신호가 출력되지 않기 때문에, 해석장치를 접속하는 것은 불가능하고, 장해 발생시에 동작해석에 필요한 정보를 얻을 수 없다는 문제점이 있다. 또한, 트레이스 기구를 LSI 내부에 부가하는 것은 장해해석전용의 제어회로나 전용의 트레이스 메모리가 필요하고, LSI의 면적의 증대, 비용의 증대를 초래한다는 문제점이 있다.
본 발명은 LSI 내에 메모리를 내장하는 신호처리장치에 관한 것이다.
도1은 본 발명의 신호처리장치의 실시예에 있어서의 전기적 블록도이다.
(실시예)
이하, 본 발명의 신호처리장치의 실시에에 대해 도1을 이용하여 설명한다.
도1에 있어서, 신호처리장치(100)는 마이크로 컴퓨터(이하, 마이컴이라 한다)(110)로 외부로부터 제어된다. 또한, 신호처리장치(100) 내에는 내장 메모리(160)를 돌출 또는 기입하는 메모리 액세스 블록 A(120), 마찬가지로 메모리 액세스 블록 B(130), 마찬가지로 메모리 액세스 블록 C(140)이 있고, 또한 신호처리장치(100)내에서 메모리 액세스 블록 A(120), 메모리 액세스 블록 B(130), 메모리 액세스 블록 C(140)로부터의 각 메모리 액세스 요구를 근거로 메모리의 사용권을 조정하고, 내장 메모리(160)에 액세스하는 조정 블록(150)을 갖고, 조정 블록(150) 내의 의사조정 블록(180)과, 조정 블록(150)의 조정결과를 근거로 메모리 액세스 이력을 내장 메모리(160)에 격납하기 위한 제어를 행하는 트레이스 제어 블록(170)으로 구성되어 있다.
이하, 본 실시예의 동작설명을 보다 구체적으로 설명하기 위해, 메모리 액세스 블록 C(140)의 액세스 이력을 격납하는 경우에 메모리 액세스 블록 C(140) 이외의 액세스가 접수된 경우와, 메모리 액세스 블록 C(140)의 액세스가 접수되어 트레이스 기능이 실행된 경우와, 메모리 액세스 블록 C(140)의 액세스가 접수되어 트레이스 기능이 실행되고 있는 사이에 의사 조정 블록이 동작하는 경우의 3가지 경우로 나누어 설명한다. 여기서 말하는 액세스 이력이라는 것은 액세스 블록명, 액세스 종류, 메모리 어드레스, 메모리 데이터를 말하며, 또한 상기의 각 경우에 있어서 조정 블록(150)에서의 각 메모리 사용요구신호의 접수 우선순위는 트레이스 제어 블록(170)>메모리 액세스 블록 A(120)>메모리 액세스 블록 B(130)>메모리 액세스 블록 C(140)로 하고, 마이컴(110)으로부터 마이크로 컴퓨터 어드레스 버스(111), 마이크로 컴퓨터 데이터 버스(112), 마이크로 컴퓨터 컨트롤 신호(113)를 이용하여 트레이스 제어 블록(170)에 메모리 액세스 블록 C(140)의 액세스 이력을 격납하도록 초기설정이 행해지는 것으로 한다.
우선, 메모리 액세스 블록 C(140)의 액세스 이력을 격납하는 경우에 메모리 액세스 블록 C(140) 이외의 액세스가 접수된 경우의 동작에 대해 설명한다. 메모리 액세스 블록 A(120)가 메모리 사용 요구신호(속성정보도 포함)(121)를, 메모리 액세스 블록 B(130)가 메모리 사용 요구신호(속성정보도 포함)(131)를 각각 조정 블록(150)으로 송출하고 있을 때, 조정 블록(150)은 메모리 사용 요구신호의 접수 우선순위를 판단하여 순위가 높은 메모리 액세스 블록에 대해 메모리 사용 요구신호가 접수된 것을 의미하는 메모리 사용 승인신호를 해당 메모리 액세스 블록으로 반송한다. 이 경우, 조정 블록(150)은 메모리 사용 요구신호의 접수 우선순위가 높은 메모리 액세스 블록 A(120)에 대해 메모리 사용 승인신호(122)를 반송하고, 트레이스 제어 블록(170)에 대해 조정 결과신호(속성정보도 포함)(173), 조정결과 어드레스 버스(174), 조정 결과 데이터 버스(175)를 출력한다.
트레이스 제어 블록(170)에서는 이들의 조정결과에 근거한 정보가 액세스 이력을 격납하도록 설정되어 있는 데이터와 일치하는지 확인을 행하는데, 여기서는 트레이스 제어 블록(170)에 메모리 액세스 블록 C(140)의 액세스 이력을 격납하도록 초기설정이 행해지고 있기 때문에 일치는 보이지 않아, 트레이스 처리는 실행되지 않는다.
또한, 조정 블록(150)은 메모리 컨트롤 신호(151), 메모리 어드레스 버스(152), 메모리 데이터 버스(153)를 이용하여 메모리 액세스 블록 A(120)의 요구 액세스를 내장 메모리(160)에 대해 실행한다. 메모리 사용요구가 승인된 메모리 액세스 블록 A(120)이 메모리 사용 요구신호(121)를 취하한 후, 조정 블록(150)은 다음으로 접수 우선순위가 높은 메모리 액세스 블록 B(130)의 요구를 접수하여 마찬가지의 처리를 실행한다.
이어서, 메모리 액세스 블록 C(140)의 액세스가 접수되어 트레이스 기능이 실행된 경우의 동작에 대해 설명한다. 메모리 액세스 블록 C(140)이 메모리 사용 요구신호(141)를 조정 블록(150)으로 송출하고 있을 때, 조정 블록(150)은 메모리 액세스 블록 C(140)의 요구를 접수하여, 메모리 사용 승인신호(142)를 반송하고, 메모리 컨트롤 신호(151), 메모리 어드레스 버스(152), 메모리 데이터 버스(153)를 이용하여 메모리 액세스 블록 C(140)의 요구 액세스를 내장 메모리(160)에 대해 실행한다. 이 때에도 상기와 마찬가지로, 조정 블록(150)은 트레이스 제어 블록(170)에 조정 결과신호(173), 조정 결과 어드레스 버스(174), 조정 결과 데이터 버스(175)를 출력하고, 메모리 컨트롤 신호(151), 메모리 어드레스 버스(152),메모리 데이터 버스(153)를 이용하여 메모리 액세스 블록 C(140)의 요구 액세스를 내장 메모리(160)에 대해 실행한다.
트레이스 제어 블록(170)에 있어서는 조정 결과신호(173), 조정 결과 어드레스 버스(174), 조정 결과 데이터 버스(175)가 액세스 이력을 격납하도록 설정되어 있는 데이터와 일치하는지 확인을 행하는데, 여기서는 설정이 메모리 액세스 블록 C(140) 때문에 일치가 검출되고, 일치를 검출한 트레이스 제어 블록(170)은 조정 결과신호(173), 조정결과 어드레스 버스(174), 조정결과 데이터 버스(175)로부터 액세스 이력 데이터를 생성하고, 액세스 이력을 트레이스 하기 위해 트레이스용 메모리 사용 요구신호(171)와 조정용 데이터 버스(102), 조정용 어드레스 버스(101)를 송출한다. 메모리 사용 요구가 승인된 메모리 액세스 블록 C(140)가 메모리 사용 요구신호(속성정보도 포함)(141)를 취하한 후, 조정 블록(150)에는 트레이스용 메모리 사용 요구신호(171)가 입력되어 있다. 조정 블록(150)에 있어서, 트레이스 제어 블록(170)의 트레이스용 메모리 사용요구를 접수하면, 트레이스 제어 블록(170)에 대해 트레이스용 메모리 사용 승인신호(172)를 반송하고, 메모리 컨트롤 신호(151), 메모리 어드레스 버스(152), 메모리 데이터 버스(153)을 이용하여 트레이스 제어 블록(170)의 요구 액세스를 내장 메모리(160)에 대해 실행한다.
마지막으로, 메모리 액세스 블록 C(140)의 액세스가 접수되어 트레이스 기능이 실행되고 있는 사이에 의사조정 블록이 동작하는 경우의 동작에 대해 설명한다. 메모리 액세스 블록 C(140)이 메모리 사용 요구신호(141)를 조정 블록(150)으로 송출하고 있을 때, 조정 블록(150)은 메모리 액세스 블록 C(140)의 요구를 접수하고,메모리 사용 승인신호(142)를 반송한다. 이 때에도 상기와 마찬가지로, 조정 블록(150)은 트레이스 제어 블록(170)에 조정 결과신호(173), 조정결과 어드레스 버스(174), 조정결과 데이터 버스(175)를 출력하고, 메모리 컨트롤 신호(151), 메모리 어드레스 버스(152), 메모리 데이터 버스(153)를 이용하여 메모리 액세스 블록 C(140)의 요구 액세스를 내장 메모리(160)에 대해 실행한다.
트레이스 제어 블록(170)에 있어서는 조정 결과신호(173), 조정 결과 어드레스 버스(174), 조정결과 데이터 버스(175)가 액세스 이력을 격납하도록 설정되어 있는 데이터와 일치하는지 확인을 행하는데, 여기서는 설정이 메모리 액세스 블록 C(140) 때문에 일치가 검출되고, 일치를 검출한 트레이스 제어 블록(170)은 조정 결과신호(173), 조정 결과 어드레스 버스(174), 조정 결과 데이터 버스(175)로부터 액세스 이력 데이터를 생성하고, 액세스 이력을 트레이스 하기 위해 트레이스용 메모리 사용 요구신호(171)와 조정용 데이터 버스(102), 조정용 어드레스 버스(101)를 송출한다.
메모리 사용 요구가 승인된 메모리 액세스 블록 C(140)가 메모리 사용 요구신호(141)를 취하한 후, 조정 블록(150)에는 트레이스용 메모리 사용 요구신호(171)와 새로운 메모리 사용 요구신호(121)가 입력되어 있다. 조정 블록(150)에 있어서, 접수 우선순위가 높은 트레이스 제어 블록(170)의 요구를 접수하고, 트레이스용 메모리 사용 승인신호(172)를 반송한다. 이 때, 의사 조정 블록(180)은 액세스 이력 데이터를 트레이스 중인 시스템 동작을, 액세스 이력 데이터를 트레이스 하지 않을 때의 시스템 동작과 동일하게 하기 위해, 조정 블록(150)을 대신하여 메모리 사용 요구신호(121)를 접수하고, 메모리 사용 승인신호(122)를 메모리 액세스 블록 A(120)로 반송한다. 이 때, 조정 블록(150)은 메모리 컨트롤 신호(151), 메모리 어드레스 버스(152), 메모리 데이터 버스(153)를 이용하여 액세스 이력 데이터를 내장 메모리(160)에 기록하고, 메모리 액세스 블록 A(120)의 내장 메모리(160)에 대한 요구 동작은 행하지 않는다.
상기 동작을 반복하면서, 이 후, 메모리 액세스 블록 C(140)의 액세스가 행해질 때마다 액세스 이력 데이터의 트레이스가 행해지는데, 트레이스 처리 중에 발생하는 메모리 사용 요구신호에 대해서는 의사 조정 블록(180)에 의해 메모리 사용 승인신호를 반송할 뿐이고, 내장 메모리(160)에 대한 동작은 행하지 않는다.
이상과 같이, 본 발명의 실시예의 신호처리장치에 의하면, 트레이스 제어 블록(170)에 의해 메모리 액세스 블록 A(120), 메모리 액세스 블록 B(130), 메모리 액세스 블록 C(140) 등의 메모리 액세스 블록이 액세스 하는 내장 메모리(160)에 필요한 메모리 액세스 블록의 액세스 이력 데이터를 트레이스함으로써 장해 발생시의 동작해석에 필요한 정보를 얻을 수 있고, 장해발생의 재현도 용이하며, 원인해석이 원활하게 된다.
또한, 이상의 설명에서는 1개의 메모리 액세스 블록의 액세스 이력 데이터의 트레이스 예로 설명하였지만, 복수개의 메모리 액세스 블록의 동시 트레이스도 가능하다.
상기 과제를 해결하기 위해, 본 발명의 신호처리장치는 LSI 내부에 메모리와복수의 메모리를 액세스하는 블록을 보유하는 신호처리장치에 있어서, 상기 메모리 액세스 블록으로부터 출력되는 각 메모리 사용 요구신호를 입력하여 메모리의 사용권을 조정(調停)하고 메모리를 액세스하는 조정 블록과, 상기 조정결과를 근거로 메모리의 액세스 이력을 상기 메모리 내에 격납하기 위한 메모리 요구신호를 출력하는 트레이스 제어 블록을 구비하고, 상기 조정 블록 내에서 액세스 이력을 기록하기 위한 메모리 요구신호를 승인하고 있는 기간, 다른 메모리 액세스 블록으로부터의 메모리 사용 요구신호를 액세스 이력을 기록하기 위한 메모리 요구신호가 승인되어 있지 않은 것으로서 조정을 행하고, 승인신호를 반송하는 의사(疑似)조정기능을 갖고, 장해 해석전용의 제어회로나 전용의 트레이스 메모리를 필요로 하지 않고, LSI의 면적의 증대, 비용의 증대를 방지할 수 있는 것이다. 본 발명에 의하면, 장해발생시에 원인해석이 용이한 신호처리장치를 제공할 수 있다.
본 발명의 제1실시예는 LSI 내부에 메모리와 복수의 메모리를 액세스하는 블록을 보유하는 신호처리장치에 있어서, 상기 메모리 액세스 블록으로부터 출력되는 각 메모리 사용 요구신호를 입력하여 메모리의 사용권을 조정하고, 메모리를 액세스 하는 조정 블록과, 상기 조정결과를 근거로 메모리의 액세스 이력을 상기 메모리 내에 격납하기 위한 메모리 요구신호를 출력하는 트레이스 제어 블록을 구비하고, 상기 조정 블록 내에서 액세스 이력을 기록하기 위한 메모리 요구신호를 승인하고 있는 기간, 다른 메모리 액세스 블록으로부터의 메모리 사용 요구신호를 액세스 이력을 기록하기 위한 메모리 요구신호가 승인되어 있지 않은 것으로서 조정을 행하고, 승인신호를 반송하는 의사조정기능을 갖는 신호처리장치로서, 조정 블록에의한 조정결과를 근거로 트레이스 제어 블록이 메모리의 액세스 이력을 상기 메모리 내에 트레이스한다는 작용을 갖는다.
이상과 같이, 본 발명의 LSI에 메모리가 내장된 신호처리장치에 의하면, 시스템 중에 액세스 이력 데이터 전용의 트레이스 메모리를 갖지 않고, 트레이스 제어 블록과 같은 소규모의 제어회로의 추가로 장해발생시의 동작해석에 필요한 정보를 메모리 버스의 부하를 높이지 않고, 트레이스 처리를 행하지 않을 때와 같은 조건에서 얻을 수 있기 때문에, 장해발생의 재현도 용이하고, 원인해석이 원활하게 될 수 있다는 유리한 효과를 얻을 수 있다.

Claims (1)

  1. LSI 내부에 메모리와 그 메모리를 액세스하는 복수의 블록을 보유하는 신호처리장치에 있어서, 상기 메모리 액세스 블록으로부터 출력되는 각 메모리 사용 요구신호를 입력하여 메모리의 사용권을 조정하여 메모리를 액세스하는 조정 블록과, 상기 조정 결과를 근거로 메모리의 액세스 이력을 상기 메모리 내에 격납하기 위한 메모리 요구신호를 출력하는 트레이스 제어 블록을 구비하고, 상기 조정 블록 내에 서 액세스 이력을 기록하기 위한 메모리 요구신호를 승인하고 있는 기간, 다른 메모리 액세스 블록으로부터의 메모리 사용 요구신호를 액세스 이력을 기록하기 위한 메모리 요구신호가 승인되지 않은 것으로 조정을 행하고, 승인신호를 반송하는 의사조정 기능을 갖는 것을 특징으로 하는 신호처리장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2992284B1 (ja) * 1998-10-20 1999-12-20 松下電器産業株式会社 信号処理装置
US8116845B2 (en) 2005-08-04 2012-02-14 Dune Medical Devices Ltd. Tissue-characterization probe with effective sensor-to-tissue contact
GB2395578A (en) * 2002-11-22 2004-05-26 Ibm Fault tracing in systems with virtualization layers
KR200453820Y1 (ko) * 2008-04-28 2011-05-30 김태윤 120°의 원호부를 갖는 태극형상의 조립식 천장모서리마감대
KR200453821Y1 (ko) * 2008-04-28 2011-05-30 김태윤 태극형상의 조립식 천장모서리 마감대의 체결구조

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4674089A (en) * 1985-04-16 1987-06-16 Intel Corporation In-circuit emulator
JPS6325742A (ja) * 1986-07-18 1988-02-03 Nec Corp トレ−ス機能付マイクロプロセツサ
JPH0282344A (ja) * 1988-09-20 1990-03-22 Fujitsu Ltd マルチプロセッサシステムにおけるプログラムのデバッギングの方法
JPH0750452B2 (ja) 1992-12-18 1995-05-31 日本電気株式会社 バストレース機構
JPH0713943A (ja) * 1993-06-28 1995-01-17 Toshiba Corp 並列計算機
US5758106A (en) * 1994-06-30 1998-05-26 Digital Equipment Corporation Arbitration unit which requests control of the system bus prior to determining whether such control is required
JPH0863374A (ja) 1994-08-22 1996-03-08 Toshiba Corp トレース機能内蔵型ｌｓｉ
US5781927A (en) * 1996-01-30 1998-07-14 United Microelectronics Corporation Main memory arbitration with priority scheduling capability including multiple priorty signal connections
JP2992284B1 (ja) 1998-10-20 1999-12-20 松下電器産業株式会社 信号処理装置
JP3202700B2 (ja) 1998-10-20 2001-08-27 松下電器産業株式会社 信号処理装置

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Publication number Publication date
CN1277688A (zh) 2000-12-20
WO2000017756A1 (fr) 2000-03-30
JP2000099370A (ja) 2000-04-07
TW448362B (en) 2001-08-01
US6484243B1 (en) 2002-11-19
JP3202696B2 (ja) 2001-08-27
KR20010031916A (ko) 2001-04-16
CN1146793C (zh) 2004-04-21

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