WO2000017756A1 - Processeur de signaux - Google Patents

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WO2000017756A1
WO2000017756A1 PCT/JP1999/005067 JP9905067W WO0017756A1 WO 2000017756 A1 WO2000017756 A1 WO 2000017756A1 JP 9905067 W JP9905067 W JP 9905067W WO 0017756 A1 WO0017756 A1 WO 0017756A1
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block
arbitration
access
signal
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PCT/JP1999/005067
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French (fr)
Inventor
Yasushi Ueda
Takahiro Watanabe
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/3476—Data logging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2268—Logging of test results
    • G—PHYSICS
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    • G06F11/30—Monitoring
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    • G06F11/3466—Performance evaluation by tracing or monitoring
    • G06F11/348—Circuit details, i.e. tracer hardware

Definitions

  • the present invention relates to a signal processing device having a built-in memory in an LSI.
  • Conventional signal processing equipment uses an analyzer such as a logic analyzer to use bus information such as data and addresses that appear on the bus during system operation as failure analysis data when a failure occurs in the system. Or a tracing mechanism as described in Japanese Patent Application Laid-Open No. 6-187256 is added to the system.
  • analyzer such as a logic analyzer
  • bus information such as data and addresses that appear on the bus during system operation as failure analysis data when a failure occurs in the system.
  • a tracing mechanism as described in Japanese Patent Application Laid-Open No. 6-187256 is added to the system.
  • a signal processing device is a signal processing device having a block for accessing a memory and a plurality of memories inside an LSI, wherein each memory use request signal output from the memory access block is provided. , Arbitrates the right to use the memory, and accesses an arbitration block that accesses the memory; and a trace that outputs a memory request signal for storing the memory access history in the memory based on the arbitration result.
  • a control block within the arbitration block. In the period during which the memory request signal for writing the access history is approved, arbitration is performed assuming that the memory use request signal for writing the access history has not been approved for the memory use request signal from another memory access block.
  • a signal processing apparatus having a memory and a block for accessing a plurality of memories in an LSI, wherein each memory use request signal output from the memory access block is input to use the memory.
  • An arbitration block that arbitrates the right and accesses a memory; and a trace control block that outputs a memory request signal for storing an access history of the memory in the memory based on the arbitration result, While the memory request signal for writing the access history is approved in the arbitration block, the memory use request signal from another memory access block is arbitrated as the memory request signal for writing the access history is not approved.
  • This is a signal processing device that has a pseudo-arbitration function that performs an The arbitration result based on door race control block has an action that would not when you trace the access history of memory in the memory.
  • FIG. 1 is an electrical block diagram of a signal processing device according to an embodiment of the present invention.
  • BEST MODE FOR CARRYING OUT THE INVENTION is an electrical block diagram of a signal processing device according to an embodiment of the present invention.
  • a signal processor 100 is externally controlled by a microcomputer (hereinafter, referred to as a microcomputer) 110.
  • a microcomputer hereinafter, referred to as a microcomputer
  • a memory access block A120 which also reads or writes the internal memory 160
  • a memory access block B130 which also has a memory access block C140
  • a signal processing device 100 which also has a memory access block C140.
  • An arbitration block 150 that accesses the arbitration block 150, and a memory access history based on the arbitration result of the pseudo arbitration block 180 and the arbitration block 150 in the arbitration block 150 It is composed of a trace control block 170 that controls the data to be stored.
  • the pseudo arbitration block is executed when the access to the memory access block C140 is accepted and the trace function is executed, and when the access to the memory access block C140 is accepted and the trace function is executed.
  • the access history here refers to the access block name, access type, memory address, and memory data.
  • the arbitration block 150 receives each memory use request signal.
  • the priority order is trace control block 17 0> memory access block A 1 2 0> memory access block B 1 3 0> memory access block C 1 40.
  • Memory access block to the trace control block 110 using the microcomputer address bus 111, the microcomputer computer bus 111, and the microcomputer control signal 113 from the 110 It is assumed that initialization has been performed to store the access history of C140. First, the operation when the access history of the memory access block C140 is stored and an access other than that of the memory access block C140 is accepted will be described.
  • Memory access block A 12 0 is a memory use request signal
  • the arbitration block 15 when the memory access block B 13 0 sends the memory use request signal (including attribute information) 13 1 to the arbitration block 15 0, respectively.
  • a value of 0 determines the acceptance priority of the memory use request signal, and returns a memory use approval signal to the memory access block indicating that the memory use request signal has been received for the memory access block with a higher order.
  • the arbitration block 150 returns the memory use acknowledge signal 122 to the memory access block A 120, which has a higher priority of receiving the memory use request signal, and sends the memory control block 170 to the trace control block 170.
  • the arbitration result signal (including attribute information) 173, the arbitration result address bus 174, and the arbitration result data bus 175 are output.
  • the trace control block 170 it is checked whether the information based on the arbitration result matches the data set to store the access history.
  • the trace control block 170 Since the initial setting is made to store the access history of the memory access block C140 in the memory, no match is found and the trace processing is not executed.
  • the arbitration block 150 uses the memory control signal 151, the memory address bus 152, and the memory data bus 153 to transfer the request access of the memory access block A120 to the internal memory 1615. Run on 0. After the memory access block A 1 20 that has approved the memory use request has withdrawn the memory use request signal 1 2 1, the arbitration block 1 5 0 returns to the memory access block B 1 3 0 with the next highest reception priority. And performs the same processing. Next, the operation when the access to the memory access block C140 is accepted and the trace function is executed will be described. When the memory access block C140 sends the memory use request signal 1441 to the arbitration block 150, the arbitration block 150 accepts the request of the memory access block C140 and approves the memory use.
  • the arbitration block 15 ⁇ outputs the arbitration result signal 173, arbitration result address bus 174, and arbitration result data bus 175 to the trace control block 170, and the memory control is performed.
  • the request access of the memory access block C140 is executed to the internal memory 160 using the signal 151, the memory address bus 152, and the memory overnight bus 153.
  • the trace control block 170 does the arbitration result signal 173, arbitration result address bus 174, and arbitration result data bus 175 match the data set to store the access history? In this case, the match is detected because the setting is the memory access block C140, and the trace control block 170 that detects the match sends the arbitration result signal 173 and arbitration result add Access history data from the arbitration result data bus 175 and the trace memory use request signal 171 and arbitration data bus 102 to trace the access history. Send the arbitration address bus 101. After the memory access block C140 approved of the memory use request has withdrawn the memory use request signal (including attribute information) 141, the arbitration block 150 sends a trace memory use request to the arbitration block 150. Signal 1 7 1 is input.
  • the arbitration block 150 When the arbitration block 150 receives a trace memory use request from the trace control block 170, the trace memory use approval signal 17 7 is sent to the trace control block 17 °. 2 is returned, and the request access of the trace control block 170 is executed to the internal memory 160 using the memory control signal 151, the memory address bus 152, and the memory data bus 1553. . Finally, the operation when the pseudo arbitration block operates while the access to the memory access block C10 is accepted and the trace function is being executed will be described. When the memory access block C140 sends the memory use request signal 1441 to the arbitration block 150, the arbitration block 150 accepts the request of the memory access block C140 and approves the memory use. Returns signal 1 4 2.
  • the arbitration block 150 sends the arbitration result signal 173, arbitration result address bus 174, and arbitration result data to the trace control block 170.
  • the bus 175 is output and the request access of the memory access block C140 is performed by using the memory control signal 151, the memory address bus 152, and the memory bus 153. Execute for
  • arbitration result signal 173, arbitration result address bus 174, and arbitration result data bus 175 match the data set to store the access history?
  • the trace control block 170 that detected the match sent the arbitration result signal 173 and arbitration result address bus. 1 74, arbitration result data overnight bus Generates access history data from 175, traces memory access request signal 171 and arbitration data bus 102 to trace access history Send the arbitration address bus 101.
  • the arbitration block 150 After the memory access block C140 approved for the memory use request has withdrawn the memory use request signal 141, the arbitration block 150 has the trace memory use request signal 171 and the new memory use request signal 171. Memory use request signal 1 2 1 is input. In the arbitration block 150, the request of the trace control block 170 having a higher reception priority is accepted, and the tracing memory use approval signal 172 is returned. At this time, the pseudo arbitration block 180 replaces the arbitration block 150 in order to make the system operation while tracing the access history data the same as the system operation when the access history data is not traced. Accepts memory use request signal 1 2 1 and returns memory use acknowledge signal 1 2 2 to memory access block A 12 0. At this time, the arbitration block 150 writes the access history data to the built-in memory 16 0 using the memory control signal 15 1, the memory address bus 15 2, and the memory data bus 15 3 No request is made to the internal memory 160 of the memory access block A120.
  • the access history data is traced every time the memory access block C140 is accessed, but the memory use request signal generated during the trace processing is Only the memory use approval signal is returned by the pseudo arbitration block 180, but no operation is performed on the internal memory 160.
  • the memory control block A 120, the memory access block B 130, and the memory access block C are controlled by the trace control block 170. Information required for operation analysis in the event of a failure by tracing the access history data of the memory access block required for the memory 160, which is accessible by a memory access block such as 140 Can be obtained, and it is easy to reproduce the failure occurrence, and the cause analysis can be performed smoothly.
  • the access history data of one memory access block is described as an example of a trace in the evening.
  • simultaneous tracing of a plurality of memory access blocks is also possible.
  • a small-scale control circuit such as a trace control block can be provided without having a trace memory dedicated to access history data in the system.
  • the information required for operation analysis at the time of failure occurrence can be obtained under the same conditions as when trace processing is not performed without increasing the load on the memory bus. The advantageous effect that the cause analysis can be performed smoothly can be obtained.

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Description

明 細 書 信号処理装置 技術分野
本発明は、 L S I 内にメモリ を内蔵する信号処理装置に関するものである 背景技術
従来の信号処理装置は、 システムに障害が発生した際、 システム動作にと もないバスに出現するデータやア ドレス等のバス情報を、 障害の解析データ として利用するためにロジックアナライザ等の解析装置を用いて格納したり、 特開平 6— 1 8 7 2 5 6号公報に記載されているような ト レース機構をシス テムに付加している。
しかしながら近年の半導体技術の発展により様々な機能プロックとメモリ が 1つのチップに大規模に集積された L S I が開発されており、 上記従来の 信号処理装置の構成では L S I 外部にメモリイ ンターフェース信号が出力さ れていないため、 解析装置を接続することは不可能であり、 障害発生時に動 作解析に必要な情報を得る ことができないという問題点がある。 また、 ト レ ース機構を L S I 内部に付加することは、 障害解析専用の制御回路や専用の トレースメモリが必要となり、 L S I の面積の増大、 コス トの増大を招く と いう問題点がある。 発明の開示
前記課題を解決するために、 本発明の信号処理装置は、 L S I 内部にメモ リ と複数のメモリをアクセスするブロックを保有する信号処理装置において、 前記メモリアクセスブロックから出力される各メモリ使用要求信号を入力し てメモリの使用権を調停し、 メモリをアクセスする調停ブロックと、 前記調 停結果をもとにメモリのアクセス履歴を前記メモリ内に格納するためのメモ リ要求信号を出力する ト レース制御プロックとを備え、 前記調停プロック内 においてアクセス履歴を書き込むためのメモリ要求信号を承認している期間、 他のメモリアクセスブロックからのメモリ使用要求信号をアクセス履歴を書 き込むためのメモリ要求信号が承認されていないものとして調停を行い、 承 認信号を返送する疑似調停機能を持つものであり、 障害解析専用の制御回路 や専用のトレ一スメモリ を必要とせず、 L S I の面積の増大、 コス トの増大 を防ぐことができるものである。 本発明によれば、 障害発生時に原因解析が 容易にできる信号処理装置を提供できる。 本発明の第 1 の形態は、 L S I 内部にメモリ と複数のメモリをアクセス するブロックを保有する信号処理装置において、 前記メモリ アクセスブロッ クから出力される各メモリ使用要求信号を入力してメモリ の使用権を調停し、 メモリ をアクセスする調停ブロックと、 前記調停結果をもとにメモリのァク セス履歴を前記メモリ内に格納するためのメモリ要求信号を出力する ト レ一 ス制御ブロックを備え、 前記調停ブロック内においてアクセス履歴を書き込 むためのメモリ要求信号を承認している期間、 他のメモリアクセスブロック からのメモリ使用要求信号をアクセス履歴を書き込むためのメモリ要求信号 が承認されていないものとして調停を行い、 承認信号を返送する疑似調停機 能を持つ信号処理装置であり、 調停ブロックによる調停結果をもとに ト レー ス制御ブロックがメモリ のアクセス履歴を前記メモリ内に ト レースするとい う作用を有する。 図面の簡単な説明
第 1 図は本発明の信号処理装置の実施の形態における電気的ブロック図で ある。 発明を実施するための好ましい形態
以下、 本発明の信号処理装置の実施例について第 1 図を用いて説明する。 第 1 図において、 信号処理装置 1 0 0は、 マイクロコンピュータ （以下マ イコンと記す） 1 1 0で外部から制御される。 また信号処理装置 1 0 0内に は、 内蔵メモリ 1 6 0 をリー ドまたはライ 卜するメモリ アクセスブロック A 1 2 0、 同じく メモリアクセスブロック B 1 3 0、 同じく メモリアクセスブ ロック C 1 4 0があり、 更に信号処理装置 1 0 0内において、 メモリァクセ スブロック A 1 2 0 、 メモリ アクセスブロック B 1 3 0、 メモリアクセスブ ロック C 1 4 0からの各メモリ アクセス要求をもとにメモリ の使用権を調停 し、 内蔵メモリ 1 6 0 にアクセスする調停ブロック 1 5 0 を有し、 調停プロ ック 1 5 0 内の疑似調停ブロック 1 8 0 と、 調停ブロック 1 5 0の調停結果 をもとにメモリアクセス履歴を内蔵メモリ 1 6 0 に格納するための制御を行 う トレース制御ブロック 1 7 0で構成されている。 以下、 本実施の形態の動作説明をより具体的にするために、 メモリ ァクセ スブロック C 1 4 0 のアクセス履歴を格納する場合でメモリアクセスブロッ ク C 1 4 0以外のアクセスが受け付けられた場合と、 メモリ アクセスブロッ ク C 1 4 0のアクセスが受け付けられて トレース機能が実行された場合と、 メモリアクセスブロック C 1 4 0のアクセスが受け付けられてトレース機能 が実行されている間に疑似調停プロックが動作する場合の 3つの場合に分け て記す。 ここで言うアクセス履歴とは、 アクセスブロック名、 アクセスの種 類、 メモリア ドレス、 メモリデータのことであり、 また、 上記の各場合にお いて、 調停プロック 1 5 0 における各メモリ使用要求信号の受付優先順位は トレース制御ブロック 1 7 0 >メモリ アクセスブロック A 1 2 0 >メモリ ア クセスブロック B 1 3 0 >メモリアクセスブロック C 1 4 0 とし、 マイ コン
1 1 0よりマイク ロコンピュータア ドレスバス 1 1 1 、 マイ クロコンピュー タデ一夕バス 1 1 2 、 マイ クロコンピュータコン トロール信号 1 1 3 を用い て、 ト レース制御ブロッ ク 1 1 0 にメモリアクセスブロック C 1 4 0のァク セス履歴を格納するように初期設定が行われているものとする。 まず、 メモリ アクセスブロック C 1 4 0のアクセス履歴を格納する場合で メモリアクセスブロック C 1 4 0以外のアクセスが受け付けられた場合の動 作について記す。 ^モリアクセスブロック A 1 2 0がメモリ使用要求信号 （属 性情報も含む） 1 2 1 を、 メモリ アクセスブロック B 1 3 0がメモリ使用要 求信号 （属性情報も含む） 1 3 1 をそれぞれ調停プロック 1 5 0 に送出して いる時、 調停プロック 1 5 0 はメモリ使用要求信号の受付優先順位を判断し て順位の高いメモリ アクセスブロックに対してメモリ使用要求信号が受け付 けられたこ^を意味するメモリ使用承認信号を当該メモリアクセスブロック に返送する。 この場合、 調停ブロック 1 5 0はメモリ使用要求信号の受付優 先順位の高いメモリアクセスブロック A 1 2 0 に対してメモリ使用承認信号 1 2 2 を返送し、 ト レース制御ブロック 1 7 0 に対して調停結果信号 （属性 情報も含む） 1 7 3、 調停結果ア ドレスバス 1 7 4、 調停結果データバス 1 7 5を出力する。
トレース制御ブロック 1 7 0 においては、 これらの調停結果に基づく情報 がアクセス履歴を格納するように設定されているデ一夕と一致しているかの 確認を行い、 ここでは、 トレース制御ブロック 1 7 0にメモリアクセスプロ ック C 1 4 0のアクセス履歴を格納するように初期設定が行われているので、 一致は見られず、 トレース処理は実行されない。
また、 調停プロック 1 5 0は、 メモリ コン トロール信号 1 5 1 、 メモリ ア ドレスバス 1 5 2、 メモリデータバス 1 5 3 を用いてメモリ アクセスブロッ ク A 1 2 0の要求アクセスを内蔵メモリ 1 6 0 に対して実行する。 メモリ使 用要求が承認されたメモリ アクセスブロック A 1 2 0がメモリ使用要求信号 1 2 1 を取り下げた後、 調停ブロック 1 5 0は、 次に受付優先順位の高いメ モリアクセスプロック B 1 3 0の要求を受け付け同様の処理を実行する。 次に、 メモリ アクセスブロック C 1 4 0のアクセスが受け付けられて トレ —ス機能が実行された場合の動作について記す。 メモリアクセスブロック C 1 4 0がメモリ使用要求信号 1 4 1 を調停ブロック 1 5 0 に送出している時、 調停ブロック 1 5 0は、メモリアクセスブロック C 1 4 0の要求を受け付け、 メモリ使用承認信号 1 4 2 を返送し、 メモリコン トロール信号 1 5 1 、 メモ リア ドレスバス 1 5 2、 メモリデ一夕バス 1 5 3を用いてメモリアクセスブ ロック C 1 4 0の要求アクセスを内蔵メモリ 1 6 0 に対して実行する。 この 時も前記同様、 調停ブロック 1 5 ◦は ト レース制御ブロック 1 7 0 に調停結 果信号 1 7 3、 調停結果ア ドレスバス 1 7 4、 調停結果データバス 1 7 5 を 出力し、 メモリ コン トロール信号 1 5 1 、 メモリア ドレスバス 1 5 2、 メモ リデ一夕バス 1 5 3 を用いてメモリアクセスブロック C 1 4 0の要求ァクセ スを内蔵メ乇 1 6 0 に対して実行する。
トレース制御ブロック 1 7 0 においては、 調停結果信号 1 7 3、 調停結果 ア ドレスバス 1 7 4、 調停結果データバス 1 7 5がアクセス履歴を格納する ように設定されているデータと一致しているかの確認を行い、 ここでは、 設 定がメモリ アクセスブロック C 1 4 0のため一致が検出され、 一致を検出し た ト レース制御ブロック 1 7 0 は、 調停結果信号 1 7 3、 調停結果ァ ド レス バス 1 7 4、 調停結果データバス 1 7 5よりアクセス履歴データを生成し、 アクセス履歴を ト レースするために ト レース用メモリ使用要求信号 1 7 1 と 調停用デ一夕バス 1 0 2 、 調停用ア ドレスバス 1 0 1 を送出する。 メモリ使 用要求が承認されたメモリ アクセスブロック C 1 4 0がメモリ使用要求信号 (属性情報も含む） 1 4 1 を取り下げた後、 調停ブロック 1 5 0 には、 ト レ ース用メモリ使用要求信号 1 7 1 が入力されている。 調停ブロック 1 5 0 に おいて、 ト レ一ス制御ブロック 1 7 0の ト レース用メモリ使用要求を受け付 けると、 ト レース制御ブロック 1 7 ◦ に対して トレース用メモリ使用承認信 号 1 7 2 を返送し、 メモリ コン トロール信号 1 5 1 、 メモリ ア ド レスバス 1 5 2、 メモリデータバス 1 5 3 を用いて トレース制御ブロック 1 7 0の要求 アクセスを内蔵メモリ 1 6 0 に対して実行する。 最後に、 メモリ アクセスブロック C 1 0のアクセスが受け付けられて ト レース機能が実行されている間に疑似調停ブロックが動作する場合の動作に ついて記す。 メモリ アクセスブロック C 1 4 0がメモリ使用要求信号 1 4 1 を調停ブロック 1 5 0 に送出している時、 調停ブロック 1 5 0は、 メモリア クセスブロック C 1 4 0 の要求を受け付け、 メモリ使用承認信号 1 4 2 を返 送する。 この時も前記同様、 調停ブロ ック 1 5 0はト レース制御ブロック 1 7 0 に調停結果信号 1 7 3 、 調停結果ア ドレスバス 1 7 4、 調停結果データ バス 1 7 5 を出力し、 メモリ コ ン トロール信号 1 5 1 、 メモリア ドレスバス 1 5 2、 メモリデ一夕バス 1 5 3 を用いてメモリアクセスブロック C 1 4 0 の要求アクセスを内蔵メモリ 1 6 0 に対して実行する。
トレース制御ブロック 1 7 0 においては、 調停結果信号 1 7 3、 調停結果 ア ドレスバス 1 7 4 、 調停結果データバス 1 7 5がアクセス履歴を格納する ように設定されているデータと一致しているかの確認を行い、 ここでは、 設 定がメモリ アクセスブロック C 1 4 0のため一致が検出され、 一致を検出し たトレース制御ブロック 1 7 0は、 調停結果信号 1 7 3、 調停結果ア ドレス バス 1 7 4、 調停結果デ一夕バス 1 7 5よりアクセス履歴デ一夕を生成し、 アクセス履歴を ト レースするために ト レース用メモリ使用要求信号 1 7 1 と 調停用データバス 1 0 2、 調停用ア ドレスバス 1 0 1 を送出する。
メモリ使用要求が承認されたメモリアクセスブロック C 1 4 0がメモリ使 用要求信号 1 4 1 を取り下げた後、 調停ブロック 1 5 0 には、 トレ一ス用メ モリ使用要求信号 1 7 1 と新たなメモリ使用要求信号 1 2 1が入力されてい る。 調停ブロック 1 5 0 において、 受付優先順位の高い トレース制御ブロッ ク 1 7 0の要求を受け付け、 ト レース用メモリ使用承認信号 1 7 2 を返送す る。 この時、 疑似調停ブロック 1 8 0は、 アクセス履歴データを ト レース中 のシステム動作を、 アクセス履歴データを トレースしていない時のシステム 動作と同様にするために、 調停プロック 1 5 0 にかわってメモリ使用要求信 号 1 2 1 を受け付け、 メモリ使用承認信号 1 2 2をメモリ アクセスブロック A 1 2 0 に返送する。 この時、 調停ブロック 1 5 0は、 メモリ コン ト口一ル 信号 1 5 1 、 メモリ ア ド レスバス 1 5 2、 メモリデ一夕バス 1 5 3 を用いて アクセス履歴データを内蔵メモリ 1 6 0 に書き込み、 メモリ アクセスブロッ ク A 1 2 0の内蔵メモリ 1 6 0 に対する要求動作は行わない。
上記動作を繰り返しながら、 以降、 メモリアクセスブロック C 1 4 0 のァ クセスが行われるたびにアクセス履歴データの トレースが行われていくが、 トレース処理中に発生するメモリ使用要求信号に対しては、 疑似調停プロッ ク 1 8 0により メモリ使用承認信号を返送するだけで、 内蔵メモリ 1 6 0 に 対する動作は行わない。 以上のように、 本実施の形態の信号処理装置によれば、 ト レース制御プロ ック 1 7 0 により、 メモリアクセスブロック A 1 2 0、 メモリアクセスプロ ック B 1 3 0、 メモリアクセスブロック C 1 4 0等のメモリアクセスブロッ クがァクセズ る内蔵メモリ 1 6 0 に必要なメモリアクセスブロックのァク セス履歴デ一夕を ト レースすることによ り、 障害発生時の動作解析に必要な 情報を得ることができ、 障害発生の再現も容易で、 原因解析がスムーズにで さる。
なお、 以上の説明では、 1個のメモリ アクセスブロックのアクセス履歴デ —夕の トレース例で説明したが、 複数個のメモリアクセスブロックの同時ト レースも可能である。 産業上の利用可能性
以上のように本発明の L S I にメモリが内蔵された信号処理装置によれば、 システム中にァクセス履歴デー夕専用の トレ一スメモリ を持つことなく、 ト レース制御プロックのような小規模な制御回路の追加で、 障害発生時の動作 解析に必要な情報をメモリバスの負荷を高めることなく、 ト レース処理を行 つていない時と同じ条件で得ることができるため、障害発生の再現も容易で、 原因解析がスムーズにできるという有利な効果が得られる。

Claims

請 求 の 範 囲
1 . L S I 内部にメモリとそのメモリをアクセスする複数のブロックを保有 する信号処理装置において、 前記メモリアクセスブロックから出力される各 メモリ使用要求信号を入力してメモリの使用権を調停し、 メモリをアクセス する調停プロ ¾/クと、 前記調停結果をもとにメモリのアクセス履歴を前記メ モリ内に格納するためのメモリ要求信号を出力するトレース制御ブロックを 備え、 前記調停ブロック内においてアクセス履歴を書き込むためのメモリ要 求信号を承認している期間、 他のメモリアクセスブロックからのメモリ使用 要求信号をアクセス履歴を書き込むためのメモリ要求信号が承認されていな いものとして調停を行い、 承認信号を返送する疑似調停機能を持つ信号処理 装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1313930C (zh) * 2002-11-22 2007-05-02 国际商业机器公司 虚拟层系统中的故障跟踪的方法和设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2992284B1 (ja) * 1998-10-20 1999-12-20 松下電器産業株式会社 信号処理装置
US8116845B2 (en) 2005-08-04 2012-02-14 Dune Medical Devices Ltd. Tissue-characterization probe with effective sensor-to-tissue contact
KR200453820Y1 (ko) * 2008-04-28 2011-05-30 김태윤 120°의 원호부를 갖는 태극형상의 조립식 천장모서리마감대
KR200453821Y1 (ko) * 2008-04-28 2011-05-30 김태윤 태극형상의 조립식 천장모서리 마감대의 체결구조

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325742A (ja) * 1986-07-18 1988-02-03 Nec Corp トレ−ス機能付マイクロプロセツサ
JPH0282344A (ja) * 1988-09-20 1990-03-22 Fujitsu Ltd マルチプロセッサシステムにおけるプログラムのデバッギングの方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4674089A (en) * 1985-04-16 1987-06-16 Intel Corporation In-circuit emulator
JPH0750452B2 (ja) 1992-12-18 1995-05-31 日本電気株式会社 バストレース機構
JPH0713943A (ja) * 1993-06-28 1995-01-17 Toshiba Corp 並列計算機
US5758106A (en) * 1994-06-30 1998-05-26 Digital Equipment Corporation Arbitration unit which requests control of the system bus prior to determining whether such control is required
JPH0863374A (ja) 1994-08-22 1996-03-08 Toshiba Corp トレース機能内蔵型ｌｓｉ
US5781927A (en) * 1996-01-30 1998-07-14 United Microelectronics Corporation Main memory arbitration with priority scheduling capability including multiple priorty signal connections
JP3202700B2 (ja) 1998-10-20 2001-08-27 松下電器産業株式会社 信号処理装置
JP2992284B1 (ja) 1998-10-20 1999-12-20 松下電器産業株式会社 信号処理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6325742A (ja) * 1986-07-18 1988-02-03 Nec Corp トレ−ス機能付マイクロプロセツサ
JPH0282344A (ja) * 1988-09-20 1990-03-22 Fujitsu Ltd マルチプロセッサシステムにおけるプログラムのデバッギングの方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1313930C (zh) * 2002-11-22 2007-05-02 国际商业机器公司 虚拟层系统中的故障跟踪的方法和设备

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