JPS6152768A - マルチプロセツサシステムの割込み制御機構 - Google Patents
マルチプロセツサシステムの割込み制御機構Info
- Publication number
- JPS6152768A JPS6152768A JP17330284A JP17330284A JPS6152768A JP S6152768 A JPS6152768 A JP S6152768A JP 17330284 A JP17330284 A JP 17330284A JP 17330284 A JP17330284 A JP 17330284A JP S6152768 A JPS6152768 A JP S6152768A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- processor
- command
- interrupt request
- register
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マルチプロセッサシステムの割込み制御機構
に係り、特に複数の対等なプロセッサが同一の周辺機器
制御装置を共有するマルチプロセッサシステムの割込み
制御機構に関する。
に係り、特に複数の対等なプロセッサが同一の周辺機器
制御装置を共有するマルチプロセッサシステムの割込み
制御機構に関する。
従来のマルチプロセッサシステムは、第３図ｔｃ示すよ
うに高い転送能力を持つシステムバス１０５にシステム
全体のスーパーバイザの役割を持った管理プロセッサ１
０１と、高速演算処理、高速図形処理、インテリジェン
ト入出力処理等特別な用途向けの専用プロセッサ１０２
お工びメモ！Ｊ １０３と、周辺機器制御装置（以下、
ｌ０ＣＥ）１０４が接続された構成になっている。そし
て、これらの各モジュールの管理は管理プロセッサ１０
１が行っており、各モジュールの起動お工び終了処理は
全て管理プロセッサ１０１が行う。従って、各モジュー
ルからの割込み要求線１０６は全て管理プロセッサ１０
１に入力されている。
うに高い転送能力を持つシステムバス１０５にシステム
全体のスーパーバイザの役割を持った管理プロセッサ１
０１と、高速演算処理、高速図形処理、インテリジェン
ト入出力処理等特別な用途向けの専用プロセッサ１０２
お工びメモ！Ｊ １０３と、周辺機器制御装置（以下、
ｌ０ＣＥ）１０４が接続された構成になっている。そし
て、これらの各モジュールの管理は管理プロセッサ１０
１が行っており、各モジュールの起動お工び終了処理は
全て管理プロセッサ１０１が行う。従って、各モジュー
ルからの割込み要求線１０６は全て管理プロセッサ１０
１に入力されている。
このようなシステムにおいて、例えばある専用プロセッ
サ１０２がｌ０ＣＥＩ ０４に接続されている外部記憶
装置の記憶ｆ’＋マ報を必要とする事態が生じた場合、
管理プロセッサ１０１が外部記憶装置とアクセスして記
憶情報をメモリ１０３内に読込んだ後専用プロセッサ１
０２に渡すという処理を行わなければならない。しかし
、最近、超ＬＳＩ技術の進歩に伴って１つのモジュール
内で実現可能な機能が向上し、個々の専用プロセッサ１
０２は管理プロセッサの指示に従って処理を行うだけで
なく、ある１とまった仕事を独自に行えるだけの機能を
持つまでに至っている。このとき、個々の専用プロセッ
サ１０２からｌ０ＣＥＩυ４の使用要求が生じることが
ある。この場合には、従来のシステムでの動作は次のよ
うになる。
サ１０２がｌ０ＣＥＩ ０４に接続されている外部記憶
装置の記憶ｆ’＋マ報を必要とする事態が生じた場合、
管理プロセッサ１０１が外部記憶装置とアクセスして記
憶情報をメモリ１０３内に読込んだ後専用プロセッサ１
０２に渡すという処理を行わなければならない。しかし
、最近、超ＬＳＩ技術の進歩に伴って１つのモジュール
内で実現可能な機能が向上し、個々の専用プロセッサ１
０２は管理プロセッサの指示に従って処理を行うだけで
なく、ある１とまった仕事を独自に行えるだけの機能を
持つまでに至っている。このとき、個々の専用プロセッ
サ１０２からｌ０ＣＥＩυ４の使用要求が生じることが
ある。この場合には、従来のシステムでの動作は次のよ
うになる。
（１） 専用プロセッサ１０２は管理プロセッサ１０
１に割込みｆｔ発し、ｌ０ＣＥ１０４の使用要求メツセ
ージを送る。
１に割込みｆｔ発し、ｌ０ＣＥ１０４の使用要求メツセ
ージを送る。
（２）管理プロセッサ１０１はそのメツセージによりｌ
０ＣＥ１０４を起動する。
０ＣＥ１０４を起動する。
（３）管理プロセッサ１０１から起動金堂けた１０ＣＥ
１０４はそのコマンドに従った動作全完了させ、その終
了割込み金管理プロセッサ１０１に発する。
１０４はそのコマンドに従った動作全完了させ、その終
了割込み金管理プロセッサ１０１に発する。
（４）終了割込みを受けた管理プロセッサ１０１は１０
０Ｅ１０４の動作が完了した旨を専用プロセッサ１０２
に対してメツセージとして送る。
０Ｅ１０４の動作が完了した旨を専用プロセッサ１０２
に対してメツセージとして送る。
（５）そのメツセージ全党は取った専用プロセッサ１０
２はｌ０ＣＥ１０４の動作が終了したことを知る。
２はｌ０ＣＥ１０４の動作が終了したことを知る。
このように従来システムでは管理プロセッサ１０１’に
通してしかｌ０ＣＥＩ ＯＪをアクセスできない。従っ
て、効率が低下し、専用プロセッサ１０２の＠北向上の
利点がシステム全体として十分に生かしきれないという
欠点がある。
通してしかｌ０ＣＥＩ ＯＪをアクセスできない。従っ
て、効率が低下し、専用プロセッサ１０２の＠北向上の
利点がシステム全体として十分に生かしきれないという
欠点がある。
〔発明の目的〕
ｊ本発明の目的は、マルチプロセッサシステムに
おいて、個々の専用プロセッサが各種ｌ０ＣＥをそれぞ
れ直接アクセス可能とし、専用プロセッサの機能を十分
に生かすことができるマルチプロセッサシステムの割込
み制御機構を提供することにある。
ｊ本発明の目的は、マルチプロセッサシステムに
おいて、個々の専用プロセッサが各種ｌ０ＣＥをそれぞ
れ直接アクセス可能とし、専用プロセッサの機能を十分
に生かすことができるマルチプロセッサシステムの割込
み制御機構を提供することにある。
本発明においては、個々の専用プロセッサに対応した割
込み要求線を７ステムバス上に設け、各専用プロセッサ
はｌ０ＣＥｅ起動する時に、このｌ０ＣＥに対してコマ
ンドと共に終了割込み時に使用すべき割込要求線（当該
プロセッサの管理する割込要求線）を指示するようにし
たことにより、直接ｌ０ＣＥの処理終了音知ることがで
きるようにしたものである。
込み要求線を７ステムバス上に設け、各専用プロセッサ
はｌ０ＣＥｅ起動する時に、このｌ０ＣＥに対してコマ
ンドと共に終了割込み時に使用すべき割込要求線（当該
プロセッサの管理する割込要求線）を指示するようにし
たことにより、直接ｌ０ＣＥの処理終了音知ることがで
きるようにしたものである。
以下、本発明の実施例を第３図に基づき説明する。
プロセッサ３Ｘ１ （以下、Ｘは０または１を示すこと
とする）ｌｉ、３１３込みマルチプレクサ３Ｘ３と割込
みマスク回路３Ｘ２？４５有している。割込みマスク回
路３ｘ２１−ｔＤ工工区スイッチジャンパー線、フリッ
プフロップ等任意の手段で構成することができ、マルチ
プロセッサシステムの構築時に他のプロセッサと同−紛
ヲ選択しない工う排他的にマスク論理を設定する。
とする）ｌｉ、３１３込みマルチプレクサ３Ｘ３と割込
みマスク回路３Ｘ２？４５有している。割込みマスク回
路３ｘ２１−ｔＤ工工区スイッチジャンパー線、フリッ
プフロップ等任意の手段で構成することができ、マルチ
プロセッサシステムの構築時に他のプロセッサと同−紛
ヲ選択しない工う排他的にマスク論理を設定する。
例えば、プロセッサ３０１が割込み要求線３０５を、ま
たプロセッサ３１１が割込み要求線３１５を選択しそれ
ぞれ内部割込み信号３０４，３１４に接続されるように
割込みマスク回路３Ｘ２ｔ−設定しである。プロセッサ
３０１がＩ ０ＣＥ３２１を起動する際に、コマンドと
共にコマンド発行元識別子すなわちプロセッサ３０１が
選択している割込要求線に対応する情報ｋＩＯｃＥ３２
１に送る。ｌ０ＣＥ３２１はそれをコマンドレジスタ３
２３とプロセッサ識別子レジスタ３２２に記憶する。ｌ
０ＣＥ３２１ｔｊ：そのコマンド実行回路３２６にエリ
コマンドを実行した後、割込み信号３２４を発する。割
込み信号３２４はプロセッサ識別子レジスタ３２２によ
り割込み要求線３０５をデマルチプレクサ３２５により
選択し割込み要求金アサートする。プロセッサ３０１は
割込み要求線３０５を選択しているためそれが内部割込
み信号３０４どして伝わり割込み処理に移行する。
たプロセッサ３１１が割込み要求線３１５を選択しそれ
ぞれ内部割込み信号３０４，３１４に接続されるように
割込みマスク回路３Ｘ２ｔ−設定しである。プロセッサ
３０１がＩ ０ＣＥ３２１を起動する際に、コマンドと
共にコマンド発行元識別子すなわちプロセッサ３０１が
選択している割込要求線に対応する情報ｋＩＯｃＥ３２
１に送る。ｌ０ＣＥ３２１はそれをコマンドレジスタ３
２３とプロセッサ識別子レジスタ３２２に記憶する。ｌ
０ＣＥ３２１ｔｊ：そのコマンド実行回路３２６にエリ
コマンドを実行した後、割込み信号３２４を発する。割
込み信号３２４はプロセッサ識別子レジスタ３２２によ
り割込み要求線３０５をデマルチプレクサ３２５により
選択し割込み要求金アサートする。プロセッサ３０１は
割込み要求線３０５を選択しているためそれが内部割込
み信号３０４どして伝わり割込み処理に移行する。
第２図にマルチプレクサ３０３とデマルチプレクサ３２
５の具体的回路例ケ示している。なお、応用例としてｌ
０ＣＥ３２１デイスク装置などのファイルサーバとする
ことができる。このとき、レジスタ３２２と３２３全１
ｉ’ＩＦ’ｏ（ファーストインファーストアウトメモリ
）で構成すると、個々のプロセッサ３０１，３０２は各
々自由にファイルサーバ３２１のＦＩＦＯにコマンドお
よびプロセッサ識別子を書き込む。これに工す、コマン
ド実行回路３２６はＩｉ” Ｉ Ｉｉ’ Ｏからコマン
ド（ｉ＝１つずつ読出して実行し、その終了をプロセッ
サ識別子にエリ個々のプロセッサ３０１，３０２に戻す
ことができる。
５の具体的回路例ケ示している。なお、応用例としてｌ
０ＣＥ３２１デイスク装置などのファイルサーバとする
ことができる。このとき、レジスタ３２２と３２３全１
ｉ’ＩＦ’ｏ（ファーストインファーストアウトメモリ
）で構成すると、個々のプロセッサ３０１，３０２は各
々自由にファイルサーバ３２１のＦＩＦＯにコマンドお
よびプロセッサ識別子を書き込む。これに工す、コマン
ド実行回路３２６はＩｉ” Ｉ Ｉｉ’ Ｏからコマン
ド（ｉ＝１つずつ読出して実行し、その終了をプロセッ
サ識別子にエリ個々のプロセッサ３０１，３０２に戻す
ことができる。
この応用例では、プロセッサ間で同−ｌ０ＣＥ金便用す
るための資源管理を行わずに済むため、個々のプロセッ
サの独立性が工す高められるという効果がめる。
るための資源管理を行わずに済むため、個々のプロセッ
サの独立性が工す高められるという効果がめる。
以上の説明から明らかなように本発明に門れば、個々の
専用プロセッサが各ａＪ Ｉ ＯＣＥ ｋ他のプロセッ
サの仲介ＺＬＩＣｉｆｆ接アクセスできるため、システ
ムの実行効率が向上できるという効果がある。
専用プロセッサが各ａＪ Ｉ ＯＣＥ ｋ他のプロセッ
サの仲介ＺＬＩＣｉｆｆ接アクセスできるため、システ
ムの実行効率が向上できるという効果がある。
また管理プロセッサが不要であるため、管理プロセッサ
の障害が７ステム全体に影響することがなく、またプロ
セッサの相互パンクアンプ構成を容易に実現でき、これ
にＬリシステムの信頼性ケ向上できるという効果がある
。
の障害が７ステム全体に影響することがなく、またプロ
セッサの相互パンクアンプ構成を容易に実現でき、これ
にＬリシステムの信頼性ケ向上できるという効果がある
。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるマルチプレクサとデマルチプレクサの具
体例を示す回路図、第３図は従来■マルチプロセッサ／
ステム全量すブロック図である。
第１図におけるマルチプレクサとデマルチプレクサの具
体例を示す回路図、第３図は従来■マルチプロセッサ／
ステム全量すブロック図である。
Claims (1)
- １、複数のデータ処理装置、データ記憶装置、周辺機器
制御装置の各モジュールを同一バス上に配列することに
より構成されるマルチプロセッサシステムにおいて、前
記バス上に複数の割込要求線を配設し、各データ処理装
置にはこれらの割込要求線の全部または一部を取込み、
そのうち１つを内部の処理装置に割込み要求として伝え
るマルチプレクサ回路と、このマルチプレクサ回路を制
御し、前記バス上の割込み要求を選別して受付ける割込
みマスク回路とを設け、さらに各周辺機器制御装置には
データ処理装置からのコマンド受付時にコマンド発行元
プロセッサ識別子を記憶するレジスタと、このレジスタ
の内容によりコマンド実行終了時に発生する割込み要求
を出力するためのバス上の割込み要求線を選択するデマ
ルチプレクサとを設けたことを特徴とするマルチプロセ
ッサシステムの割込み制御機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17330284A JPS6152768A (ja) | 1984-08-22 | 1984-08-22 | マルチプロセツサシステムの割込み制御機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17330284A JPS6152768A (ja) | 1984-08-22 | 1984-08-22 | マルチプロセツサシステムの割込み制御機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6152768A true JPS6152768A (ja) | 1986-03-15 |
Family
ID=15957922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17330284A Pending JPS6152768A (ja) | 1984-08-22 | 1984-08-22 | マルチプロセツサシステムの割込み制御機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152768A (ja) |
-
1984
- 1984-08-22 JP JP17330284A patent/JPS6152768A/ja active Pending
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