JPH03202925A

JPH03202925A - 半導体集積回路装置

Info

Publication number: JPH03202925A
Application number: JP1340434A
Authority: JP
Inventors: Hitoshi Takahashi; 均高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-29
Filing date: 1989-12-29
Publication date: 1991-09-04
Anticipated expiration: 2011-11-27
Also published as: JP2558902B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］並列動作を行うことができるように構成されたシングル
チップマイクロコン１ヘローラ等においてユーザプログ
ラムを開発する場合に使用される半導体集積回路装置に
関し、評価回路専用の外部ビンの増加を招くことなく、監視も
れのない状態での評価と、実時間動作での評価とを実行
し、緻密な評価を行うことができるようにすることを目
的とし、制御部と、該制御部によってその動作を制御される複数
の被制御部とを設け、該複数の被制御部を順次、単独に
動作させると共に、前記制御部と前記複数の被制御部と
の間で送受される内容を評価システムに転送する単独動
作モードと、前記複数の被制御部を並列動作させると共
に、前記制御部と前記複数の被制御部のうち、優先度の
高い被制御部との間で送受される内容を前記評価システ
ムに転送する並列動作モードとを実行できるように構成
する。

［産業上の利用分野］本発明は、並列動作を行うことができるように構成され
たシングルチップマイクロコントローラ（以下、マイコ
ンという）等においてユーザプログラムを開発する場合
に使用される半導体集積回路装置（以下、ＬＳＩという
）に関する。

一般に、マイコンは、その高速化を図るため、並列動作
を行うことができるように構成される。

例えば、命令メモリに対するフェッチと、データメモリ
に対するライト又はリードとを同時に行うことができる
ように構成される。かかるマイコンにおいて、ユーザプ
ログラムの開発は、評価用のマイコンを用いたデバッグ
を通して行われる。

［従来の技術］従来、この種、評価用マイコンとして、第４図に評価シ
ステムと共に、その要部のブロック回路図を示すような
ものが提案されている。

図中、１は評価システム、２は評価用マイコン、３は評
価システム１と評価用マイコン２の内部回路との接続を
図るインタフェース（以下、評価システムインタフェー
スという）、４は制御部をなす中央処理装置（以下、Ｃ
ＰＵという）、５はＣＰＵ４によってその動作が制御さ
れる命令メモリ、６は同じ（ＣＰＵ４によってその動作
が制御されるデータメモリ、７は所定のアドレスが格納
される監視レジスタ、８はＣＰＵ４からデータメモリ６
に供給されるアドレスと監視レジスタ７に格納されたア
ドレスとの同一、不同−を比較してその比較結果を比較
信号として出力するアドレス比較回路である。

かかる従来の評価用マイコン２においては、次に述べる
ような動作を通してプログラムの評価が行われる。

即ち、まず、評価システム１から評価システムインタフ
ェース３を介してＣＰＵ４に対して動作開始信号が供給
される。すると、ＣＰＵ４は、第５図にタイムチャート
を示すように、命令メモリ５及びデータメモリ６を並列
動作（実時間動作）させる。他方、評価システムインタ
フェース３は、ＣＰＵ４から命令メモリ５に対して供給
される一アドレス及び命令メモリ５から読み出されるデ
ータを実時間で評価システム１に転送すると共に、アド
レス比較回路８から出力される比較信号を評価システム
１に転送する。

ここに、評価システム１においては、これらの情報をも
とにして評価を行う。

［発明が解決しようとする課題］ところで、開発されたプログラムにつき、緻密な評価を
行おうとする場合には、データメモリ６についても、Ｃ
ＰＵ４からデータメモリ６に供給されるアドレス及びデ
ータメモリ６に書き込まれるデータ又はデータメモリ６
から読み出されるデータを全て評価システム１に転送で
きるようにすることが望ましい。しかしながら、このよ
うにする場合には、評価回路専用の外部ピンを増加しな
ければならず、パッケージの大型化という不都合を招い
てしまう。

そこで、従来の評価用マイコン２においては、例えば、
データメモリ６よりも命令メモリ５の方を重要視し、命
令メモリ５については、ＣＰＵ４から供給されるアドレ
ス及び命令メモリ５から読み出されるデータを全て評価
システム１に転送するが、データメモリ６については、
ＣＰＵ４からデータメモリ６に対して供給されるアドレ
スのうち、所定のアドレスと監視レジスタ７に格納され
たアドレスとの同一、不同−の比較結果のみを評価シス
テム］に転送するようにしている。

したがって、かかる従来の評価用マイコン２においては
、データメモリ６測に監視もれ（評価できない部分）が
あることを前提として評価を行わなければならず、当初
より緻密な評価を行うことができるものではないという
問題点があった。

なお、監視レジスタ７を増設することによって監視もれ
を低減することができるが、監視レジスタ７の増設は、
製造価格と見合った数でしか行うことができないし、ま
た、評価回路専用の外部ビンの増加を招いてしまうこと
に変わりはない。

また、そもそも並列動作を行わないようにすれは、監視
もれのない状態での評価が可能となる。

しかしながら、このようにする場合には、マイコ〉・に
要請されている高速化を図ることができなくなってしま
う。

本発明は、かかる点に鑑み、評価回路専用の外部ビンの
増加を招くことなく、監視もれのない状態での評価と、
実時間動作での評価とを実行し、緻密な評価を行うこと
ができるようにした評価用マイコン等、評価用に使用さ
れるＬＳＩを提供することを目的とする。

［課題を解決するための手段］第１図は本発明のＬＳＩを評価システムと共に示す原理
説明図であって、図中、１１は評価システム、１２は本
発明のＬＳＩ、１３は評価システム］１との接続を図る
評価システムインタフェース、１４は制御部、１５．１
６はそれぞれ制御部１４によってその動作が制御される
被制御部である。

ここに、本発明のＬＳＩ（１２）においては、評価シス
テム１１から評価システムインタフェース１３を介して
制御部１４に対して単独動作指示信号が供給されたとき
は、制御部１４は、被制御部１５．１６を順次、単独に
、例えば、被制御部１５から順に動作させると共に、評
価システムインタフェース１３は、制御部１４と被制御
部１５．１６との間で送受される内容、例えば、アドレ
ス及びデータを順次、評価システム１１に転送し、また
、評価システム１１から評価システムインタフェース１
３を介して制御部１４に対して並列動作指示信号が供給
されたときは、制御部１４は、被制御部１５．１６を並
列動作させると共に、評価システ１４インタフェース１
３は、制御部１４と被制御部１５．１６のうち、優先度
の高い被制御部、例えば、被制御部１５との間で送受さ
れる内容、例えば、アドレス及びデータを評価システム
１１に転送するように構成される。なお、被制御部１６
につき、第４図従来例のように監視レジスタを設けるこ
ともできる。

１作用］本発明においては、単独動作指示信号が供給されると、
被制御部１５．１６が順次、単独に動作され、制御部１
４と被制御部１５．１６との間で送受される内容、例え
ば、アドレス及びデータが順次、評価システム１１に転
送されるので、監視もれのない状態での評価を行うこと
ができる。

また、並列動作指示信号が供給されると、被制御部１５
．１６が並列動作され、制御部１４と、被制御部１５．
１６のうち、優先度の高い被制御部、例えば、被制御部
１５との間で送受される内容、例えば、アドレス及びデ
ータが評価システム１１に転送されるので、実時間動作
での評価を行うことができる。

［実施例］以下、第２図及び第３図を参照して、本発明の一実施例
につき、本発明を評価用マイコンに適用した場合を例に
して説明する。

第２図は本実施例の評価用マイコンの要部を評価システ
ムと共に示すブロック回路図であって、図中、２１は評
価システム、２２は本実施例の評価用マイコン、２３は
評価システム２１との接続を図る評価システムインタフ
ェース、２４は制御部をなすｃｐｕ、２５はＣＰＵ２４
によってその動作が制御される、例えば、ＲＯＭで構成
された命令メモリ、２６は同じ＜ＣＰＵ２４によってそ
の動作が制御されるＲＡＭで構成されたデータメモリ、
２７は所定のアドレスが格納される監視レジスタ、２８
はＣＰＵ２４からデータメモリ２６に供給されるアドレ
スと監視レジスタ２７に格納されたアドレスとの同一、
不同−を比較してその比較結果を比較信号として出力す
るアドレス比較回路である。

なお、本実施例においては、評価システムインタフェー
ス２３は、コン１ヘロールバツフア２３１、アドレスマ
ルチプレクサ２３２、データ出力バッファ２３３、比較
信号処理回路２３４などを設けて構成されており、評価
システムインタフェース２３中、コントロールバッファ
２３１を介して評価システム２１からＣＰＵ２４に対し
てコントロール信号、例えば、単独動作指示信号、並列
動作指示信号、メモリ割当て制御信号、割込み制御信号
等が供給される。

そこで、ＣＰＵ２４は、単独動作指示信号が供給された
ときは、命令メモリ２５及びデータメモリ２６を順次、
単独に、例えば、命令メモリ２５から順に動作させ、ま
た、並列動作指示信号が供給されたときは、命令メモリ
２５及びデータメモリ２６を並列動作させることができ
るように構成される。

また、評価システムインタフェース２３は、単独動作指
示信号が供給されたときは、現在勤作中の被制御部は命
令メモリ２５であるか、データメモリ２６であるかを示
す信号を評価システム２１に供給する（図示せず）と共
に、命令メモリ２５が動作中の場合にあっては、ＣＰＵ
２４から命令メモリ２５に供給されるアドレス及び命令
メモリ２５から読み出されるデータを評価システム２１
に転送し、データメモリ２６が動作中の場合であれば、
ＣＰＵ２４からデータメモリ２６に供給されるアドレス
及びデータメモリ２６に書き込まれるデータ又はデータ
メモリ２６から読み出されるデータを評価システム２１
に転送し、他方、並列動作指示信号が供給されたときは
、ＣＰＵ２４から命令メモリ２５に供給されるアドレス
及び命令メモリ２５から読み出されるデータと、アドレ
ス比較回路２８から出力される比較信号とを評価システ
ム２１に転送できるように構成されている６かかる本実
施例の評価用マイコン２２においては、次に述べるよう
な動作を通してプログラムの評価が行われる。

即ち、まず、評価システム２１から評価システムインタ
フェース２３及び評価システムインタフェース２３を介
してＣＰＵ２４に対して単独動作指示信号が供給される
。すると、ＣＰＵ２４は、第３図Ａにタイムチャートを
示すように、命令メモリ２５及びデータメモリ２６を命
令メモリ２５から順次、単独動作させる。他方、評価シ
ステムインタフェース２３は、まず、現在勤作中の被制
御部は命令メモリ２５であることを示す信号と、ＣＰＵ
２４から命令メモリ２５に対して供給されるアドレス及
び命令メモリ２５から読み出されるデータとを評価シス
テム２１に転送し、次に、命令メモリ２５に代わって、
データメモリ２６が動作状態に入ったときは、現在勤作
中の被制御部はデータメモリ２６であることを示す信号
と、ＣＰＵ２４からデータメモリ２６に対して供給され
るアドレス及びデータメモリ２６に書き込まれるデータ
又はデータメモリ２６から読み出されるデータとを評価
システム２１に転送する。ここに、評価システム２１に
おいては、これらの情報をもとに、監視もれのない状態
での評価を行うことができる。

次に、評価システム２１から評価システムインタフェー
ス２３及び評価システムインタフェース２３を介してＣ
ＰＵ２４に対して並列動作指示信号が供給される。する
と、ＣＰＵ２４は、第３図Ｂにタイムチャートを示すよ
うに、命令メモリ２５及びデータメモリ２６を並列動作
させる。他方、評価システムインタフェース２３は、Ｃ
ＰＵ２４から命令メモリ２５に対して供給されるアドレ
ス及び命令メモリ２５から読み出されるデータと、アド
レス比較回路２８から出力される比較信号とを評価シス
テム２１に転送する。

ここに、評価システム２１においては、これらの情報を
もとにして、実時間動作での評価を行うことができる。

以上のように、本実施例によれば、監視もれのない状態
での評価と、実時間動作での評価とを実行することがで
きるので、緻密な評価を行うことができる。

なお、上述の実施例においては、被制御部として命令メ
モリ２５及びデータメモリ２６を挙げたが、被制御部は
、これらに限定されるものではなく、命令キュー等、お
よそＣＰＵ２４によって制御されるものを広く含むもの
である。

また、上述の実施例においては、２個の被制御部を設け
た場合につき述べたが、本発明は、３個以上の被制御部
を対象として監視もれのない状態での評価及び実時間動
作での評価を行うように構成することもできる。

［発明の効果］以上のように、本発明によれば、複数の被制御部を単独
に動作させ、制御部と複数の被制御部との間で送受され
る内容を評価システムに転送させると共に、複数の被制
御部を並列動作させ、制御部と、複数の被制御部のうち
、優先度の高いものとして定められている被制御部との
間で送受される内容を評価システムに転送させることが
できるので、監視もれのない状態での評価と、実時間動
作での評価を実行し、緻密な評価を行うことができる。

【図面の簡単な説明】

第１図は本発明によるＬＳＩを示す原理説明図、第２図
は本発明の一実施例である評価用マイコンの要部を評価
システムと共に示すブロック回路図、第３図は第２図例の評価用マイコンの動作を示すタイム
チャートであって、第３図Ａは単独動作モード時の動作を示すタイムチャー
ト、第３図Ｂは並列動作モード時の動作を示すタイムチャー
ト、第４図は従来の評価用マイコンの一例の要部を評価シス
テムと共に示すブロック回路図、第５図は第４図従来例
の評価用マイコンの動作を示すタイムチャートである。

Claims

【特許請求の範囲】制御部（１４）と、該制御部（１４）によってその動作が制御される複数の
被制御部（１５、１６）と、評価システム（１１）との接続を図る評価システムイン
タフェース（１３）とを設け、前記評価システム（１１）から前記評価システムインタ
フェース（１３）を介して前記制御部（１４）に対して
単独動作指示信号が供給されたときは、前記制御部（１
４）は、前記複数の被制御部（１５、１６）を単独に動
作させると共に、前記評価システムインタフェース（１
３）は、前記制御部（１４）と前記複数の被制御部（１
５、１６）との間で送受される内容を前記評価システム
（１１）に転送し、また、前記評価システム（１１）から前記評価システム
インタフェース（１３）を介して前記制御部（１４）に
対して並列動作指示信号が供給されたときは、前記制御
部（１４）は、前記複数の被制御部（１５、１６）を並
列動作させると共に、前記評価システムインタフェース
（１３）は、前記制御部（１４）と、前記複数の被制御
部（１５、１６）のうち、優先度の高い被制御部との間
で送受される内容を前記評価システム（１１）に転送す
るようになされていることを特徴とする半導体集積回路
装置。