JPH07200463A - Ｉｄｅインターフェースを有するマイクロ・チャネル・バス・コンピュータ・システム - Google Patents
Ｉｄｅインターフェースを有するマイクロ・チャネル・バス・コンピュータ・システムInfo
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- JPH07200463A JPH07200463A JP6262363A JP26236394A JPH07200463A JP H07200463 A JPH07200463 A JP H07200463A JP 6262363 A JP6262363 A JP 6262363A JP 26236394 A JP26236394 A JP 26236394A JP H07200463 A JPH07200463 A JP H07200463A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/404—Coupling between buses using bus bridges with address mapping
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- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 ＩＤＥハードドライブをマイクロ・チャネル
・バスを有するコンピュータ・システムに接続する。 【構成】 システム・バスを接続するＣＰＵと、ＣＰＵ
と回路的に通信しかつマイクロ・チャネル・バス等の周
辺バスを生成するバス・インターフェース回路と、フロ
ッピー・ドライブ制御装置（ＦＤＣ）と、ＩＤＥハード
ドライブとを有するコンピュータ・システム。ＩＤＥハ
ードドライブは、第２のバス・インターフェース回路を
介して周辺バスと電気回路により通信する。第２のバス
・インターフェース回路は少なくとも２つの状態をも
ち、周辺バスと回路的に通信する書込み可能なラッチを
含む。ラッチ状態は、システム・バスを介してＣＰＵに
より選択可能である。
・バスを有するコンピュータ・システムに接続する。 【構成】 システム・バスを接続するＣＰＵと、ＣＰＵ
と回路的に通信しかつマイクロ・チャネル・バス等の周
辺バスを生成するバス・インターフェース回路と、フロ
ッピー・ドライブ制御装置（ＦＤＣ）と、ＩＤＥハード
ドライブとを有するコンピュータ・システム。ＩＤＥハ
ードドライブは、第２のバス・インターフェース回路を
介して周辺バスと電気回路により通信する。第２のバス
・インターフェース回路は少なくとも２つの状態をも
ち、周辺バスと回路的に通信する書込み可能なラッチを
含む。ラッチ状態は、システム・バスを介してＣＰＵに
より選択可能である。
Description
【０００１】
【産業上の利用分野】本発明は、広くはコンピュータ・
システム・アーキテクチャに関し、特に、ＩＤＥ（Inte
grated Drive Electoronics）ハード・ドライブを使用
可能なインタフェースを有するマイクロ・チャネル・ア
ーキテクチャに基づくコンピュータ・システムに関す
る。
システム・アーキテクチャに関し、特に、ＩＤＥ（Inte
grated Drive Electoronics）ハード・ドライブを使用
可能なインタフェースを有するマイクロ・チャネル・ア
ーキテクチャに基づくコンピュータ・システムに関す
る。
【０００２】
【従来の技術】パーソナル・コンピュータ・システム
は、周知の技術である。一般的なパーソナル・コンピュ
ータ・システム、そして特にＩＢＭパーソナル・コンピ
ュータは、今日の近代社会の多くの領域においてコンピ
ュータの能力を提供するために広く利用されてきた。パ
ーソナル・コンピュータは、通常、デスクトップ、床置
き型、又は携帯用マイクロコンピュータとして定義する
ことができ、単一の中央演算処理装置（ＣＰＵ）と関連
する全てのＲＡＭやＢＩＯＳ ＲＯＭを含む揮発性及び
不揮発性メモリ、システム・モニタ、キーボード、１又
は複数のフレキシブル・ディケット駆動装置（「ハード
・ドライブ」とも称される）、「マウス」と呼ばれるポ
インティング・デバイス、及び任意にプリンタを有する
システム・ユニットから構成されている。これらのシス
テムの顕著な特徴の１つは、これらの構成要素を互いに
電気的に接続するためのマザーボード、すなわち、シス
テム・プレーナを利用することである。これらのシステ
ムは、基本的に一人のユーザに対して独立したコンピュ
ータの能力を与えるために設計されており、個人又は小
企業でも購入する場合に高価とならない価格とされてい
る。このようなパーソナル・コンピュータ・システムの
例としては、ＩＢＭのパーソナル・コンピュータAT（以
降、ＩＢＭ ＰＣ／ＡＴと称する）、ＩＢＭの パーソナ
ル・システム/1（以降、ＩＢＭ ＰＳ／１と称する）、
及びＩＢＭの パーソナル・システム/2（以降、ＩＢＭ
ＰＳ／２と称する）がある。
は、周知の技術である。一般的なパーソナル・コンピュ
ータ・システム、そして特にＩＢＭパーソナル・コンピ
ュータは、今日の近代社会の多くの領域においてコンピ
ュータの能力を提供するために広く利用されてきた。パ
ーソナル・コンピュータは、通常、デスクトップ、床置
き型、又は携帯用マイクロコンピュータとして定義する
ことができ、単一の中央演算処理装置（ＣＰＵ）と関連
する全てのＲＡＭやＢＩＯＳ ＲＯＭを含む揮発性及び
不揮発性メモリ、システム・モニタ、キーボード、１又
は複数のフレキシブル・ディケット駆動装置（「ハード
・ドライブ」とも称される）、「マウス」と呼ばれるポ
インティング・デバイス、及び任意にプリンタを有する
システム・ユニットから構成されている。これらのシス
テムの顕著な特徴の１つは、これらの構成要素を互いに
電気的に接続するためのマザーボード、すなわち、シス
テム・プレーナを利用することである。これらのシステ
ムは、基本的に一人のユーザに対して独立したコンピュ
ータの能力を与えるために設計されており、個人又は小
企業でも購入する場合に高価とならない価格とされてい
る。このようなパーソナル・コンピュータ・システムの
例としては、ＩＢＭのパーソナル・コンピュータAT（以
降、ＩＢＭ ＰＣ／ＡＴと称する）、ＩＢＭの パーソナ
ル・システム/1（以降、ＩＢＭ ＰＳ／１と称する）、
及びＩＢＭの パーソナル・システム/2（以降、ＩＢＭ
ＰＳ／２と称する）がある。
【０００３】これらのシステムは、２つの一般的なファ
ミリーに分類することができる。第１のファミリーは、
通常ファミリーＩモデルと呼ばれ、よく知られたＩＳＡ
（industry standard architecture）バス・アーキテク
チャを用いたＩＢＭ ＰＣ／ＡＴやＩＢＭ ＰＳ／１で実
施され、またいわゆる「ＩＢＭ互換機」においても用い
られている。第２のファミリーは、ファミリーＩＩモデ
ルと呼ばれ、ＩＢＭの周知のマイクロ・チャネル・バス
を用いたＩＢＭ ＰＳ／２で実施されている。
ミリーに分類することができる。第１のファミリーは、
通常ファミリーＩモデルと呼ばれ、よく知られたＩＳＡ
（industry standard architecture）バス・アーキテク
チャを用いたＩＢＭ ＰＣ／ＡＴやＩＢＭ ＰＳ／１で実
施され、またいわゆる「ＩＢＭ互換機」においても用い
られている。第２のファミリーは、ファミリーＩＩモデ
ルと呼ばれ、ＩＢＭの周知のマイクロ・チャネル・バス
を用いたＩＢＭ ＰＳ／２で実施されている。
【０００４】パーソナル・コンピュータ・システムは、
通常、ワード・プロセッサ、表計算によるデータ整理、
データベースにおけるデータの収集と関連付け、グラフ
ィックの表示、システム設計ソフトウェアを用いた電気
的又は機械的システムの設計等々の多様な活動を行うた
めのソフトウェアを実行するために使用される。
通常、ワード・プロセッサ、表計算によるデータ整理、
データベースにおけるデータの収集と関連付け、グラフ
ィックの表示、システム設計ソフトウェアを用いた電気
的又は機械的システムの設計等々の多様な活動を行うた
めのソフトウェアを実行するために使用される。
【０００５】このようなコンピュータ・システムにおい
て、その構成要素は電気信号を介して伝達を行う。これ
らの電気信号は、通常、システム構成要素間の電気的接
続により搬送される。典型的な電気的接続の形式として
は、プリント回路基板上の金属パターン線、多層プリン
ト回路基板の異なる層間の導通路、めっきされたスルー
・ホール、プラグ、及びシステム構成要素のピンからピ
ンへ接続された個々の配線がある。一般的に、電気信号
のグループ及び電気信号を搬送する電気的接続のグルー
プは、「バス」と称される。よって、「バス」という呼
称は、電気信号のグループを指すことも、又は、プロト
コルを形成する電気信号のグループと電気信号を搬送す
る電気的接続のグループの両方を指すこともできる。バ
スは、「バス・ライン」から形成される。個々の「バス
・ライン」と云う場合は、１つのバスの電気的接続を云
うこともあり、又は１つのバスの電気信号を云うことも
ある。
て、その構成要素は電気信号を介して伝達を行う。これ
らの電気信号は、通常、システム構成要素間の電気的接
続により搬送される。典型的な電気的接続の形式として
は、プリント回路基板上の金属パターン線、多層プリン
ト回路基板の異なる層間の導通路、めっきされたスルー
・ホール、プラグ、及びシステム構成要素のピンからピ
ンへ接続された個々の配線がある。一般的に、電気信号
のグループ及び電気信号を搬送する電気的接続のグルー
プは、「バス」と称される。よって、「バス」という呼
称は、電気信号のグループを指すことも、又は、プロト
コルを形成する電気信号のグループと電気信号を搬送す
る電気的接続のグループの両方を指すこともできる。バ
スは、「バス・ライン」から形成される。個々の「バス
・ライン」と云う場合は、１つのバスの電気的接続を云
うこともあり、又は１つのバスの電気信号を云うことも
ある。
【０００６】マイクロ・チャネル・バスはよく知られた
バスであり、これについては、ＩＢＭ（International
Business Machines Corporation）から出されているIBM
パーソナル・システム/2 ハードウェア・インターフェ
ース技術解説書等に詳細に記載されている。マイクロ・
チャネル・バス・システムは、通常、ＩＳＡシステムよ
りも高機能なシステムである。マイクロ・チャネル・バ
スは、ＩＳＡバスよりも高いバス帯域幅を有している。
加えて、マイクロ・チャネル・バスは、基本的な転送手
順よりも高速なデータ転送速度を可能とする任意のスト
リーミング・データ手順を備え、そして６４ビットのデ
ータ転送を実現する。さらに、マイクロ・チャネル・バ
スは、システム・マスタと１５台までの装置とがマイク
ロ・チャネル・バスの制御を求めることができる調停手
順を備えている。
バスであり、これについては、ＩＢＭ（International
Business Machines Corporation）から出されているIBM
パーソナル・システム/2 ハードウェア・インターフェ
ース技術解説書等に詳細に記載されている。マイクロ・
チャネル・バス・システムは、通常、ＩＳＡシステムよ
りも高機能なシステムである。マイクロ・チャネル・バ
スは、ＩＳＡバスよりも高いバス帯域幅を有している。
加えて、マイクロ・チャネル・バスは、基本的な転送手
順よりも高速なデータ転送速度を可能とする任意のスト
リーミング・データ手順を備え、そして６４ビットのデ
ータ転送を実現する。さらに、マイクロ・チャネル・バ
スは、システム・マスタと１５台までの装置とがマイク
ロ・チャネル・バスの制御を求めることができる調停手
順を備えている。
【０００７】固定ディスク記憶装置（ハード・ドライ
ブ）は、通常、直接システム・プレーナへ接続される
か、又は周辺アダプタ・カードを通してシステム・プレ
ーナへのインターフェースへ接続されている。ハード・
ドライブは多様なインターフェース構造で販売されてお
り、例えば、旧式のアナログＭＦＭ（modified frequen
cymodulation）インタフェース及びＲＬＬ（run-length
limited）インタフェース、そしてより新しい非常によ
く知られたデジタルＩＤＥインタフェース及びＳＣＳＩ
（small computer system interface）インターフェー
スがある。
ブ）は、通常、直接システム・プレーナへ接続される
か、又は周辺アダプタ・カードを通してシステム・プレ
ーナへのインターフェースへ接続されている。ハード・
ドライブは多様なインターフェース構造で販売されてお
り、例えば、旧式のアナログＭＦＭ（modified frequen
cymodulation）インタフェース及びＲＬＬ（run-length
limited）インタフェース、そしてより新しい非常によ
く知られたデジタルＩＤＥインタフェース及びＳＣＳＩ
（small computer system interface）インターフェー
スがある。
【０００８】ＩＤＥ ＡＴインターフェースはＩＢＭ Ｐ
Ｃ／ＡＴバスの拡張であり、特に、ＩＢＭのＰＣ／ＡＴ
システム及び他のＩＳＡシステムへ容易にインターフェ
ースするように設計された。ＩＤＥ ＡＴインターフェ
ースはよく知られたバスであり、これについては、ＡＮ
ＳＩspecification number X3.221におけるハード・ド
ライブ用ＡＴＡインターフェース（AT Attachment Inte
rface for Hard Drive）に詳細に記載されている。
Ｃ／ＡＴバスの拡張であり、特に、ＩＢＭのＰＣ／ＡＴ
システム及び他のＩＳＡシステムへ容易にインターフェ
ースするように設計された。ＩＤＥ ＡＴインターフェ
ースはよく知られたバスであり、これについては、ＡＮ
ＳＩspecification number X3.221におけるハード・ド
ライブ用ＡＴＡインターフェース（AT Attachment Inte
rface for Hard Drive）に詳細に記載されている。
【０００９】一方、ＳＣＳＩバスは、様々なシステムに
おいて用いられるように設計された。例えば、インター
フェース・カードは、ＳＣＳＩドライブを、ＩＳＡバス
を介してＩＳＡベースのマシンへ、またマイクロ・チャ
ネル・バスを介してマイクロ・チャネル・バスベースの
システムへ、さらにＶＥＳＡ(Video Electronics Stand
ards Association)ローカル・バスを介してＶＥＳＡロ
ーカル・バスベースのシステムへインタフェースするた
めに存在する。
おいて用いられるように設計された。例えば、インター
フェース・カードは、ＳＣＳＩドライブを、ＩＳＡバス
を介してＩＳＡベースのマシンへ、またマイクロ・チャ
ネル・バスを介してマイクロ・チャネル・バスベースの
システムへ、さらにＶＥＳＡ(Video Electronics Stand
ards Association)ローカル・バスを介してＶＥＳＡロ
ーカル・バスベースのシステムへインタフェースするた
めに存在する。
【００１０】比較的最近まで、ＳＣＳＩドライブは、高
密度かつ高速アクセスのパーソナル・コンピュータ・シ
ステムを使用する際に利用できる唯一のドライブであっ
た。従って、比較的最近まで、全てのマイクロ・チャネ
ル・バスベースのシステム等のより高機能なシステム
は、排他的にＳＣＳＩドライブを用いていた。しかしな
がら、ごく最近になって、ＩＤＥドライブが同等のアク
セス時間において同等の記憶密度を達成した。さらにＩ
ＤＥドライブは、通常、相当する固定ディスク容量のＳ
ＣＳＩドライブに比べて安価でかつ物理的に小型であ
る。
密度かつ高速アクセスのパーソナル・コンピュータ・シ
ステムを使用する際に利用できる唯一のドライブであっ
た。従って、比較的最近まで、全てのマイクロ・チャネ
ル・バスベースのシステム等のより高機能なシステム
は、排他的にＳＣＳＩドライブを用いていた。しかしな
がら、ごく最近になって、ＩＤＥドライブが同等のアク
セス時間において同等の記憶密度を達成した。さらにＩ
ＤＥドライブは、通常、相当する固定ディスク容量のＳ
ＣＳＩドライブに比べて安価でかつ物理的に小型であ
る。
【００１１】
【発明が解決しようとする課題】従って、ＩＤＥハード
・ドライブをマイクロ・チャネル・バスベースのシステ
ムへ接続可能とすることにより、同等の記憶容量とアク
セス時間においてより小型でかつ低価格という有益性を
得ることが望まれる。しかしながら、マイクロ・チャネ
ル・バスは、ＩＳＡバスとは非常に異なっている。ＩＤ
ＥインターフェースはＩＳＡバスから直接的に由来する
ものであるので、ＩＤＥハード・ドライブを直接マイク
ロ・チャネル・バスへ接続することはできない。
・ドライブをマイクロ・チャネル・バスベースのシステ
ムへ接続可能とすることにより、同等の記憶容量とアク
セス時間においてより小型でかつ低価格という有益性を
得ることが望まれる。しかしながら、マイクロ・チャネ
ル・バスは、ＩＳＡバスとは非常に異なっている。ＩＤ
ＥインターフェースはＩＳＡバスから直接的に由来する
ものであるので、ＩＤＥハード・ドライブを直接マイク
ロ・チャネル・バスへ接続することはできない。
【００１２】しかしながら、ＩＤＥドライブをマイクロ
・チャネル・バス・システムへ接続することは、いくつ
かの問題を含んでいる。第１に、ＩＤＥドライブのアド
レス空間はフロッピー・ドライブ制御装置（ＦＤＣ）の
ためのアドレス空間と重なり合っている。移植性と互換
性のために、コンピュータ・システムにおけるデバイス
は、通常、Ｉ／Ｏ空間の固定されたアドレスへアクセス
する。ＦＤＣは、Ｉ／Ｏポート・アドレス範囲０３Ｆ０
Ｈから０３Ｆ７Ｈまでを使用する。通常のＦＤＣは、ア
ドレス０３Ｆ６Ｈを使用しない。むしろ、多くの一般的
なＦＤＣは、アドレス０３Ｆ６Ｈを将来利用するための
「予備の」アドレスとして指定する。一方、ＩＤＥイン
タフェース・デバイスは、Ｉ／Ｏポート・アドレス範囲
０１Ｆ０Ｈから０１Ｆ７Ｈまで及び０３Ｆ６Ｈから０３
Ｆ７Ｈまでを使用する。よって、ＩＤＥドライブとＦＤ
Ｃの双方を有するシステムにおいては、ＩＤＥドライブ
とＦＤＣの双方が、アドレス位置０３Ｆ７ＨへのＩ／Ｏ
アクセスに対して同時に応答することになるのは明白で
ある。さらに、一方へ送られる制御ワードが、双方によ
って受信されることになり、それによってデータ損失や
全システムの故障を生じる可能性がある。
・チャネル・バス・システムへ接続することは、いくつ
かの問題を含んでいる。第１に、ＩＤＥドライブのアド
レス空間はフロッピー・ドライブ制御装置（ＦＤＣ）の
ためのアドレス空間と重なり合っている。移植性と互換
性のために、コンピュータ・システムにおけるデバイス
は、通常、Ｉ／Ｏ空間の固定されたアドレスへアクセス
する。ＦＤＣは、Ｉ／Ｏポート・アドレス範囲０３Ｆ０
Ｈから０３Ｆ７Ｈまでを使用する。通常のＦＤＣは、ア
ドレス０３Ｆ６Ｈを使用しない。むしろ、多くの一般的
なＦＤＣは、アドレス０３Ｆ６Ｈを将来利用するための
「予備の」アドレスとして指定する。一方、ＩＤＥイン
タフェース・デバイスは、Ｉ／Ｏポート・アドレス範囲
０１Ｆ０Ｈから０１Ｆ７Ｈまで及び０３Ｆ６Ｈから０３
Ｆ７Ｈまでを使用する。よって、ＩＤＥドライブとＦＤ
Ｃの双方を有するシステムにおいては、ＩＤＥドライブ
とＦＤＣの双方が、アドレス位置０３Ｆ７ＨへのＩ／Ｏ
アクセスに対して同時に応答することになるのは明白で
ある。さらに、一方へ送られる制御ワードが、双方によ
って受信されることになり、それによってデータ損失や
全システムの故障を生じる可能性がある。
【００１３】第２に、マイクロ・チャネル・バス上のデ
ータ転送サイクルのタイミングは、ＩＤＥインタフェー
スのそれと異なっている。ＩＤＥインタフェース上で
は、ＤＩＯＲ−又はＤＩＯＷ−信号がアクティブとなっ
た後にデータ転送サイクルを拡張するためにＩＯＲＤＹ
信号がローに下げられる。対照的に、マイクロ・チャネ
ル・バス上では、ＣＭＤ−がアクティブとなる前にデー
タ転送サイクルを拡張するためにＣＤ ＣＨＲＤＹ信号
がローにされなければならない。
ータ転送サイクルのタイミングは、ＩＤＥインタフェー
スのそれと異なっている。ＩＤＥインタフェース上で
は、ＤＩＯＲ−又はＤＩＯＷ−信号がアクティブとなっ
た後にデータ転送サイクルを拡張するためにＩＯＲＤＹ
信号がローに下げられる。対照的に、マイクロ・チャネ
ル・バス上では、ＣＭＤ−がアクティブとなる前にデー
タ転送サイクルを拡張するためにＣＤ ＣＨＲＤＹ信号
がローにされなければならない。
【００１４】第３に、マイクロ・チャネル・バス及びＩ
ＤＥインタフェースは、異なるサイクル時間のデータ転
送サイクルを処理するべく設計されている。マイクロ・
チャネル・バスは３つの異なるサイクル時間を有する。
すなわち、２００ｎｓ（デフォールト同期サイクル）、
３００ｎｓ（同期拡張サイクル）、及び＞３００ｎｓ
（非同期拡張サイクル）である。ＩＤＥインタフェース
は３つの異なるサイクル時間を有する。すなわち、６０
０ｎｓ（モード０）、３８３ｎｓ（モード１）、及び２
４０ｎｓ（モード２）である。よって、モード２が可能
なＩＤＥドライブとマイクロ・チャネル・バスとの間の
最も短いデータ転送サイクルは、３００ｎｓ同期拡張サ
イクルである。すなわち、モード２のデバイスのみが同
期サイクルを使用することができる。モード０及びモー
ド１のデバイスは、非同期拡張サイクルを使用しなけれ
ばならない。
ＤＥインタフェースは、異なるサイクル時間のデータ転
送サイクルを処理するべく設計されている。マイクロ・
チャネル・バスは３つの異なるサイクル時間を有する。
すなわち、２００ｎｓ（デフォールト同期サイクル）、
３００ｎｓ（同期拡張サイクル）、及び＞３００ｎｓ
（非同期拡張サイクル）である。ＩＤＥインタフェース
は３つの異なるサイクル時間を有する。すなわち、６０
０ｎｓ（モード０）、３８３ｎｓ（モード１）、及び２
４０ｎｓ（モード２）である。よって、モード２が可能
なＩＤＥドライブとマイクロ・チャネル・バスとの間の
最も短いデータ転送サイクルは、３００ｎｓ同期拡張サ
イクルである。すなわち、モード２のデバイスのみが同
期サイクルを使用することができる。モード０及びモー
ド１のデバイスは、非同期拡張サイクルを使用しなけれ
ばならない。
【００１５】第４に、リセット信号の極性が逆である。
ＩＤＥインタフェース上では、リセット信号はアクティ
ブ・ローである。マイクロ・チャネル・バス上では、Ｃ
ＨＲＥＳＥＴ信号はアクティブ・ハイである。
ＩＤＥインタフェース上では、リセット信号はアクティ
ブ・ローである。マイクロ・チャネル・バス上では、Ｃ
ＨＲＥＳＥＴ信号はアクティブ・ハイである。
【００１６】第５に、ＩＤＥインタフェース割込みＩＮ
ＴＲＱは、共有不能な割込みである。しかしながら、マ
イクロ・チャネル・バス上のハード・ファイル割込み、
−ＩＲＱ１４は、共有可能な割込みである。よって、Ｉ
ＤＥハード・ドライブをマイクロ・チャネル・バスへ接
続することには、数多くの不都合がある。
ＴＲＱは、共有不能な割込みである。しかしながら、マ
イクロ・チャネル・バス上のハード・ファイル割込み、
−ＩＲＱ１４は、共有可能な割込みである。よって、Ｉ
ＤＥハード・ドライブをマイクロ・チャネル・バスへ接
続することには、数多くの不都合がある。
【００１７】さらに、マイクロ・チャネル・バスが、マ
イクロ・チャネル・バス環境においてアクセスされると
き、−ＣＤ ＳＦＤＢＫ（ｎ）及び−ＣＤ ＤＳ１６
（ｎ）がマイクロ・チャネル・バスへアクセスしている
デバイスによって正確に駆動されなければならない。
イクロ・チャネル・バス環境においてアクセスされると
き、−ＣＤ ＳＦＤＢＫ（ｎ）及び−ＣＤ ＤＳ１６
（ｎ）がマイクロ・チャネル・バスへアクセスしている
デバイスによって正確に駆動されなければならない。
【００１８】
【課題を解決するための手段】本発明によれば、コンピ
ュータ・システムが、ＣＰＵと、関連するシステム・バ
スと、システム・バスからマイクロ・チャネル・バスを
生成するマイクロ・チャネル・バス・インタフェース回
路と、フロッピー・ドライブをインタフェースするＦＤ
Ｃと、ＩＤＥハード・ドライブとを有する。ＩＤＥハー
ド・ドライブは、カスタムなＭＣＡ(MICRO CHANNEL Arc
hitecture)からＩＤＥへのバス・インタフェース回路
（以降、「ＭＣＡ−ＩＤＥ ＢＩＣ」と記する）を介し
てマイクロ・チャネル・バスへインターフェースされ
る。
ュータ・システムが、ＣＰＵと、関連するシステム・バ
スと、システム・バスからマイクロ・チャネル・バスを
生成するマイクロ・チャネル・バス・インタフェース回
路と、フロッピー・ドライブをインタフェースするＦＤ
Ｃと、ＩＤＥハード・ドライブとを有する。ＩＤＥハー
ド・ドライブは、カスタムなＭＣＡ(MICRO CHANNEL Arc
hitecture)からＩＤＥへのバス・インタフェース回路
（以降、「ＭＣＡ−ＩＤＥ ＢＩＣ」と記する）を介し
てマイクロ・チャネル・バスへインターフェースされ
る。
【００１９】ＭＣＡ−ＩＤＥ ＢＩＣは、少なくとも２
つの状態をもつマイクロ・チャネル・バスとの通信回路
において書込み可能ラッチを有する。このラッチ状態
は、システム・バスを介してＣＰＵにより選択可能であ
る。さらにＭＣＡ−ＩＤＥ ＢＩＣは、マイクロ・チャ
ネル・バス、システム・バス及びラッチによる回路伝送
において、ラッチの状態によりＣＰＵと、ＦＤＣ又はＩ
ＤＥハード・ドライブのいずれかとの間のデータ転送を
選択的に可能とするためのアクセス制御回路を有する。
つの状態をもつマイクロ・チャネル・バスとの通信回路
において書込み可能ラッチを有する。このラッチ状態
は、システム・バスを介してＣＰＵにより選択可能であ
る。さらにＭＣＡ−ＩＤＥ ＢＩＣは、マイクロ・チャ
ネル・バス、システム・バス及びラッチによる回路伝送
において、ラッチの状態によりＣＰＵと、ＦＤＣ又はＩ
ＤＥハード・ドライブのいずれかとの間のデータ転送を
選択的に可能とするためのアクセス制御回路を有する。
【００２０】ＦＤＣとＩＤＥハード・ドライブとの間の
アドレス空間の競合は、ＦＤＣとＭＣＡ−ＩＤＥ ＢＩ
Ｃに対して、アドレス０３Ｆ６Ｈ及び０３Ｆ７Ｈへのア
クセスを制御するためのイネーブル／ディスエーブル回
路を設けることにより処理される。ＭＣＡ−ＩＤＥ Ｂ
ＩＣは、これら２つのアドレスのいずれかもしくは双方
ともアクティブであるか、又は双方ともアクティブでな
いかを制御するコマンド・ラッチを備えている。アドレ
スがアクティブであるとき、データ・アクセスがＩＤＥ
インターフェースへ渡される。アドレスがアクティブで
ないとき、そのアクセスはＩＤＥインターフェースへ渡
されない。同様に、ＦＤＣに対しては、他の回路が類似
のアクセス制御を行っている。
アドレス空間の競合は、ＦＤＣとＭＣＡ−ＩＤＥ ＢＩ
Ｃに対して、アドレス０３Ｆ６Ｈ及び０３Ｆ７Ｈへのア
クセスを制御するためのイネーブル／ディスエーブル回
路を設けることにより処理される。ＭＣＡ−ＩＤＥ Ｂ
ＩＣは、これら２つのアドレスのいずれかもしくは双方
ともアクティブであるか、又は双方ともアクティブでな
いかを制御するコマンド・ラッチを備えている。アドレ
スがアクティブであるとき、データ・アクセスがＩＤＥ
インターフェースへ渡される。アドレスがアクティブで
ないとき、そのアクセスはＩＤＥインターフェースへ渡
されない。同様に、ＦＤＣに対しては、他の回路が類似
のアクセス制御を行っている。
【００２１】ＩＤＥハードファイルに関しては、アドレ
ス０３Ｆ６Ｈ及び０３Ｆ７Ｈは、ＩＤＥドライブの「ソ
フト」リセットを発生したり、ハードファイル割込みを
イネーブル又はディスエーブルしたり、保留中の割込み
をクリアすることなくハードファイルの状態を読取った
り、あるいはハードファイルから診断情報を読取ったり
する等のシステム形式のタスクを実行するためにのみア
クセスされる。このように、これらのアドレスはあまり
アクセスされることがない。さらに、通常、システムＢ
ＩＯＳのみがハード・ドライブの診断特性にアクセスす
る。よって、システムＢＩＯＳ（又は重なり合うアドレ
スにアクセスする他のソフトウェア）が診断アドレスに
アクセスする際に、コマンド・ラッチを利用するべく変
更される場合に限り、ＩＤＥインターフェースはＦＤＣ
とともに利用できる。
ス０３Ｆ６Ｈ及び０３Ｆ７Ｈは、ＩＤＥドライブの「ソ
フト」リセットを発生したり、ハードファイル割込みを
イネーブル又はディスエーブルしたり、保留中の割込み
をクリアすることなくハードファイルの状態を読取った
り、あるいはハードファイルから診断情報を読取ったり
する等のシステム形式のタスクを実行するためにのみア
クセスされる。このように、これらのアドレスはあまり
アクセスされることがない。さらに、通常、システムＢ
ＩＯＳのみがハード・ドライブの診断特性にアクセスす
る。よって、システムＢＩＯＳ（又は重なり合うアドレ
スにアクセスする他のソフトウェア）が診断アドレスに
アクセスする際に、コマンド・ラッチを利用するべく変
更される場合に限り、ＩＤＥインターフェースはＦＤＣ
とともに利用できる。
【００２２】共有可能／共有不能割込みの問題は、ＩＤ
Ｅ割込みＩＮＴＲＱを共有可能とすることにより処理さ
れる。ＩＮＴＲＱは、マイクロ・チャネル・バス上の−
ＩＲＱ１４に対してワイヤードＯＲ接続される。特別な
読取り可能ビットを設けることにより、システム上のデ
バイスは、ＩＤＥインタフェースが−ＩＲＱ１４へ割込
みをしたか否かを判断することができる。これら２つの
変更により、ＩＤＥはマイクロ・チャネル・バス上の他
のデバイスと−ＩＲＱ１４を共有することができる。
Ｅ割込みＩＮＴＲＱを共有可能とすることにより処理さ
れる。ＩＮＴＲＱは、マイクロ・チャネル・バス上の−
ＩＲＱ１４に対してワイヤードＯＲ接続される。特別な
読取り可能ビットを設けることにより、システム上のデ
バイスは、ＩＤＥインタフェースが−ＩＲＱ１４へ割込
みをしたか否かを判断することができる。これら２つの
変更により、ＩＤＥはマイクロ・チャネル・バス上の他
のデバイスと−ＩＲＱ１４を共有することができる。
【００２３】上記のように、本発明の有用性は、ＭＣＡ
−ＩＤＥ ＢＩＣを提供することによって、ＩＤＥハー
ド・ドライブをマイクロ・チャネル・バス・システムに
おいて使用できるようになることである。さらに本発明
の有用性は、アドレス空間において競合することになる
デバイスが、これを共有することを可能とする制御回路
及び方法を与えることである。本発明によるこれらの及
び他の有用性は、詳細な説明により明らかにされるであ
ろう。
−ＩＤＥ ＢＩＣを提供することによって、ＩＤＥハー
ド・ドライブをマイクロ・チャネル・バス・システムに
おいて使用できるようになることである。さらに本発明
の有用性は、アドレス空間において競合することになる
デバイスが、これを共有することを可能とする制御回路
及び方法を与えることである。本発明によるこれらの及
び他の有用性は、詳細な説明により明らかにされるであ
ろう。
【００２４】
【実施例】以下に、図を参照して本発明を詳細に説明す
る。これは本発明の好適例によって示されるが、当業者
であれば本発明による有効な結果を得る一方で以下に記
述された本発明の内容を変更することが可能であること
は、自明である。従って、以下の記述は、当業者にとっ
ては広範な教示的な開示であって、本発明を限定するも
のではないことを注記する。
る。これは本発明の好適例によって示されるが、当業者
であれば本発明による有効な結果を得る一方で以下に記
述された本発明の内容を変更することが可能であること
は、自明である。従って、以下の記述は、当業者にとっ
ては広範な教示的な開示であって、本発明を限定するも
のではないことを注記する。
【００２５】以下の図面では、本発明を実施するマイク
ロコンピュータ・システムが描かれており、符号１０で
示されている（図１）。コンピュータ・システム１０
は、接続されたモニタ１１、キーボード１２、マウス１
３、及びプリンタ又はプロッタ１４を備えている。コン
ピュータ・システム１０は、装飾的な外装部品１６（図
２）及び内部シールド部品１８により形成されており、
これらはシャーシ１９とともに、デジタル・データを処
理しかつ記憶するべく電気的に駆動されるデータ処理用
構成部品及び記憶用構成部品を受容するための外装され
シールドされた空間を規定する。これらの構成部品の少
なくとも一部は、多層プレーナすなわちマザーボード２
０上に装着される。多層プレーナ２０は、シャーシ１９
に取付けられ、そして、上記の部品及び他の関連するエ
レメントすなわちフロッピー・ディスク、種々の形態の
直接アクセス記憶装置、アクセサリ・カードもしくはボ
ード等々を含むコンピュータ１０の構成部品を電気的に
相互接続するための媒体となっている。後にさらに詳述
するが、多層プレーナ２０には、マイクロコンピュータ
の操作用構成部品との間の入出力信号の経路も設けられ
ている。
ロコンピュータ・システムが描かれており、符号１０で
示されている（図１）。コンピュータ・システム１０
は、接続されたモニタ１１、キーボード１２、マウス１
３、及びプリンタ又はプロッタ１４を備えている。コン
ピュータ・システム１０は、装飾的な外装部品１６（図
２）及び内部シールド部品１８により形成されており、
これらはシャーシ１９とともに、デジタル・データを処
理しかつ記憶するべく電気的に駆動されるデータ処理用
構成部品及び記憶用構成部品を受容するための外装され
シールドされた空間を規定する。これらの構成部品の少
なくとも一部は、多層プレーナすなわちマザーボード２
０上に装着される。多層プレーナ２０は、シャーシ１９
に取付けられ、そして、上記の部品及び他の関連するエ
レメントすなわちフロッピー・ディスク、種々の形態の
直接アクセス記憶装置、アクセサリ・カードもしくはボ
ード等々を含むコンピュータ１０の構成部品を電気的に
相互接続するための媒体となっている。後にさらに詳述
するが、多層プレーナ２０には、マイクロコンピュータ
の操作用構成部品との間の入出力信号の経路も設けられ
ている。
【００２６】前述のように、このコンピュータは符号１
５（図２）で示されるカバーを備えており、このカバー
はシャーシ１９とともに、マイクロコンピュータの上記
構成部品を含む外装されシールドされた空間を形成す
る。カバー１５は、好適には、成型可能な合成材料と金
属薄膜ライナー１８とからなる一体成型部品である外装
カバー部品１６で形成され、装飾的なカバー部品の形態
を形作る。しかしながら、このカバーは、他の既知の方
法で形成することもでき、本発明の利用はこの形式の筺
体に限定されるわけではない。
５（図２）で示されるカバーを備えており、このカバー
はシャーシ１９とともに、マイクロコンピュータの上記
構成部品を含む外装されシールドされた空間を形成す
る。カバー１５は、好適には、成型可能な合成材料と金
属薄膜ライナー１８とからなる一体成型部品である外装
カバー部品１６で形成され、装飾的なカバー部品の形態
を形作る。しかしながら、このカバーは、他の既知の方
法で形成することもでき、本発明の利用はこの形式の筺
体に限定されるわけではない。
【００２７】コンピュータ・システムは、電源１７と、
この電源１７へつながる安定化前の電源ラインをスイッ
チングする電源スイッチ２１とを有する。シャーシ１９
は、底面２２と、前面パネル２４と、背面パネル２５と
（図２）からなる。前面パネル２４には、磁気ディスク
もしくは光学ディスクのためのディスク・ドライブやテ
ープ・バックアップ・ドライブ等々のデータ記憶装置を
受容する少なくとも１つのベイ（図示のものは４つのベ
イ）が設けられる。図示のものは、上側の一対のベイ２
６、２８と下側の一対のベイ２９、３０とを設けてい
る。上側のベイの１つ２６は、第１の大きさ（例えば、
周知の３．５インチ・ドライブ等）の周辺ドライブを受
容し、もう一方のベイ２８は、２つの大きさ（例えば、
３．５インチと５．２５インチ）のうち選択された大き
さのドライブを受容し、そして下側のベイは１つの大き
さ（３．５インチ）の装置のみを受容するために充てら
れる。１つのフロッピー・ディスク・ドライブが、図１
の２７で示されており、周知のとおり、これに挿入され
るディスケットを受容しかつそのディスケットをデータ
の受信、記憶及び分配のために利用することができる取
外し可能な媒体直接アクセス記憶装置である。１つのＩ
ＤＥハード・ディスク・ドライブが、３１で示されてお
り、これも周知のとおり、データを記憶したり分配した
りできる固定された直接アクセス記憶装置である。
この電源１７へつながる安定化前の電源ラインをスイッ
チングする電源スイッチ２１とを有する。シャーシ１９
は、底面２２と、前面パネル２４と、背面パネル２５と
（図２）からなる。前面パネル２４には、磁気ディスク
もしくは光学ディスクのためのディスク・ドライブやテ
ープ・バックアップ・ドライブ等々のデータ記憶装置を
受容する少なくとも１つのベイ（図示のものは４つのベ
イ）が設けられる。図示のものは、上側の一対のベイ２
６、２８と下側の一対のベイ２９、３０とを設けてい
る。上側のベイの１つ２６は、第１の大きさ（例えば、
周知の３．５インチ・ドライブ等）の周辺ドライブを受
容し、もう一方のベイ２８は、２つの大きさ（例えば、
３．５インチと５．２５インチ）のうち選択された大き
さのドライブを受容し、そして下側のベイは１つの大き
さ（３．５インチ）の装置のみを受容するために充てら
れる。１つのフロッピー・ディスク・ドライブが、図１
の２７で示されており、周知のとおり、これに挿入され
るディスケットを受容しかつそのディスケットをデータ
の受信、記憶及び分配のために利用することができる取
外し可能な媒体直接アクセス記憶装置である。１つのＩ
ＤＥハード・ディスク・ドライブが、３１で示されてお
り、これも周知のとおり、データを記憶したり分配した
りできる固定された直接アクセス記憶装置である。
【００２８】本発明による上記構造について述べる前
に、一般的なパーソナル・コンピュータ・システム１０
の動作を概説する方がよいであろう。図３は、本発明に
よるコンピュータ・システム１０の種々の構成部品を表
したパーソナル・コンピュータ・システムのブロック図
である。これには、プレーナ２０上に装着された構成部
品及び入出力スロットや、このパーソナル・コンピュー
タの他のハードウェアへのプレーナの接続部も含まれて
いる。プレーナには、システム・プロセッサ又はＣＰＵ
４０が、メモリ制御装置４６を介して高速ＣＰＵローカ
ル・バスにより接続されている。さらにＣＰＵ４０は、
揮発性ランダム・アクセス・メモリ（ＲＡＭ）５３へ接
続される。ＲＡＭ５３は、４つの１６メガバイトのエラ
ー訂正コード（ＥＣＣ）・シングル・インライン・メモ
リ・モジュール（ＳＩＭＭ）からなる。メモリ制御装置
４６は、ＣＰＵ４０との間でやりとりするアドレスをＲ
ＡＭ５３の特定の領域へマッピングするための論理を含
んでいる。この論理はまた、先にＢＩＯＳ ＲＯＭ４８
により占有されていたＲＡＭを再利用するためにも用い
られる。ＢＩＯＳ ＲＯＭ４８は、フラッシュＥＰＲＯ
Ｍである。
に、一般的なパーソナル・コンピュータ・システム１０
の動作を概説する方がよいであろう。図３は、本発明に
よるコンピュータ・システム１０の種々の構成部品を表
したパーソナル・コンピュータ・システムのブロック図
である。これには、プレーナ２０上に装着された構成部
品及び入出力スロットや、このパーソナル・コンピュー
タの他のハードウェアへのプレーナの接続部も含まれて
いる。プレーナには、システム・プロセッサ又はＣＰＵ
４０が、メモリ制御装置４６を介して高速ＣＰＵローカ
ル・バスにより接続されている。さらにＣＰＵ４０は、
揮発性ランダム・アクセス・メモリ（ＲＡＭ）５３へ接
続される。ＲＡＭ５３は、４つの１６メガバイトのエラ
ー訂正コード（ＥＣＣ）・シングル・インライン・メモ
リ・モジュール（ＳＩＭＭ）からなる。メモリ制御装置
４６は、ＣＰＵ４０との間でやりとりするアドレスをＲ
ＡＭ５３の特定の領域へマッピングするための論理を含
んでいる。この論理はまた、先にＢＩＯＳ ＲＯＭ４８
により占有されていたＲＡＭを再利用するためにも用い
られる。ＢＩＯＳ ＲＯＭ４８は、フラッシュＥＰＲＯ
Ｍである。
【００２９】適切なマイクロプロセッサであればシステ
ム・プロセッサ４０として用いることができるが、１つ
の好適なマイクロプロセッサとしてＩＮＴＥＬ社から販
売されている８０４８６がある。Ｉｎｔｅｌ８０４８６
は、内部キャッシュを有しており、よってＩｎｔｅｌ８
０４８６をＣＰＵ４０とした場合はＣＰＵキャッシュ４
１を有することになる。
ム・プロセッサ４０として用いることができるが、１つ
の好適なマイクロプロセッサとしてＩＮＴＥＬ社から販
売されている８０４８６がある。Ｉｎｔｅｌ８０４８６
は、内部キャッシュを有しており、よってＩｎｔｅｌ８
０４８６をＣＰＵ４０とした場合はＣＰＵキャッシュ４
１を有することになる。
【００３０】以降、本発明を、特に図３のシステム・ブ
ロック図に関して説明する。以下に示す本発明による装
置及び方法は、他のハードウェア構成のプレーナ・ボー
ドを用いても可能であることは自明である。例えば、シ
ステム・プロセッサ４０は、Ｉｎｔｅｌ８０２８６又は
８０３８６マイクロ・プロセッサでも可能である。本明
細書で称しているように、８０２８６、８０３８６又は
８０４８６と称する場合は、Ｉｎｔｅｌ社から得られる
マイクロプロセッサを指している。しかしながら、最近
では他の製造業者がマイクロプロセッサを開発してきて
おり、それらはＩｎｔｅｌＸ８６アーキテクチャの命令
セットを実行することができる。よって前記のような用
語の使用については、その命令セットに関する部分を実
行可能なマイクロプロセッサであれば全て包含されるも
のする。当業者には周知のように、初期のパーソナル・
コンピュータは、当時一般的だったＩｎｔｅｌ８０８８
又は８０８６マイクロプロセッサをシステム・プロセッ
サとして用いていた。これらのプロセッサは、１メガバ
イトのメモリをアドレス指定する性能を有している。よ
り最近では、パーソナル・コンピュータは、通常、高速
のＩｎｔｅｌ８０２８６、８０３８６及び８０４８６マ
イクロプロセッサを用いており、これらは、より低速の
８０８６マイクロプロセッサをエミュレートするための
仮想もしくはリアル・モードで動作するか、又は、いく
つかのモデルではアドレス指定範囲を１メガバイトから
４ギガバイトまで拡張するプロテクト・モードで動作す
ることができる。要するに、８０２８６、８０３８６及
び８０４８６プロセッサのリアル・モード特性では、８
０８６及び８０８８マイクロプロセッサのために書かれ
たソフトウェアとのハードウェア互換性が得られる。上
記のＩｎｔｅｌファミリーのプロセッサは、しばしば正
式な呼名の最後の３桁のみをとった３桁の呼称、例えば
「４８６」により識別される。
ロック図に関して説明する。以下に示す本発明による装
置及び方法は、他のハードウェア構成のプレーナ・ボー
ドを用いても可能であることは自明である。例えば、シ
ステム・プロセッサ４０は、Ｉｎｔｅｌ８０２８６又は
８０３８６マイクロ・プロセッサでも可能である。本明
細書で称しているように、８０２８６、８０３８６又は
８０４８６と称する場合は、Ｉｎｔｅｌ社から得られる
マイクロプロセッサを指している。しかしながら、最近
では他の製造業者がマイクロプロセッサを開発してきて
おり、それらはＩｎｔｅｌＸ８６アーキテクチャの命令
セットを実行することができる。よって前記のような用
語の使用については、その命令セットに関する部分を実
行可能なマイクロプロセッサであれば全て包含されるも
のする。当業者には周知のように、初期のパーソナル・
コンピュータは、当時一般的だったＩｎｔｅｌ８０８８
又は８０８６マイクロプロセッサをシステム・プロセッ
サとして用いていた。これらのプロセッサは、１メガバ
イトのメモリをアドレス指定する性能を有している。よ
り最近では、パーソナル・コンピュータは、通常、高速
のＩｎｔｅｌ８０２８６、８０３８６及び８０４８６マ
イクロプロセッサを用いており、これらは、より低速の
８０８６マイクロプロセッサをエミュレートするための
仮想もしくはリアル・モードで動作するか、又は、いく
つかのモデルではアドレス指定範囲を１メガバイトから
４ギガバイトまで拡張するプロテクト・モードで動作す
ることができる。要するに、８０２８６、８０３８６及
び８０４８６プロセッサのリアル・モード特性では、８
０８６及び８０８８マイクロプロセッサのために書かれ
たソフトウェアとのハードウェア互換性が得られる。上
記のＩｎｔｅｌファミリーのプロセッサは、しばしば正
式な呼名の最後の３桁のみをとった３桁の呼称、例えば
「４８６」により識別される。
【００３１】再び、図３を参照すると、ＣＰＵローカル
・バス４２（データ、アドレス及び制御の構成要素から
なる）は、ＣＰＵ４０、アップグレイド・ソケット４
４、ビデオ制御装置５０、システム・キャッシュ・メモ
リ６０を接続している。アップグレイド・ソケットは、
システム性能を強化するべく算術演算コプロセッサや
「ダブル・チップ」としても知られる第２のＣＰＵのい
ずれかを接続してシステム１０をアップグレイドするた
めに用いることができる。
・バス４２（データ、アドレス及び制御の構成要素から
なる）は、ＣＰＵ４０、アップグレイド・ソケット４
４、ビデオ制御装置５０、システム・キャッシュ・メモ
リ６０を接続している。アップグレイド・ソケットは、
システム性能を強化するべく算術演算コプロセッサや
「ダブル・チップ」としても知られる第２のＣＰＵのい
ずれかを接続してシステム１０をアップグレイドするた
めに用いることができる。
【００３２】ビデオ制御装置５０は、ビデオ・デジタル
・アナログ制御装置（ＤＡＣ）５２及びビデオ・メモリ
５４へ接続されている。ＣＰＵローカル・バス４２上に
はさらに、マイクロ・チャネル・アーキテクチャ・バス
・インタフェース回路（ＭＣＡ ＢＩＣ）６４が接続さ
れている。ＭＣＡ ＢＩＣ６４自体は、（ＣＰＵローカ
ル・バス４２に比べて）より低速であって、やはりアド
レス、データ及び制御の構成要素からなるマイクロ・チ
ャネル・バス６６へ接続されている。マイクロ・チャネ
ル・バス６６は、ＭＣＡ ＢＩＣ６４と、Ｉ／Ｏプロセ
ッサ６８、ＭＣＡ−ＩＤＥバス・インタフェース（ＭＣ
Ａ−ＩＤＥ ＢＩＣ）７０及びデータ・バッファ７２と
の間を連結している。マイクロ・チャネル・バス６６
は、さらにＭＣＡバッファ７４へも接続されている。Ｍ
ＣＡバッファ７４は、マイクロ・チャネル・バス６６
を、ＭＣＡアダプタ・カード（図示せず）を受容するた
めの複数のＩ／Ｏスロット７６へ連結している。ＭＣＡ
アダプタ・カードは、Ｉ／Ｏスロット７６へプラグによ
り接続され、システム１０に更なる入出力装置やメモリ
を追加することができる。
・アナログ制御装置（ＤＡＣ）５２及びビデオ・メモリ
５４へ接続されている。ＣＰＵローカル・バス４２上に
はさらに、マイクロ・チャネル・アーキテクチャ・バス
・インタフェース回路（ＭＣＡ ＢＩＣ）６４が接続さ
れている。ＭＣＡ ＢＩＣ６４自体は、（ＣＰＵローカ
ル・バス４２に比べて）より低速であって、やはりアド
レス、データ及び制御の構成要素からなるマイクロ・チ
ャネル・バス６６へ接続されている。マイクロ・チャネ
ル・バス６６は、ＭＣＡ ＢＩＣ６４と、Ｉ／Ｏプロセ
ッサ６８、ＭＣＡ−ＩＤＥバス・インタフェース（ＭＣ
Ａ−ＩＤＥ ＢＩＣ）７０及びデータ・バッファ７２と
の間を連結している。マイクロ・チャネル・バス６６
は、さらにＭＣＡバッファ７４へも接続されている。Ｍ
ＣＡバッファ７４は、マイクロ・チャネル・バス６６
を、ＭＣＡアダプタ・カード（図示せず）を受容するた
めの複数のＩ／Ｏスロット７６へ連結している。ＭＣＡ
アダプタ・カードは、Ｉ／Ｏスロット７６へプラグによ
り接続され、システム１０に更なる入出力装置やメモリ
を追加することができる。
【００３３】Ｉ／Ｏプロセッサ６８には、フロッピー・
ドライブ制御装置（ＦＤＣ）７８、不揮発性ＥＥＰＲＯ
Ｍ８０、ＣＭＯＳ実時間クロック（ＲＴＣ）８２及び音
響（オーディオ）増幅器８４等の種々のＩ／Ｏアダプタ
や他の構成要素が接続される。
ドライブ制御装置（ＦＤＣ）７８、不揮発性ＥＥＰＲＯ
Ｍ８０、ＣＭＯＳ実時間クロック（ＲＴＣ）８２及び音
響（オーディオ）増幅器８４等の種々のＩ／Ｏアダプタ
や他の構成要素が接続される。
【００３４】ＦＤＣ７８は、フロッピー・ドライブ２７
を制御する。一般的なコンピュータ・システムにおいて
は、ＦＤＣ７８は、ＦＤＣのアドレス範囲へのアクセス
をイネーブルしたりディスエーブルしたりするためのイ
ネーブル機能を持っていない。しかしながら、重なり合
うアドレス上の競合を避けるためには、このようなイネ
ーブル機能がＦＤＣ７８へ付与されなければならない。
本発明では、通常使用中に、ＦＤＣ７８がイネーブルさ
れてアドレス０３Ｆ７Ｈにおけるフロッピー・ドライブ
２７内のＩ／Ｏポートへのアクセスを行う。ＩＤＥドラ
イブ３１内のアドレス０３Ｆ７ＨのＩ／Ｏポートへアク
セスしているとき、ＦＤＣアドレス空間におけるこのア
ドレスへのアクセスは、競合を避けるべくディスエーブ
ルされなければならない。このイネーブルは、ＦＤＣ７
８自体又はＩ／Ｏプロセッサ６８の中へ設計することが
できる。このイネーブルについては、図６乃至図１４を
参照して後にさらに詳細に述べる。
を制御する。一般的なコンピュータ・システムにおいて
は、ＦＤＣ７８は、ＦＤＣのアドレス範囲へのアクセス
をイネーブルしたりディスエーブルしたりするためのイ
ネーブル機能を持っていない。しかしながら、重なり合
うアドレス上の競合を避けるためには、このようなイネ
ーブル機能がＦＤＣ７８へ付与されなければならない。
本発明では、通常使用中に、ＦＤＣ７８がイネーブルさ
れてアドレス０３Ｆ７Ｈにおけるフロッピー・ドライブ
２７内のＩ／Ｏポートへのアクセスを行う。ＩＤＥドラ
イブ３１内のアドレス０３Ｆ７ＨのＩ／Ｏポートへアク
セスしているとき、ＦＤＣアドレス空間におけるこのア
ドレスへのアクセスは、競合を避けるべくディスエーブ
ルされなければならない。このイネーブルは、ＦＤＣ７
８自体又はＩ／Ｏプロセッサ６８の中へ設計することが
できる。このイネーブルについては、図６乃至図１４を
参照して後にさらに詳細に述べる。
【００３５】Ｉ／Ｏプロセッサ６８は、多くの従来のコ
ンピュータ・システムにおけるようなディスクリート素
子による信号を発生するための回路からなる。Ｉ／Ｏプ
ロセッサ６８は、従来周知のとおり、割込みコントロー
ラ、一対のＲＳ２３２アダプタ、パラレル・ポート・ア
ダプタ、複数のタイマ、マウス・プロセッサ、キーボー
ド・プロセッサ及び他の必要な回路からなる。
ンピュータ・システムにおけるようなディスクリート素
子による信号を発生するための回路からなる。Ｉ／Ｏプ
ロセッサ６８は、従来周知のとおり、割込みコントロー
ラ、一対のＲＳ２３２アダプタ、パラレル・ポート・ア
ダプタ、複数のタイマ、マウス・プロセッサ、キーボー
ド・プロセッサ及び他の必要な回路からなる。
【００３６】読取り専用メモリ（ＲＯＭ）４８は、ＢＩ
ＯＳを含み、これはＩ／Ｏ装置とマイクロプロセッサ４
０のオペレーティング・システムとの間のインターフェ
ースのために用いられる。ＲＯＭ４８に記憶されたＢＩ
ＯＳは、ＢＩＯＳの実行時間を短縮するためにＲＡＭ５
３に複写することができる。
ＯＳを含み、これはＩ／Ｏ装置とマイクロプロセッサ４
０のオペレーティング・システムとの間のインターフェ
ースのために用いられる。ＲＯＭ４８に記憶されたＢＩ
ＯＳは、ＢＩＯＳの実行時間を短縮するためにＲＡＭ５
３に複写することができる。
【００３７】ＥＥＰＲＯＭ８０は、システムの現在のコ
ンフィギュレーションを記述する値を含む。例えば、Ｅ
ＥＰＲＯＭ８０は、固定ディスク又はディスケットの容
量、ディスプレイの形式、メモリの量、時刻、日付、等
々を記述する情報を含んでいる。
ンフィギュレーションを記述する値を含む。例えば、Ｅ
ＥＰＲＯＭ８０は、固定ディスク又はディスケットの容
量、ディスプレイの形式、メモリの量、時刻、日付、等
々を記述する情報を含んでいる。
【００３８】ＭＣＡ−ＩＤＥ ＢＩＣ７０及びデータ・
バッファ７２については、図６乃至図１４においてさら
に詳細に説明する。ここでは簡単に述べるが、これらの
構造は、マイクロ・チャネル・バス６６と、ＩＤＥハー
ド・ドライブに接続されるＩＤＥインターフェース８６
との間をインターフェースする。
バッファ７２については、図６乃至図１４においてさら
に詳細に説明する。ここでは簡単に述べるが、これらの
構造は、マイクロ・チャネル・バス６６と、ＩＤＥハー
ド・ドライブに接続されるＩＤＥインターフェース８６
との間をインターフェースする。
【００３９】図４及び図５には、マイクロ・チャネル・
バスの接続の詳細、ＭＣＡ−ＩＤＥＢＩＣ７０、ＩＤＥ
インタフェース８６、及びデータ・バッファ７２が示さ
れている。
バスの接続の詳細、ＭＣＡ−ＩＤＥＢＩＣ７０、ＩＤＥ
インタフェース８６、及びデータ・バッファ７２が示さ
れている。
【００４０】図４は、ＩＤＥインタフェース８６、ＭＣ
Ａ−ＩＤＥ ＢＩＣ７０、データ・バッファ７２、マイ
クロ・チャネル・バス６６、及び種々雑多なディスクリ
ートな構成要素との間の接続を示している。データ・ラ
イン及びアドレス・ラインに加えて、ＩＤＥドライブを
マイクロ・チャネル・バスへインターフェースするため
に周知の８本のＩＤＥインターフェース・ラインが、生
成され操作されなければならない。これらは、ＣＳ１Ｆ
Ｘ−、ＣＳ３ＦＸ−、ＤＩＯＲ−、ＤＩＯＷ−、ＩＯＣ
Ｓ１６−、ＩＯＲＤＹ、ＩＮＴＲＱ、及びＲＥＳＥＴ−
であり、ここで「−」は、アクティブ・ロー信号である
こと示す。図４及び図５に示すように、ＭＣＡ−ＩＤＥ
ＢＩＣ７０は、マイクロ・チャネル・バス・ラインを
操作することにより上記の８本のＩＤＥインターフェー
ス・ラインを生成する。
Ａ−ＩＤＥ ＢＩＣ７０、データ・バッファ７２、マイ
クロ・チャネル・バス６６、及び種々雑多なディスクリ
ートな構成要素との間の接続を示している。データ・ラ
イン及びアドレス・ラインに加えて、ＩＤＥドライブを
マイクロ・チャネル・バスへインターフェースするため
に周知の８本のＩＤＥインターフェース・ラインが、生
成され操作されなければならない。これらは、ＣＳ１Ｆ
Ｘ−、ＣＳ３ＦＸ−、ＤＩＯＲ−、ＤＩＯＷ−、ＩＯＣ
Ｓ１６−、ＩＯＲＤＹ、ＩＮＴＲＱ、及びＲＥＳＥＴ−
であり、ここで「−」は、アクティブ・ロー信号である
こと示す。図４及び図５に示すように、ＭＣＡ−ＩＤＥ
ＢＩＣ７０は、マイクロ・チャネル・バス・ラインを
操作することにより上記の８本のＩＤＥインターフェー
ス・ラインを生成する。
【００４１】ＩＤＥインタフェース８６は、コネクタＪ
１を介してシステム・プレーナ２０へ接続される。コネ
クタＪ１は、２×２０のＢＥＲＧコネクタであり、公知
のものである。図５に示された他の回路９９は、ＭＣＡ
−ＩＤＥ ＢＩＣ７０の残りの回路に相当する。図４及
び図５における他の回路９９の接続ラインの符号は、Ｍ
ＣＡ−ＩＤＥ ＢＩＣ７０の残りの部分の詳細を示す図
６乃至図１４における対応するラインの符号と同じであ
る。
１を介してシステム・プレーナ２０へ接続される。コネ
クタＪ１は、２×２０のＢＥＲＧコネクタであり、公知
のものである。図５に示された他の回路９９は、ＭＣＡ
−ＩＤＥ ＢＩＣ７０の残りの回路に相当する。図４及
び図５における他の回路９９の接続ラインの符号は、Ｍ
ＣＡ−ＩＤＥ ＢＩＣ７０の残りの部分の詳細を示す図
６乃至図１４における対応するラインの符号と同じであ
る。
【００４２】マイクロ・チャネル・バスのデータ・バス
は、２つの７４ＡＬＳ２４５双方向バッファ７２を介し
てＩＤＥデータ・バスへインタフェースされる。データ
・バッファ７２は、２つの７４ＡＬＳ２４５バッファ７
２ａ及び７２ｂからなり、これらは公知であって図４に
示されるように、コネクタＪ１、ＭＣＡ−ＩＤＥ ＢＩ
Ｃ７０、及びマイクロ・チャネル・バス６６へ電気的に
接続される。
は、２つの７４ＡＬＳ２４５双方向バッファ７２を介し
てＩＤＥデータ・バスへインタフェースされる。データ
・バッファ７２は、２つの７４ＡＬＳ２４５バッファ７
２ａ及び７２ｂからなり、これらは公知であって図４に
示されるように、コネクタＪ１、ＭＣＡ−ＩＤＥ ＢＩ
Ｃ７０、及びマイクロ・チャネル・バス６６へ電気的に
接続される。
【００４３】ディスクリートな構成要素である、コイル
Ｌ１、抵抗Ｒ１、Ｒ２及びＲ３、並びにコンデンサＣ１
及びＣ２は、全て図４に示したように接続される。コイ
ルＬ１は、ＩＤＥ＿ＲＥＳＥＴライン上のリンギングと
グリッチを最小限とするために使用される。抵抗Ｒ２及
びＲ３は、１０ｋΩ（誤差５％、０．０８３３ワット）
であり、それぞれのラインを論理１へ引上げておくため
に使用するプルアップ抵抗である。抵抗Ｒ１は、１ｋΩ
（誤差５％、０．０８３３ワット）であり、ＩＤＥ＿Ｉ
ＲＱラインを所定の状態へ保持するために使用する抵抗
である。これらの３つのラインは、ＩＤＥドライブから
の出力でありかつＭＣＡ−ＩＤＥ ＢＩＣ７０への入力
である。状況によっては、ＩＤＥハードファイルは、必
ずしもシステム１０へ接続されるとは限らない。上記の
ように、抵抗Ｒ１からＲ３は、たとえハードファイルが
はずされた場合でもＭＣＡ−ＩＤＥ ＢＩＣ７０がフロ
ーティング信号を受信しないことを確保する。コンデン
サＣ１及びＣ２は、電磁結合障害を防ぐための１００ｐ
Ｆ（誤差１０％）のセラミック・コンデンサである。
Ｌ１、抵抗Ｒ１、Ｒ２及びＲ３、並びにコンデンサＣ１
及びＣ２は、全て図４に示したように接続される。コイ
ルＬ１は、ＩＤＥ＿ＲＥＳＥＴライン上のリンギングと
グリッチを最小限とするために使用される。抵抗Ｒ２及
びＲ３は、１０ｋΩ（誤差５％、０．０８３３ワット）
であり、それぞれのラインを論理１へ引上げておくため
に使用するプルアップ抵抗である。抵抗Ｒ１は、１ｋΩ
（誤差５％、０．０８３３ワット）であり、ＩＤＥ＿Ｉ
ＲＱラインを所定の状態へ保持するために使用する抵抗
である。これらの３つのラインは、ＩＤＥドライブから
の出力でありかつＭＣＡ−ＩＤＥ ＢＩＣ７０への入力
である。状況によっては、ＩＤＥハードファイルは、必
ずしもシステム１０へ接続されるとは限らない。上記の
ように、抵抗Ｒ１からＲ３は、たとえハードファイルが
はずされた場合でもＭＣＡ−ＩＤＥ ＢＩＣ７０がフロ
ーティング信号を受信しないことを確保する。コンデン
サＣ１及びＣ２は、電磁結合障害を防ぐための１００ｐ
Ｆ（誤差１０％）のセラミック・コンデンサである。
【００４４】ＭＣＡ−ＩＤＥ ＢＩＣ７０は、図４及び
図５、並びに図６乃至図１４に示す回路から構成され
る。具体的には、ＭＣＡ−ＩＤＥ ＢＩＣは、アドレス
・デコード論理１００、個別の電圧感応型回路設計（Ｌ
ＳＳＤ）によるラッチ１０２、通常のクロックをもつＬ
ＳＳＤラッチ１０４、インバータ１０６、単純な組合せ
の論理ブロック１０８、複合的組合せの論理ブロック１
１０、ＡＮＤ入力をもつＬＳＳＤラッチ１１２、付加的
な個別のＬＳＳＤラッチ１１４、３状態反転バッファ１
１６、単純なマルチプレクサ１１８、いくつかの遅延回
路１２０ａから１２０ｃ、及び３状態読出しマルチプレ
クサ１２２から構成される電気的回路網である。
図５、並びに図６乃至図１４に示す回路から構成され
る。具体的には、ＭＣＡ−ＩＤＥ ＢＩＣは、アドレス
・デコード論理１００、個別の電圧感応型回路設計（Ｌ
ＳＳＤ）によるラッチ１０２、通常のクロックをもつＬ
ＳＳＤラッチ１０４、インバータ１０６、単純な組合せ
の論理ブロック１０８、複合的組合せの論理ブロック１
１０、ＡＮＤ入力をもつＬＳＳＤラッチ１１２、付加的
な個別のＬＳＳＤラッチ１１４、３状態反転バッファ１
１６、単純なマルチプレクサ１１８、いくつかの遅延回
路１２０ａから１２０ｃ、及び３状態読出しマルチプレ
クサ１２２から構成される電気的回路網である。
【００４５】論理インバータ１０６α、１０６β及び１
０６ａから１０６ｏは、通常の論理インバータであり、
公知のものである。単純論理ブロック１０８ａから１０
８ｈｈは、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、及びＸＮ
ＯＲの各ゲートから構成される公知のものである。複合
論理ブロック１１０ａから１１０ｍは、自明のものであ
る。例えば、複合論理ブロック１１０ａ及び１１０ｂ
は、３×２のＯＲ−ＡＮＤ複合論理であり、２と３−入
力のＯＲゲートからなり、これらのＯＲゲートの出力を
合わせてＡＮＤをとることにより出力０を形成する。同
様に、複合論理ブロック１１０ｈは、４−２ＡＮＤ複合
論理であり、図示のとおり４と２−入力のＡＮＤゲート
からなっている。最後の例として、複合論理ブロック１
１０ｌは、２×３のＡＮＤ−ＯＲ−ＮＯＴ複合論理であ
り、３と２−入力のＡＮＤゲートからなり、ＡＮＤゲー
トの出力を合わせてＯＲをとり反転することによって出
力０を形成する。
０６ａから１０６ｏは、通常の論理インバータであり、
公知のものである。単純論理ブロック１０８ａから１０
８ｈｈは、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、及びＸＮ
ＯＲの各ゲートから構成される公知のものである。複合
論理ブロック１１０ａから１１０ｍは、自明のものであ
る。例えば、複合論理ブロック１１０ａ及び１１０ｂ
は、３×２のＯＲ−ＡＮＤ複合論理であり、２と３−入
力のＯＲゲートからなり、これらのＯＲゲートの出力を
合わせてＡＮＤをとることにより出力０を形成する。同
様に、複合論理ブロック１１０ｈは、４−２ＡＮＤ複合
論理であり、図示のとおり４と２−入力のＡＮＤゲート
からなっている。最後の例として、複合論理ブロック１
１０ｌは、２×３のＡＮＤ−ＯＲ−ＮＯＴ複合論理であ
り、３と２−入力のＡＮＤゲートからなり、ＡＮＤゲー
トの出力を合わせてＯＲをとり反転することによって出
力０を形成する。
【００４６】さらに、図４では、リセットとＩＤＥ割込
みの詳細が示されている。インバータ１０６αは、マイ
クロ・チャネル・バスからのＣＨＲＥＳＥＴ信号を反転
し、ＩＤＥバスのＲＥＳＥＴラインへ信号を出力する。
別のやり方として、ＩＤＥバスのＲＥＳＥＴラインを１
０ｋΩの抵抗を用いて論理１へ引上げることもできる。
その場合、ＣＰＵ４０は、ＩＤＥドライブ制御レジスタ
を用いてＩＤＥドライブを「ソフト」リセットによりリ
セットする。
みの詳細が示されている。インバータ１０６αは、マイ
クロ・チャネル・バスからのＣＨＲＥＳＥＴ信号を反転
し、ＩＤＥバスのＲＥＳＥＴラインへ信号を出力する。
別のやり方として、ＩＤＥバスのＲＥＳＥＴラインを１
０ｋΩの抵抗を用いて論理１へ引上げることもできる。
その場合、ＣＰＵ４０は、ＩＤＥドライブ制御レジスタ
を用いてＩＤＥドライブを「ソフト」リセットによりリ
セットする。
【００４７】ＩＤＥ割込み回路も、図４に示されてい
る。ＩＤＥインタフェース割込みＩＮＴＲＱが共有割込
みでないことを、ここで再度注記する。しかしながら、
マイクロ・チャネル・バス上のハードファイル割込みで
ある−ＩＲＱ１４は、共有割込みである。ＭＣＡ−ＩＤ
Ｅ ＢＩＣ７０は、３状態バッファによりＩＮＴＲＱラ
インを−ＩＲＱ１４ラインへ結合し、かつ、ＩＤＥドラ
イブ３１が−ＩＲＱ１４割込みを発生しているかを検知
するために読取り可能なＩ／Ｏポートを設けることによ
ってこの不一致を補正している。
る。ＩＤＥインタフェース割込みＩＮＴＲＱが共有割込
みでないことを、ここで再度注記する。しかしながら、
マイクロ・チャネル・バス上のハードファイル割込みで
ある−ＩＲＱ１４は、共有割込みである。ＭＣＡ−ＩＤ
Ｅ ＢＩＣ７０は、３状態バッファによりＩＮＴＲＱラ
インを−ＩＲＱ１４ラインへ結合し、かつ、ＩＤＥドラ
イブ３１が−ＩＲＱ１４割込みを発生しているかを検知
するために読取り可能なＩ／Ｏポートを設けることによ
ってこの不一致を補正している。
【００４８】ＩＮＴＲＱは、図４のように接続されたイ
ンバータ１０６β及び３状態ドライバ１１６により−Ｉ
ＲＱ１４へ接続される。よって、ＩＮＴＲＱが非アクテ
ィブであるとき、バッファ１１６は３状態モードにあ
り、−ＩＲＱ１４ラインは実質上影響を受けない。一
方、ＩＮＴＲＱがアクティブであるとき、−ＩＲＱ１４
が論理０へ引下げされることにより割込みを発生し、Ｉ
／Ｏプロセッサ６８内の割込み制御装置により処理され
る。ＩＮＴＲＱはさらに、Ｉ／Ｏポートである−ＩＲＱ
１４を介してシステムへ接続される。−ＩＲＱ１４割込
みサービス・ルーチンは、そのＩ／Ｏポートを読取るこ
とによってＩＮＴＲＱが−ＩＲＱ１４割込みを発生した
か判断する。Ｉ／Ｏポートの詳細は、図１４において説
明する。
ンバータ１０６β及び３状態ドライバ１１６により−Ｉ
ＲＱ１４へ接続される。よって、ＩＮＴＲＱが非アクテ
ィブであるとき、バッファ１１６は３状態モードにあ
り、−ＩＲＱ１４ラインは実質上影響を受けない。一
方、ＩＮＴＲＱがアクティブであるとき、−ＩＲＱ１４
が論理０へ引下げされることにより割込みを発生し、Ｉ
／Ｏプロセッサ６８内の割込み制御装置により処理され
る。ＩＮＴＲＱはさらに、Ｉ／Ｏポートである−ＩＲＱ
１４を介してシステムへ接続される。−ＩＲＱ１４割込
みサービス・ルーチンは、そのＩ／Ｏポートを読取るこ
とによってＩＮＴＲＱが−ＩＲＱ１４割込みを発生した
か判断する。Ｉ／Ｏポートの詳細は、図１４において説
明する。
【００４９】図５は、ＭＣＡ−ＩＤＥ ＢＩＣ７０の内
部の詳細を示す図６乃至図１４で用いる符号に対応する
各コネクタ端子の符号を表している。例えば、図５にお
ける内部符号「ＮＴ＿ＣＭＤ」は、マイクロ・チャネル
・バス「−ＣＭＤ」信号に対応することを示している。
この例では、図６乃至図１４は、ＮＴ＿ＣＭＤ及びＣＭ
Ｄ（ＮＴ＿ＣＭＤは、インバータ１０６ｅにより反転さ
れる）とのみ表され、−ＣＭＤとは表されない。
部の詳細を示す図６乃至図１４で用いる符号に対応する
各コネクタ端子の符号を表している。例えば、図５にお
ける内部符号「ＮＴ＿ＣＭＤ」は、マイクロ・チャネル
・バス「−ＣＭＤ」信号に対応することを示している。
この例では、図６乃至図１４は、ＮＴ＿ＣＭＤ及びＣＭ
Ｄ（ＮＴ＿ＣＭＤは、インバータ１０６ｅにより反転さ
れる）とのみ表され、−ＣＭＤとは表されない。
【００５０】ＩＤＥインタフェースのＩＮＴＲＱライン
の状態を読取る手段を与えるために、セキュリティ重複
信号が多重化される。図５に示さすように、セキュリテ
ィ重複信号のＳＥＣ＿ＯＶＲラインは、セキュリティＩ
／Ｏポートを、接地又は抵抗Ｒ４を介して＋５．００直
流電源のいずれかへジャンパ・ブロック（図示せず）の
位置に従って接続する２位置ジャンパＪＰ１により実現
されるが、これは公知のものである。ＩＤＥコネクタＪ
１のピン１、２９、２２、２４、２６、３０及び４０
は、接地される。ＩＮＴＲＱ Ｉ／Ｏポートについて
は、図１４において詳述する。
の状態を読取る手段を与えるために、セキュリティ重複
信号が多重化される。図５に示さすように、セキュリテ
ィ重複信号のＳＥＣ＿ＯＶＲラインは、セキュリティＩ
／Ｏポートを、接地又は抵抗Ｒ４を介して＋５．００直
流電源のいずれかへジャンパ・ブロック（図示せず）の
位置に従って接続する２位置ジャンパＪＰ１により実現
されるが、これは公知のものである。ＩＤＥコネクタＪ
１のピン１、２９、２２、２４、２６、３０及び４０
は、接地される。ＩＮＴＲＱ Ｉ／Ｏポートについて
は、図１４において詳述する。
【００５１】図６乃至図１４は、ＭＣＡ−ＩＤＥ ＢＩ
Ｃ７０の残りの回路９９を示す。全ての素子は、電気的
に信号を伝達し合い、図示のとおり接続される。ＭＣＡ
−ＩＤＥ ＢＩＣ７０は、公知のＬＳＳＤ技術を用いて
実現され、２つの２２ＭＨｚ２相クロック（ＢＣＬＫ及
びＣＣＬＫ）をもっている。多くの内部信号は、他の回
路９９ないで生成される。内部信号は、「ＤＥＣ＿９
２」（図６中）等の文字符号か、「（１７−）」（図７
中）等の括弧付数字符号か、「ＰＯＳ＿１０５（７）」
（図６中）等の文字と括弧付符号のいずれかの符号を付
けられている。同じ符号をもつ素子入力は、同じ信号へ
接続される。
Ｃ７０の残りの回路９９を示す。全ての素子は、電気的
に信号を伝達し合い、図示のとおり接続される。ＭＣＡ
−ＩＤＥ ＢＩＣ７０は、公知のＬＳＳＤ技術を用いて
実現され、２つの２２ＭＨｚ２相クロック（ＢＣＬＫ及
びＣＣＬＫ）をもっている。多くの内部信号は、他の回
路９９ないで生成される。内部信号は、「ＤＥＣ＿９
２」（図６中）等の文字符号か、「（１７−）」（図７
中）等の括弧付数字符号か、「ＰＯＳ＿１０５（７）」
（図６中）等の文字と括弧付符号のいずれかの符号を付
けられている。同じ符号をもつ素子入力は、同じ信号へ
接続される。
【００５２】図６に示すアドレス・デコーダ１００は、
公知のアドレス・デコーダである。デコーダ１００は、
７つのＩ／Ｏポート・アドレス範囲をデコード（復号
化）する。すなわち、０１０５Ｈ、０１Ｆ０Ｈ、０３Ｆ
６Ｈ、０３Ｆ７Ｈ、０１Ｆ０Ｈから０１Ｆ７Ｈ、０Ｅ３
Ｈ、及び０９２Ｈである。図示のとおり、アドレス範囲
の選択は、ラッチ１０２ａから１０２ｇによりＮＴ＿Ｃ
ＭＤをラッチ入力として用いてラッチされる。他の素子
は、それぞれ図示の信号を発生する。
公知のアドレス・デコーダである。デコーダ１００は、
７つのＩ／Ｏポート・アドレス範囲をデコード（復号
化）する。すなわち、０１０５Ｈ、０１Ｆ０Ｈ、０３Ｆ
６Ｈ、０３Ｆ７Ｈ、０１Ｆ０Ｈから０１Ｆ７Ｈ、０Ｅ３
Ｈ、及び０９２Ｈである。図示のとおり、アドレス範囲
の選択は、ラッチ１０２ａから１０２ｇによりＮＴ＿Ｃ
ＭＤをラッチ入力として用いてラッチされる。他の素子
は、それぞれ図示の信号を発生する。
【００５３】図７は、ラッチ・バンク１０４を示してお
り、これもＮＴ＿ＣＭＤをラッチ入力として、マイクロ
・チャネル・バス６６からの１０個の入力をラッチす
る。ラッチされたアドレス・ラインＬＡ＿０からＬＡ＿
２は、ＩＤＥコネクタＪ１への出力である。ＡＮＤゲー
ト１０８ｂの出力とＡＮＤゲート１０８ｄの入力との間
の遅延回路１２０ａは、２０ナノ秒の遅延回路であり、
図７の各信号のための正確なタイミングを保証する。も
しこれがないならば、ＣＣＬＫとラッチ１１４ａのＤＡ
ＴＡ入力の双方ともが、ＮＴ＿Ｓ０とＮＴ＿Ｓ１により
生成されるため問題である。他の素子は、図示のように
それぞれの信号を生成する。
り、これもＮＴ＿ＣＭＤをラッチ入力として、マイクロ
・チャネル・バス６６からの１０個の入力をラッチす
る。ラッチされたアドレス・ラインＬＡ＿０からＬＡ＿
２は、ＩＤＥコネクタＪ１への出力である。ＡＮＤゲー
ト１０８ｂの出力とＡＮＤゲート１０８ｄの入力との間
の遅延回路１２０ａは、２０ナノ秒の遅延回路であり、
図７の各信号のための正確なタイミングを保証する。も
しこれがないならば、ＣＣＬＫとラッチ１１４ａのＤＡ
ＴＡ入力の双方ともが、ＮＴ＿Ｓ０とＮＴ＿Ｓ１により
生成されるため問題である。他の素子は、図示のように
それぞれの信号を生成する。
【００５４】図８では、図示のように各素子がそれぞれ
信号を生成する。
信号を生成する。
【００５５】図９及び図１０は、ラッチ１１４ｂから１
１４ｇを示し、他のラッチ１０２及び１１４並びにラッ
チ・ブロック１０４と同じく、前述のＬＳＳＤラッチで
ある。ラッチ１１４ｂから１１４ｆは、Ｉ／Ｏアドレス
０１０５Ｈにおける書込み可能なコマンド・レジスタを
形成する。このコマンド・レジスタは、コマンド情報で
ある６個のビットからなる。このラッチの第１のビット
ＢＩＴ０は、ＭＣＡ−ＩＤＥ ＢＩＣ７０をイネーブル
したりディスエーブルしたりする。このビットは、いず
れのＩＤＥドライブ・アクセスをイネーブルとする場合
も論理１に設定されなければならない。
１４ｇを示し、他のラッチ１０２及び１１４並びにラッ
チ・ブロック１０４と同じく、前述のＬＳＳＤラッチで
ある。ラッチ１１４ｂから１１４ｆは、Ｉ／Ｏアドレス
０１０５Ｈにおける書込み可能なコマンド・レジスタを
形成する。このコマンド・レジスタは、コマンド情報で
ある６個のビットからなる。このラッチの第１のビット
ＢＩＴ０は、ＭＣＡ−ＩＤＥ ＢＩＣ７０をイネーブル
したりディスエーブルしたりする。このビットは、いず
れのＩＤＥドライブ・アクセスをイネーブルとする場合
も論理１に設定されなければならない。
【００５６】第２のビットＢＩＴ１は、Ｉ／Ｏポート・
アドレス０３Ｆ６Ｈへのアクセスをイネーブルしたりデ
ィスエーブルしたりする。このビットは、ＩＤＥ装置の
アドレス０３Ｆ６Ｈへアクセスをイネーブルするために
は論理１に設定されなければならない。ＦＤＣ７８と競
合することなくＩＤＥドライブ内のアドレス０３Ｆ６Ｈ
へのアクセスを可能とするためには、ＦＤＣ７８が先ず
ディスエーブルされなければならない。
アドレス０３Ｆ６Ｈへのアクセスをイネーブルしたりデ
ィスエーブルしたりする。このビットは、ＩＤＥ装置の
アドレス０３Ｆ６Ｈへアクセスをイネーブルするために
は論理１に設定されなければならない。ＦＤＣ７８と競
合することなくＩＤＥドライブ内のアドレス０３Ｆ６Ｈ
へのアクセスを可能とするためには、ＦＤＣ７８が先ず
ディスエーブルされなければならない。
【００５７】第３のビットＢＩＴ２は、Ｉ／Ｏポート・
アドレス０３Ｆ７Ｈへのアクセスをイネーブルしたりデ
ィスエーブルしたりする。このビットは、ＩＤＥ装置の
アドレス０３Ｆ７Ｈへアクセスをイネーブルするために
は論理１に設定されなければならない。ＦＤＣ７８と競
合することなくＩＤＥドライブ内のアドレス０３Ｆ７Ｈ
へのアクセスを可能とするためには、ＦＤＣ７８が先ず
ディスエーブルされなければならない。ＦＤＣの０３Ｆ
６Ｈ及び０３Ｆ７Ｈへのアクセスをイネーブルしたりデ
ィスエーブルしたりするためには、図６乃至図１４に示
したＭＣＡ−ＩＤＥ ＢＩＣ７０のための関連するイネ
ーブル／ディスエーブル回路を、Ｉ／Ｏプロセッサ６８
内のＦＤＣ７８のために設けている。もしＢＩＴ１とＢ
ＩＴ２の双方とも１に設定されていれば、いずれのポー
トへもアクセスできる。
アドレス０３Ｆ７Ｈへのアクセスをイネーブルしたりデ
ィスエーブルしたりする。このビットは、ＩＤＥ装置の
アドレス０３Ｆ７Ｈへアクセスをイネーブルするために
は論理１に設定されなければならない。ＦＤＣ７８と競
合することなくＩＤＥドライブ内のアドレス０３Ｆ７Ｈ
へのアクセスを可能とするためには、ＦＤＣ７８が先ず
ディスエーブルされなければならない。ＦＤＣの０３Ｆ
６Ｈ及び０３Ｆ７Ｈへのアクセスをイネーブルしたりデ
ィスエーブルしたりするためには、図６乃至図１４に示
したＭＣＡ−ＩＤＥ ＢＩＣ７０のための関連するイネ
ーブル／ディスエーブル回路を、Ｉ／Ｏプロセッサ６８
内のＦＤＣ７８のために設けている。もしＢＩＴ１とＢ
ＩＴ２の双方とも１に設定されていれば、いずれのポー
トへもアクセスできる。
【００５８】Ｉ／Ｏポートの０３Ｆ６Ｈ及び０３Ｆ７Ｈ
におけるＦＤＣ７８とＩＤＥハードファイル３１との間
の競合を避けるためには、ＩＤＥドライブ３１内のこれ
らのアドレスのポートへアクセスする前に、ソフトウェ
アがＦＤＣ７８のこれらのアドレスへのアクセスをディ
スエーブルしてから、ＩＤＥドライブのこれらのアドレ
スへのアクセスをイネーブルしてアクセスを行い、そし
てＩＤＥドライブのこれらのアドレスへのアクセスをデ
ィスエーブルしてから最後にＦＤＣ７８のこれらのアド
レスへのアクセスをイネーブルしなければならない。こ
こで、ＯＳ／２等のマルチタスクを行うオペレーティン
グ・システムにおいては、ＩＤＥドライブのアクセス中
にフロッピー・ドライブ２７をディスエーブルすること
は望ましくない場合もあることを注記する。よって、上
記の手順は、厳密には０３Ｆ７ＨへのＩＤＥアクセスの
ためのものであって、０３Ｆ６Ｈのためのものではな
い。
におけるＦＤＣ７８とＩＤＥハードファイル３１との間
の競合を避けるためには、ＩＤＥドライブ３１内のこれ
らのアドレスのポートへアクセスする前に、ソフトウェ
アがＦＤＣ７８のこれらのアドレスへのアクセスをディ
スエーブルしてから、ＩＤＥドライブのこれらのアドレ
スへのアクセスをイネーブルしてアクセスを行い、そし
てＩＤＥドライブのこれらのアドレスへのアクセスをデ
ィスエーブルしてから最後にＦＤＣ７８のこれらのアド
レスへのアクセスをイネーブルしなければならない。こ
こで、ＯＳ／２等のマルチタスクを行うオペレーティン
グ・システムにおいては、ＩＤＥドライブのアクセス中
にフロッピー・ドライブ２７をディスエーブルすること
は望ましくない場合もあることを注記する。よって、上
記の手順は、厳密には０３Ｆ７ＨへのＩＤＥアクセスの
ためのものであって、０３Ｆ６Ｈのためのものではな
い。
【００５９】第４及び第５のビットであるＢＩＴ３及び
ＢＩＴ４は、ＩＤＥハードドライブ３１のモード（前述
のモード０、モード１、及びモード２）に基づいてプロ
グラミングされている。ＢＩＴ３及びＢＩＴ４は、ＭＣ
Ａ−ＩＤＥ ＢＩＣ７０内の内部タイミングを制御し、
以下のとおりに設定されている。 モード ＢＩＴ４ ＢＩＴ３ −−−−−−−−−−−−−−−−−−−−−− モード０ ０ ０ モード１ ０ １ モード２ １ ０ 予 備 １ １ システム１０に取付けられた所与のＩＤＥハードドライ
ブ３１におけるモードは、公知であるが、ＩＤＥＮＴＩ
ＦＹ ＤＲＩＶＥコマンドを用いてワード５１のビット
８乃至１５を読取ることによって判断される。もし、Ｂ
ＩＴ３とＢＩＴ４が双方とも論理１に設定されていれ
ば、ＭＣＡ−ＩＤＥ ＢＩＣ７０は、ＩＤＥハード・ド
ライブ３１にアクセスしない。なぜなら、ＨＤ＿ＥＮ
（６）がアクティブとならないからである。従って、こ
のモードは、将来使用するための予備とする。モード０
及びモード１においては、ＩＤＥドライブ３１との間の
転送が行われるが、効率の点では損失がある。
ＢＩＴ４は、ＩＤＥハードドライブ３１のモード（前述
のモード０、モード１、及びモード２）に基づいてプロ
グラミングされている。ＢＩＴ３及びＢＩＴ４は、ＭＣ
Ａ−ＩＤＥ ＢＩＣ７０内の内部タイミングを制御し、
以下のとおりに設定されている。 モード ＢＩＴ４ ＢＩＴ３ −−−−−−−−−−−−−−−−−−−−−− モード０ ０ ０ モード１ ０ １ モード２ １ ０ 予 備 １ １ システム１０に取付けられた所与のＩＤＥハードドライ
ブ３１におけるモードは、公知であるが、ＩＤＥＮＴＩ
ＦＹ ＤＲＩＶＥコマンドを用いてワード５１のビット
８乃至１５を読取ることによって判断される。もし、Ｂ
ＩＴ３とＢＩＴ４が双方とも論理１に設定されていれ
ば、ＭＣＡ−ＩＤＥ ＢＩＣ７０は、ＩＤＥハード・ド
ライブ３１にアクセスしない。なぜなら、ＨＤ＿ＥＮ
（６）がアクティブとならないからである。従って、こ
のモードは、将来使用するための予備とする。モード０
及びモード１においては、ＩＤＥドライブ３１との間の
転送が行われるが、効率の点では損失がある。
【００６０】第６のビットＢＩＴ５は、２つの機能を実
行する。第１に、ＢＩＴ５は極めて効率的なＩＤＥドラ
イブ３１との間の転送を可能とする。第２に、もしシス
テム内のＩＤＥドライブ３１があまり高度な機能を備え
ていない場合に、ＢＩＴ５を論理１に設定することによ
って、ディスク・ドライブがデフォールトにより比較的
低性能のモードで動作することができる。８ビット及び
１６ビットの双方の転送のための様々なモードに対する
最小サイクル・タイムは、以下のとおりである。 ＢＩＴ５＝０ ＢＩＴ５＝１ モード ８ビット １６ビット ８ビット １６ビット −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− モード０ Ｎ／Ａ Ｎ／Ａ ７５０ ３９０ モード１ ３９０ ３９０ ７５０ ３９０ モード２ ３００ ３００ ６６０ ３００ この実施例では、ＢＩＴ５が論理０に設定されていると
きは、モード０の転送がサポートされないことを注記す
る。
行する。第１に、ＢＩＴ５は極めて効率的なＩＤＥドラ
イブ３１との間の転送を可能とする。第２に、もしシス
テム内のＩＤＥドライブ３１があまり高度な機能を備え
ていない場合に、ＢＩＴ５を論理１に設定することによ
って、ディスク・ドライブがデフォールトにより比較的
低性能のモードで動作することができる。８ビット及び
１６ビットの双方の転送のための様々なモードに対する
最小サイクル・タイムは、以下のとおりである。 ＢＩＴ５＝０ ＢＩＴ５＝１ モード ８ビット １６ビット ８ビット １６ビット −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− モード０ Ｎ／Ａ Ｎ／Ａ ７５０ ３９０ モード１ ３９０ ３９０ ７５０ ３９０ モード２ ３００ ３００ ６６０ ３００ この実施例では、ＢＩＴ５が論理０に設定されていると
きは、モード０の転送がサポートされないことを注記す
る。
【００６１】ＢＩＴ５が論理０に設定されているとき、
転送時間は最短となる。ＢＩＴ５を論理１に設定する
と、比較的速い転送時間に適合できないＩＤＥドライブ
において、全てのサイクル・タイムが確実に適合される
ことになる。
転送時間は最短となる。ＢＩＴ５を論理１に設定する
と、比較的速い転送時間に適合できないＩＤＥドライブ
において、全てのサイクル・タイムが確実に適合される
ことになる。
【００６２】図９及び図１０は、図示のとおり、その他
の素子が各信号を発生する。
の素子が各信号を発生する。
【００６３】図１１は、ＭＣＡ−ＩＤＥ ＢＩＣ７０の
ためのタイミング命令を発生するラッチ・ブロック１１
２を示す。ラッチ・ブロック１１２内の各ラッチは、２
つの入力「Ｄ」と「Ｇ」を有する。これらの入力は、互
いにＡＮＤ結合され、ＡＮＤゲートの出力はラッチへの
入力となり、ＣＣＬＫによりラッチへクロックされる。
ＣＣＬＫは、前述の２２ＭＨｚのＬＳＳＤ２相クロック
の１つである。これの替りに、ＣＣＬＫを、２２ＭＨｚ
の６０／４０のデューティ・サイクルをもつ任意の自走
クロックとすることができる。図示のとおり、ラッチ・
ブロック１１２内の各ラッチは、先のラッチとＣＣＬＫ
（互いにＡＮＤ結合されている）の出力を入力とする。
例外として第１のラッチは、ＣＣＬＫをその双方の入力
とする（互いにＡＮＤ結合している）。例えば、ＣＭＤ
＿ＡＴ＿ＢＣＬＫは、Ｑ０の出力であるが、入力Ｄ１で
ある。図示のとおり、出力のほとんどは、次のラッチの
入力へと戻される。それによってタイミング信号をＭＣ
Ａ−ＩＤＥ ＢＩＣへ与える。他の素子は図示のような
各信号を発生する。
ためのタイミング命令を発生するラッチ・ブロック１１
２を示す。ラッチ・ブロック１１２内の各ラッチは、２
つの入力「Ｄ」と「Ｇ」を有する。これらの入力は、互
いにＡＮＤ結合され、ＡＮＤゲートの出力はラッチへの
入力となり、ＣＣＬＫによりラッチへクロックされる。
ＣＣＬＫは、前述の２２ＭＨｚのＬＳＳＤ２相クロック
の１つである。これの替りに、ＣＣＬＫを、２２ＭＨｚ
の６０／４０のデューティ・サイクルをもつ任意の自走
クロックとすることができる。図示のとおり、ラッチ・
ブロック１１２内の各ラッチは、先のラッチとＣＣＬＫ
（互いにＡＮＤ結合されている）の出力を入力とする。
例外として第１のラッチは、ＣＣＬＫをその双方の入力
とする（互いにＡＮＤ結合している）。例えば、ＣＭＤ
＿ＡＴ＿ＢＣＬＫは、Ｑ０の出力であるが、入力Ｄ１で
ある。図示のとおり、出力のほとんどは、次のラッチの
入力へと戻される。それによってタイミング信号をＭＣ
Ａ−ＩＤＥ ＢＩＣへ与える。他の素子は図示のような
各信号を発生する。
【００６４】図１２は、マイクロ・チャネル・バス・ラ
インのＣＤ＿ＣＨＲＤＹ発生器の詳細が示されている。
図示のように、各素子はそれぞれの信号を発生し、これ
らは最終的にマイクロ・チャネル・バスへの出力である
ＣＤ＿ＣＨＲＤＹを発生する。
インのＣＤ＿ＣＨＲＤＹ発生器の詳細が示されている。
図示のように、各素子はそれぞれの信号を発生し、これ
らは最終的にマイクロ・チャネル・バスへの出力である
ＣＤ＿ＣＨＲＤＹを発生する。
【００６５】図１３は、図示の各信号を発生するＭＣＡ
−ＩＤＥ ＢＩＣ７０内の素子を示す。これらの信号
は、最終的にマイクロ・チャネル・バス６６、ＩＤＥイ
ンタフェース８６、及びデータ・バッファ７２への出力
となるいくつかの信号を発生する。複合論理ブロック１
１０ｉとＡＮＤゲート１０８ｚとの間の遅延回路１２０
ｂは、２０ナノ秒の長さであり、ＩＤＥチップ選択ホー
ルド時間仕様に合わせるためにＮＴ＿ＨＤＣＳ０をアク
ティブ・ロー状態でさらに２０ナノ秒延長する。複合論
理ゲート１１０ｌとＡＮＤゲート１０８ｃｃとの間の遅
延回路１２０ｃは、２０ナノ秒の長さであり、ＩＤＥチ
ップ選択ホールド時間仕様に合わせるためにＮＴ＿ＨＤ
ＣＳ１をアクティブ・ロー状態でさらに２０ナノ秒延長
するために働く。
−ＩＤＥ ＢＩＣ７０内の素子を示す。これらの信号
は、最終的にマイクロ・チャネル・バス６６、ＩＤＥイ
ンタフェース８６、及びデータ・バッファ７２への出力
となるいくつかの信号を発生する。複合論理ブロック１
１０ｉとＡＮＤゲート１０８ｚとの間の遅延回路１２０
ｂは、２０ナノ秒の長さであり、ＩＤＥチップ選択ホー
ルド時間仕様に合わせるためにＮＴ＿ＨＤＣＳ０をアク
ティブ・ロー状態でさらに２０ナノ秒延長する。複合論
理ゲート１１０ｌとＡＮＤゲート１０８ｃｃとの間の遅
延回路１２０ｃは、２０ナノ秒の長さであり、ＩＤＥチ
ップ選択ホールド時間仕様に合わせるためにＮＴ＿ＨＤ
ＣＳ１をアクティブ・ロー状態でさらに２０ナノ秒延長
するために働く。
【００６６】図１４は、ＩＮＴＲＱ Ｉ／Ｏポートの詳
細を示す。前述のように、ＩＮＴＲＱと−ＩＲＱ１４と
を共有するためには、図４に示したように、ＩＤＥイン
タフェース・ラインＩＮＴＲＱは、３状態バッファ１１
６により−ＩＲＱ１４へインターフェースされる。上記
のようにＩＮＴＲＱは、さらにＩ／Ｏポートを介してシ
ステムへ接続される。すなわち、−ＩＮＴ１４割込みサ
ービス・ルーチンは、ＩＮＴＲＱが−ＩＮＴ１４割込み
を発生したか否かをそのＩ／Ｏポートを読取ることによ
り判断する。図１４に示すように、実施例では、割込み
Ｉ／Ｏポートは、アドレス０９２ＨにおけるＩ／Ｏポー
トのビット２であり、セキュリティ重複機能と同じＩ／
Ｏポートである。
細を示す。前述のように、ＩＮＴＲＱと−ＩＲＱ１４と
を共有するためには、図４に示したように、ＩＤＥイン
タフェース・ラインＩＮＴＲＱは、３状態バッファ１１
６により−ＩＲＱ１４へインターフェースされる。上記
のようにＩＮＴＲＱは、さらにＩ／Ｏポートを介してシ
ステムへ接続される。すなわち、−ＩＮＴ１４割込みサ
ービス・ルーチンは、ＩＮＴＲＱが−ＩＮＴ１４割込み
を発生したか否かをそのＩ／Ｏポートを読取ることによ
り判断する。図１４に示すように、実施例では、割込み
Ｉ／Ｏポートは、アドレス０９２ＨにおけるＩ／Ｏポー
トのビット２であり、セキュリティ重複機能と同じＩ／
Ｏポートである。
【００６７】セキュリティ重複ビットは、システムへ入
るためにパスワードを必要とするか（通常使用）、又は
パスワード無しでシステムへ入ることを許すかをシステ
ムＢＩＯＳへ示すものである。通常、この機能は、シス
テム・メンテナンス又は修理を行うサービス修理担当者
により利用される。図５に示したように、セキュリティ
重複ＳＥＣ＿ＯＶＲ機能は、２位置ジャンパＪＰ１によ
り、そのジャンパ・ブロック（図示せず）の位置に従っ
てセキュリティＩ／Ｏポートを接地又は抵抗Ｒ４を介し
て＋５．００直流電源のいずれかへ接続することで実現
される。
るためにパスワードを必要とするか（通常使用）、又は
パスワード無しでシステムへ入ることを許すかをシステ
ムＢＩＯＳへ示すものである。通常、この機能は、シス
テム・メンテナンス又は修理を行うサービス修理担当者
により利用される。図５に示したように、セキュリティ
重複ＳＥＣ＿ＯＶＲ機能は、２位置ジャンパＪＰ１によ
り、そのジャンパ・ブロック（図示せず）の位置に従っ
てセキュリティＩ／Ｏポートを接地又は抵抗Ｒ４を介し
て＋５．００直流電源のいずれかへ接続することで実現
される。
【００６８】ＩＮＴＲＱとセキュリティ重複は、Ｉ／Ｏ
ポート０Ｅ３Ｈのビット４により制御されるマルチプレ
クサ１１８を用いてＩ／Ｏポート０９２Ｈのビット２を
共有する。セキュリティ重複ビットは、システムの初期
起動の時に一度だけ検査される。その後、このビット
は、ＩＮＴＲＱが−ＩＲＱ１４割込みを生じたか否かを
判断するために−ＩＲＱ１４割込みサービス・ルーチン
よって使用される。従って、システムの電源投入の際
に、Ｉ／Ｏポート０Ｅ３Ｈのビット４は、セキュリティ
重複ビットがＩ／Ｏポート０９２Ｈによりアクセスされ
るように設定される。セキュリティ重複ビットが読取ら
れた後、Ｉ／Ｏポート０Ｅ３Ｈのビット４は、ＩＮＴＲ
ＱがＩ／Ｏポート０９２Ｈのビット２をアクセスするこ
とによりアクセスされるように設定される。このデータ
は、公知のように、読出しマルチプレクサ１２２を通し
て渡される。読出しマルチプレクサ１２２の出力は３状
態出力であって、ＭＣＡ−ＩＤＥ ＢＩＣ７０がアクセ
スされているときは論理０又は論理１であり、ＭＣＡ−
ＩＤＥ ＢＩＣ７０がアクセスされていないときは高イ
ンピーダンスである。
ポート０Ｅ３Ｈのビット４により制御されるマルチプレ
クサ１１８を用いてＩ／Ｏポート０９２Ｈのビット２を
共有する。セキュリティ重複ビットは、システムの初期
起動の時に一度だけ検査される。その後、このビット
は、ＩＮＴＲＱが−ＩＲＱ１４割込みを生じたか否かを
判断するために−ＩＲＱ１４割込みサービス・ルーチン
よって使用される。従って、システムの電源投入の際
に、Ｉ／Ｏポート０Ｅ３Ｈのビット４は、セキュリティ
重複ビットがＩ／Ｏポート０９２Ｈによりアクセスされ
るように設定される。セキュリティ重複ビットが読取ら
れた後、Ｉ／Ｏポート０Ｅ３Ｈのビット４は、ＩＮＴＲ
ＱがＩ／Ｏポート０９２Ｈのビット２をアクセスするこ
とによりアクセスされるように設定される。このデータ
は、公知のように、読出しマルチプレクサ１２２を通し
て渡される。読出しマルチプレクサ１２２の出力は３状
態出力であって、ＭＣＡ−ＩＤＥ ＢＩＣ７０がアクセ
スされているときは論理０又は論理１であり、ＭＣＡ−
ＩＤＥ ＢＩＣ７０がアクセスされていないときは高イ
ンピーダンスである。
【００６９】ＭＣＡ−ＩＤＥ ＢＩＣ７０は、ＩＤＥ直
接メモリ・アクセス（ＤＭＡ）サイクルをサポートしな
いが、ＩＤＥ ＤＭＡサイクルをマイクロ・チャネル・
バスへインタフェースするべく修整することができる。
接メモリ・アクセス（ＤＭＡ）サイクルをサポートしな
いが、ＩＤＥ ＤＭＡサイクルをマイクロ・チャネル・
バスへインタフェースするべく修整することができる。
【００７０】本発明によるＭＣＡ−ＩＤＥ ＢＩＣを使
用することは、非常に直接的である。ＩＤＥハードファ
イルに関しては、アドレス０３Ｆ６Ｈと０３Ｆ７Ｈは、
ＩＤＥドライブの「ソフト」リセットを発生したり、ハ
ードファイル割込みをイネーブル又はディスエーブルし
たり、保留中の割込みをクリアすることなくハードファ
イルの状態を読取ったり、ハードファイルから診断情報
を読取ったりするようなシステム・タイプのタスクを実
行するためにのみアクセスされる。従って、これらのア
ドレスはめったにアクセスされない。さらに、通常、シ
ステムＢＩＯＳのみがハードファイルの診断機能へアク
セスする。よって、システムＢＩＯＳが、診断アドレス
へアクセスするときコマンド・ラッチを利用するべく変
更される場合にのみ、ＩＤＥインタフェースをＦＤＣ７
８とともに使用することができる。
用することは、非常に直接的である。ＩＤＥハードファ
イルに関しては、アドレス０３Ｆ６Ｈと０３Ｆ７Ｈは、
ＩＤＥドライブの「ソフト」リセットを発生したり、ハ
ードファイル割込みをイネーブル又はディスエーブルし
たり、保留中の割込みをクリアすることなくハードファ
イルの状態を読取ったり、ハードファイルから診断情報
を読取ったりするようなシステム・タイプのタスクを実
行するためにのみアクセスされる。従って、これらのア
ドレスはめったにアクセスされない。さらに、通常、シ
ステムＢＩＯＳのみがハードファイルの診断機能へアク
セスする。よって、システムＢＩＯＳが、診断アドレス
へアクセスするときコマンド・ラッチを利用するべく変
更される場合にのみ、ＩＤＥインタフェースをＦＤＣ７
８とともに使用することができる。
【００７１】特に、ＩＤＥに関しては、アドレス０３Ｆ
６Ｈは、ＩＤＥドライブ内のＩＤＥドライブの「ソフ
ト」を発生するか、ドライブ割込みをイネーブル又はデ
ィスエーブルとするためにのみ書込まれる。０３Ｆ６Ｈ
レジスタの読取りは、アドレス０１Ｆ７Ｈに置かれてい
る状態レジスタの読みとりと同じ情報を生じる。アドレ
ス０１Ｆ７Ｈの読取りとの違いとしては、０３Ｆ６Ｈレ
ジスタの読取りでは、保留中の割込みがクリアされない
という点がある。よって、ＩＤＥドライブのアドレス０
３Ｆ６Ｈへのソフト・アクセスは、非常に少ない。アド
レス０３Ｆ７Ｈにおける読取り専用レジスタは、診断目
的のためにのみ使用されるため、０３Ｆ６Ｈのレジスタ
よりもさらにアクセスされることが少ない。フロッピー
・ドライブ２７の０３Ｆ６Ｈポートは、現在のところ、
予備とされている（使用されていない）ので、ＦＤＣは
０３Ｆ６Ｈへのアクセスに応答しない。このように、上
記のＦＤＣコマンド・ラッチにおけるＩＤＥ０３Ｆ６Ｈ
イネーブル・ビットは、将来的にＦＤＣが０３Ｆ６Ｈア
ドレスを使用する場合のために特に備えた安全策として
十二分なものである。よって、ＦＤＣアドレス０３Ｆ７
Ｈとの競合を避けるためにイネーブルしたりディスエー
ブルしたりしなければならないＩＤＥアドレス０３Ｆ７
Ｈと異なり、ＩＤＥアドレス０３Ｆ６Ｈへのアクセス
は、ＦＤＣアドレス０３Ｆ６Ｈをディスエーブルしなく
とも安心して行うことができる。もし、将来的にＦＤＣ
が０３Ｆ６Ｈを使用するならば、そのときには、ＦＤＣ
アドレス０３Ｆ６Ｈは、ＩＤＥアドレス０３Ｆ６Ｈへの
アクセスが行われる前にディスエーブルされなければな
らないことは自明であろう。
６Ｈは、ＩＤＥドライブ内のＩＤＥドライブの「ソフ
ト」を発生するか、ドライブ割込みをイネーブル又はデ
ィスエーブルとするためにのみ書込まれる。０３Ｆ６Ｈ
レジスタの読取りは、アドレス０１Ｆ７Ｈに置かれてい
る状態レジスタの読みとりと同じ情報を生じる。アドレ
ス０１Ｆ７Ｈの読取りとの違いとしては、０３Ｆ６Ｈレ
ジスタの読取りでは、保留中の割込みがクリアされない
という点がある。よって、ＩＤＥドライブのアドレス０
３Ｆ６Ｈへのソフト・アクセスは、非常に少ない。アド
レス０３Ｆ７Ｈにおける読取り専用レジスタは、診断目
的のためにのみ使用されるため、０３Ｆ６Ｈのレジスタ
よりもさらにアクセスされることが少ない。フロッピー
・ドライブ２７の０３Ｆ６Ｈポートは、現在のところ、
予備とされている（使用されていない）ので、ＦＤＣは
０３Ｆ６Ｈへのアクセスに応答しない。このように、上
記のＦＤＣコマンド・ラッチにおけるＩＤＥ０３Ｆ６Ｈ
イネーブル・ビットは、将来的にＦＤＣが０３Ｆ６Ｈア
ドレスを使用する場合のために特に備えた安全策として
十二分なものである。よって、ＦＤＣアドレス０３Ｆ７
Ｈとの競合を避けるためにイネーブルしたりディスエー
ブルしたりしなければならないＩＤＥアドレス０３Ｆ７
Ｈと異なり、ＩＤＥアドレス０３Ｆ６Ｈへのアクセス
は、ＦＤＣアドレス０３Ｆ６Ｈをディスエーブルしなく
とも安心して行うことができる。もし、将来的にＦＤＣ
が０３Ｆ６Ｈを使用するならば、そのときには、ＦＤＣ
アドレス０３Ｆ６Ｈは、ＩＤＥアドレス０３Ｆ６Ｈへの
アクセスが行われる前にディスエーブルされなければな
らないことは自明であろう。
【００７２】通常の動作については、ＦＤＣ７８は、ア
ドレス０３Ｆ７ＨのＩ／Ｏポートへアクセスを行う。よ
って、ＦＤＣのそのアドレスへのアクセスがイネーブル
されなければならない。ＩＤＥハードファイル３１のア
ドレス０３Ｆ７Ｈへ直接アクセスする任意のソフトウェ
アは、そのアドレスへのＩＤＥアクセスをイネーブルと
し、ＩＤＥアドレス０３Ｆ７Ｈへのアクセスを行い、ア
ドレス０３Ｆ７ＨへのＩＤＥアクセスをディスエーブル
し、そして最後にそのアドレスへのＦＤＣアクセスをイ
ネーブルとする。
ドレス０３Ｆ７ＨのＩ／Ｏポートへアクセスを行う。よ
って、ＦＤＣのそのアドレスへのアクセスがイネーブル
されなければならない。ＩＤＥハードファイル３１のア
ドレス０３Ｆ７Ｈへ直接アクセスする任意のソフトウェ
アは、そのアドレスへのＩＤＥアクセスをイネーブルと
し、ＩＤＥアドレス０３Ｆ７Ｈへのアクセスを行い、ア
ドレス０３Ｆ７ＨへのＩＤＥアクセスをディスエーブル
し、そして最後にそのアドレスへのＦＤＣアクセスをイ
ネーブルとする。
【００７３】以上、本発明を実施例を説明することによ
り示し、かつその実施例を極めて詳細に説明したが、本
発明の請求の範囲をそのような詳細な内容に限定しよう
と意図したものではない。当業者にとっては、別の有用
性や変更は自明であろう。例えば、Ｉ／Ｏプロセッサ６
８、ＭＣＡ−ＩＤＥ ＢＩＣ７０、及びデータ・バッフ
ァ７２の全てを単一の論理素子で実現することもでき
る。従って、より広範囲な態様における本発明は、特定
の詳細構成や、代表的な装置及び方法や、記載された図
示の例に限定されるものではない。すなわち、本発明の
概念の主旨や範囲から逸脱することなくこのような詳細
構成を変更することは可能である。
り示し、かつその実施例を極めて詳細に説明したが、本
発明の請求の範囲をそのような詳細な内容に限定しよう
と意図したものではない。当業者にとっては、別の有用
性や変更は自明であろう。例えば、Ｉ／Ｏプロセッサ６
８、ＭＣＡ−ＩＤＥ ＢＩＣ７０、及びデータ・バッフ
ァ７２の全てを単一の論理素子で実現することもでき
る。従って、より広範囲な態様における本発明は、特定
の詳細構成や、代表的な装置及び方法や、記載された図
示の例に限定されるものではない。すなわち、本発明の
概念の主旨や範囲から逸脱することなくこのような詳細
構成を変更することは可能である。
【００７４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７５】（１）コンピュータ・システムであって、
（ａ）システム・バスを接続する中央演算処理装置と、
（ｂ）前記中央演算処理装置と回路的に通信しかつ周辺
バスを生成するバス・インターフェース回路と、（ｃ）
前記周辺バスを介して前記バス・インターフェース回路
と回路的に通信しかつ第１のアドレス空間をもつ第１の
周辺装置と、（ｄ）前記周辺バスを介して前記バス・イ
ンターフェース回路と回路的に通信しかつ第２のアドレ
ス空間をもつ第２の周辺装置とを有し、前記第１及び第
２の周辺装置が、前記第１及び第２のアドレス空間内に
少なくとも１つの重なり合うアドレスを有し、前記バス
・インターフェース回路が、(1)前記周辺バスと回路的
に通信しかつ前記システム・バスから選択可能な少なく
とも２つの状態をもつ書込み可能なラッチと、(2)前記
中央演算処理装置と前記第１の周辺装置との間、又は、
前記中央演算処理装置と前記第２の周辺装置との間のい
ずれかにおいて、前記ラッチの状態に応答して前記少な
くとも１つの重なり合うアドレスでのデータ転送を選択
的に可能とするために前記周辺バス、前記システム・バ
ス及び前記ラッチと回路的に通信するアクセス制御回路
とを有することを特徴とするコンピュータ・システム。 （２）コンピュータ・システムであって、（ａ）中央演
算処理装置と、（ｂ）前記中央演算処理装置と回路的に
通信しかつ第１の周辺バスを生成し、信号送出と信号不
送出の少なくとも２つの状態をもつ少なくとも１つの共
有ハードウェア割込みを有する第１のバス・インターフ
ェース回路と、（ｃ）前記第１の周辺バスを介して前記
第１のバス・インターフェース回路と回路的に通信しか
つ第２の周辺バスを生成し、信号送出と信号不送出の少
なくとも２つの状態をもつ少なくとも１つの非共有ハー
ドウェア割込みを有する第２のバス・インターフェース
回路と、（ｄ）前記第２の周辺バスを介して前記第２の
バス・インターフェース回路と回路的に通信しかつ第１
のアドレス空間をもつ第１の周辺装置と、（ｅ）前記第
２の周辺バスを介して前記第２のバス・インターフェー
ス回路と回路的に通信しかつ第２のアドレス空間をもつ
第２の周辺装置とを有し、前記第１及び第２の周辺装置
が、前記第１及び第２のアドレス空間内に少なくとも１
つの重なり合うアドレスを有し、前記第２のバス・イン
ターフェース回路が、(1)前記第１の周辺バスと回路的
に通信しかつ前記第１の周辺バスから選択可能な少なく
とも２つの状態をもつ書込み可能なラッチと、(2)前記
中央演算処理装置と前記第１の周辺装置との間、又は、
前記中央演算処理装置と前記第２の周辺装置との間のい
ずれかにおいて、前記ラッチの状態に応答して前記少な
くとも１つの重なり合うアドレスでのデータ転送を選択
的に可能とするために前記第１及び第２の周辺バス並び
に前記ラッチと回路的に通信するアクセス制御回路と、
(3)前記第２の周辺バスの前記非共有割込みの信号送出
に応答して、前記第１の周辺バスの前記共有割込みの信
号を送出するための回路と、(4)前記第２の周辺バスの
前記非共有割込みの信号不送出に応答して、前記第１の
周辺バスの前記共有割込みの信号を送出しないための回
路とを有することを特徴とするコンピュータ・システ
ム。 （３）前記第１の周辺バスが、該第１の周辺バス上のデ
ータ転送時間の長さを延長するための第１及び第２のバ
ス・ラインを有し、前記第１の周辺バスのデータ転送
が、前記第１の周辺バスの前記第２のバス・ラインに信
号送出する前に前記第１の周辺バスの前記第１のバス・
ラインに信号送出することにより延長され、前記第２の
周辺バスもまた、該第２の周辺バス上のデータ転送時間
の長さを延長するための第１及び第２のバス・ラインを
有し、前記第２の周辺バスのデータ転送が、前記第２の
周辺バスの前記第２のバス・ラインに信号送出した後に
前記第２の周辺バスの前記第１のバス・ラインに信号送
出することにより延長され、前記第２のバス・インター
フェース回路が、前記第１及び第２の周辺バスの前記第
１のバス・ラインの信号送出と前記第１及び第２の周辺
バスの前記第２のバス・ラインの信号送出の順序を逆に
するための回路を有する上記（２）に記載のコンピュー
タ・システム。 （４）コンピュータ・システムであって、（ａ）中央演
算処理装置と、（ｂ）データを転送しかつマイクロ・チ
ャネル・バス仕様の信号送出と信号不送出の少なくとも
２つの状態をもつ共有割込みを備えるバスを実質的に構
成するために、前記中央演算処理装置と回路的に通信し
かつ第１の周辺バスを生成する第１のバス・インターフ
ェース回路と、（ｃ）データを転送しかつＡＴＡインタ
ーフェース仕様の信号送出と信号不送出の少なくとも２
つの状態をもつ非共有割込みを備えるバスを実質的に構
成するために、前記第１の周辺バスを介して前記第１の
バス・インターフェース回路と回路的に通信しかつ第２
の周辺バスを生成する第２のバス・インターフェース回
路とを有し、前記第２のバス・インターフェース回路
が、(1)前記第１と第２の周辺バスの間でデータを転送
するための回路と、(2)前記第２の周辺バスの前記非共
有割込みの信号送出に応答して、前記第１の周辺バスの
前記共有割込みの信号を送出するための回路と、(3)前
記第２の周辺バスの前記非共有割込みの信号不送出に応
答して、前記第１の周辺バスの前記共有割込みの信号を
送出しないための回路とを有することを特徴とするコン
ピュータ・システム。 （５）コンピュータ・システムであって、（ａ）ローカ
ル・バスを接続する中央演算処理装置と、（ｂ）データ
を転送しかつマイクロ・チャネル・バス仕様の信号送出
と信号不送出の少なくともとも２つの状態をもつ共有割
込みを備えるバスを実質的に構成するための第１の周辺
バスと、（ｃ）前記ローカル・バスと回路的に通信し、
前記第１の周辺バスと回路的に通信し、かつ前記ローカ
ル・バスと前記第１の周辺バスとの間を電気的にインタ
ーフェースする第１のバス・インターフェース回路と、
（ｄ）データを転送しかつＡＴＡインターフェース仕様
の信号送出と信号不送出の少なくとも２つの状態をもつ
非共有割込みを備えるバスを実質的に構成するための第
２の周辺バスと、（ｅ）前記第１の周辺バスと回路的に
通信し、前記第２の周辺バスと回路的に通信し、かつ前
記第１と第２の周辺バスの間を電気的にインターフェー
スする第２のバス・インターフェース回路とを有し、前
記第２のバス・インターフェース回路が、(1)前記第１
と第２の周辺バスの間でデータを転送するための回路
と、(2)前記第２の周辺バスの前記非共有割込みの信号
送出に応答して、前記第１の周辺バスの前記共有割込み
の信号を送出するための回路と、(3)前記第２の周辺バ
スの前記非共有割込みの信号不送出に応答して、前記第
１の周辺バスの前記共有割込みの信号を送出しないため
の回路とを有することを特徴とするコンピュータ・シス
テム。 （６）前記第１の周辺バスが、マイクロ・チャネル・バ
ス仕様のバスのサブセットを含む上記（４）又は（５）
に記載のコンピュータ・システム。 （７）前記第２の周辺バスが、ＡＴＡインターフェース
仕様のバスのサブセットを含む上記（４）又は（５）に
記載のコンピュータ・システム。 （８）データを転送するための前記回路が、（ａ）前記
第１の周辺バスと回路的に通信しかつ前記第１の周辺バ
スから選択可能な少なくとも２つの状態をもつ書込み可
能なラッチと、（ｂ）前記ラッチの状態に応答して前記
第１と第２の周辺バスの間のデータ転送を選択的に可能
とするために前記第１及び第２の周辺バス並びに前記ラ
ッチと回路的に通信するアクセス制御回路とを有する上
記（４）、（５）、（６）又は（７）のいずれかに記載
のコンピュータ・システム。 （９）前記周辺バスの前記非共有割込みの状態を前記第
１の周辺バスから読取るための回路を有する上記
（２）、（３）、（４）、（５）、（６）、（７）又は
（８）のいずれかに記載のコンピュータ・システム。
（ａ）システム・バスを接続する中央演算処理装置と、
（ｂ）前記中央演算処理装置と回路的に通信しかつ周辺
バスを生成するバス・インターフェース回路と、（ｃ）
前記周辺バスを介して前記バス・インターフェース回路
と回路的に通信しかつ第１のアドレス空間をもつ第１の
周辺装置と、（ｄ）前記周辺バスを介して前記バス・イ
ンターフェース回路と回路的に通信しかつ第２のアドレ
ス空間をもつ第２の周辺装置とを有し、前記第１及び第
２の周辺装置が、前記第１及び第２のアドレス空間内に
少なくとも１つの重なり合うアドレスを有し、前記バス
・インターフェース回路が、(1)前記周辺バスと回路的
に通信しかつ前記システム・バスから選択可能な少なく
とも２つの状態をもつ書込み可能なラッチと、(2)前記
中央演算処理装置と前記第１の周辺装置との間、又は、
前記中央演算処理装置と前記第２の周辺装置との間のい
ずれかにおいて、前記ラッチの状態に応答して前記少な
くとも１つの重なり合うアドレスでのデータ転送を選択
的に可能とするために前記周辺バス、前記システム・バ
ス及び前記ラッチと回路的に通信するアクセス制御回路
とを有することを特徴とするコンピュータ・システム。 （２）コンピュータ・システムであって、（ａ）中央演
算処理装置と、（ｂ）前記中央演算処理装置と回路的に
通信しかつ第１の周辺バスを生成し、信号送出と信号不
送出の少なくとも２つの状態をもつ少なくとも１つの共
有ハードウェア割込みを有する第１のバス・インターフ
ェース回路と、（ｃ）前記第１の周辺バスを介して前記
第１のバス・インターフェース回路と回路的に通信しか
つ第２の周辺バスを生成し、信号送出と信号不送出の少
なくとも２つの状態をもつ少なくとも１つの非共有ハー
ドウェア割込みを有する第２のバス・インターフェース
回路と、（ｄ）前記第２の周辺バスを介して前記第２の
バス・インターフェース回路と回路的に通信しかつ第１
のアドレス空間をもつ第１の周辺装置と、（ｅ）前記第
２の周辺バスを介して前記第２のバス・インターフェー
ス回路と回路的に通信しかつ第２のアドレス空間をもつ
第２の周辺装置とを有し、前記第１及び第２の周辺装置
が、前記第１及び第２のアドレス空間内に少なくとも１
つの重なり合うアドレスを有し、前記第２のバス・イン
ターフェース回路が、(1)前記第１の周辺バスと回路的
に通信しかつ前記第１の周辺バスから選択可能な少なく
とも２つの状態をもつ書込み可能なラッチと、(2)前記
中央演算処理装置と前記第１の周辺装置との間、又は、
前記中央演算処理装置と前記第２の周辺装置との間のい
ずれかにおいて、前記ラッチの状態に応答して前記少な
くとも１つの重なり合うアドレスでのデータ転送を選択
的に可能とするために前記第１及び第２の周辺バス並び
に前記ラッチと回路的に通信するアクセス制御回路と、
(3)前記第２の周辺バスの前記非共有割込みの信号送出
に応答して、前記第１の周辺バスの前記共有割込みの信
号を送出するための回路と、(4)前記第２の周辺バスの
前記非共有割込みの信号不送出に応答して、前記第１の
周辺バスの前記共有割込みの信号を送出しないための回
路とを有することを特徴とするコンピュータ・システ
ム。 （３）前記第１の周辺バスが、該第１の周辺バス上のデ
ータ転送時間の長さを延長するための第１及び第２のバ
ス・ラインを有し、前記第１の周辺バスのデータ転送
が、前記第１の周辺バスの前記第２のバス・ラインに信
号送出する前に前記第１の周辺バスの前記第１のバス・
ラインに信号送出することにより延長され、前記第２の
周辺バスもまた、該第２の周辺バス上のデータ転送時間
の長さを延長するための第１及び第２のバス・ラインを
有し、前記第２の周辺バスのデータ転送が、前記第２の
周辺バスの前記第２のバス・ラインに信号送出した後に
前記第２の周辺バスの前記第１のバス・ラインに信号送
出することにより延長され、前記第２のバス・インター
フェース回路が、前記第１及び第２の周辺バスの前記第
１のバス・ラインの信号送出と前記第１及び第２の周辺
バスの前記第２のバス・ラインの信号送出の順序を逆に
するための回路を有する上記（２）に記載のコンピュー
タ・システム。 （４）コンピュータ・システムであって、（ａ）中央演
算処理装置と、（ｂ）データを転送しかつマイクロ・チ
ャネル・バス仕様の信号送出と信号不送出の少なくとも
２つの状態をもつ共有割込みを備えるバスを実質的に構
成するために、前記中央演算処理装置と回路的に通信し
かつ第１の周辺バスを生成する第１のバス・インターフ
ェース回路と、（ｃ）データを転送しかつＡＴＡインタ
ーフェース仕様の信号送出と信号不送出の少なくとも２
つの状態をもつ非共有割込みを備えるバスを実質的に構
成するために、前記第１の周辺バスを介して前記第１の
バス・インターフェース回路と回路的に通信しかつ第２
の周辺バスを生成する第２のバス・インターフェース回
路とを有し、前記第２のバス・インターフェース回路
が、(1)前記第１と第２の周辺バスの間でデータを転送
するための回路と、(2)前記第２の周辺バスの前記非共
有割込みの信号送出に応答して、前記第１の周辺バスの
前記共有割込みの信号を送出するための回路と、(3)前
記第２の周辺バスの前記非共有割込みの信号不送出に応
答して、前記第１の周辺バスの前記共有割込みの信号を
送出しないための回路とを有することを特徴とするコン
ピュータ・システム。 （５）コンピュータ・システムであって、（ａ）ローカ
ル・バスを接続する中央演算処理装置と、（ｂ）データ
を転送しかつマイクロ・チャネル・バス仕様の信号送出
と信号不送出の少なくともとも２つの状態をもつ共有割
込みを備えるバスを実質的に構成するための第１の周辺
バスと、（ｃ）前記ローカル・バスと回路的に通信し、
前記第１の周辺バスと回路的に通信し、かつ前記ローカ
ル・バスと前記第１の周辺バスとの間を電気的にインタ
ーフェースする第１のバス・インターフェース回路と、
（ｄ）データを転送しかつＡＴＡインターフェース仕様
の信号送出と信号不送出の少なくとも２つの状態をもつ
非共有割込みを備えるバスを実質的に構成するための第
２の周辺バスと、（ｅ）前記第１の周辺バスと回路的に
通信し、前記第２の周辺バスと回路的に通信し、かつ前
記第１と第２の周辺バスの間を電気的にインターフェー
スする第２のバス・インターフェース回路とを有し、前
記第２のバス・インターフェース回路が、(1)前記第１
と第２の周辺バスの間でデータを転送するための回路
と、(2)前記第２の周辺バスの前記非共有割込みの信号
送出に応答して、前記第１の周辺バスの前記共有割込み
の信号を送出するための回路と、(3)前記第２の周辺バ
スの前記非共有割込みの信号不送出に応答して、前記第
１の周辺バスの前記共有割込みの信号を送出しないため
の回路とを有することを特徴とするコンピュータ・シス
テム。 （６）前記第１の周辺バスが、マイクロ・チャネル・バ
ス仕様のバスのサブセットを含む上記（４）又は（５）
に記載のコンピュータ・システム。 （７）前記第２の周辺バスが、ＡＴＡインターフェース
仕様のバスのサブセットを含む上記（４）又は（５）に
記載のコンピュータ・システム。 （８）データを転送するための前記回路が、（ａ）前記
第１の周辺バスと回路的に通信しかつ前記第１の周辺バ
スから選択可能な少なくとも２つの状態をもつ書込み可
能なラッチと、（ｂ）前記ラッチの状態に応答して前記
第１と第２の周辺バスの間のデータ転送を選択的に可能
とするために前記第１及び第２の周辺バス並びに前記ラ
ッチと回路的に通信するアクセス制御回路とを有する上
記（４）、（５）、（６）又は（７）のいずれかに記載
のコンピュータ・システム。 （９）前記周辺バスの前記非共有割込みの状態を前記第
１の周辺バスから読取るための回路を有する上記
（２）、（３）、（４）、（５）、（６）、（７）又は
（８）のいずれかに記載のコンピュータ・システム。
【００７６】
【発明の効果】上述のような構成を用いることにより、
ＩＤＥハード・ドライブをマイクロ・チャネル・バス・
システムにおいて問題なく使用することが可能となる。
ＩＤＥハード・ドライブをマイクロ・チャネル・バス・
システムにおいて問題なく使用することが可能となる。
【図１】本発明を実施するパーソナル・コンピュータの
斜視図である。
斜視図である。
【図２】図１のパーソナル・コンピュータにおいて、シ
ャーシ、カバー、電気機械的直接アクセス記憶装置及び
プレーナ・ボードを含みかつこれらの関係の一例を示す
一部エレメントの展開斜視図である。
ャーシ、カバー、電気機械的直接アクセス記憶装置及び
プレーナ・ボードを含みかつこれらの関係の一例を示す
一部エレメントの展開斜視図である。
【図３】図１及び図２のパーソナル・コンピュータの一
部構成要素のブロック図である。
部構成要素のブロック図である。
【図４】本発明によるマイクロ・チャネル・バス、ＩＤ
Ｅインターフェース、及びＭＣＡ−ＩＤＥバス・インタ
ーフェース回路間の接続を示す電気回路の概略図であ
る。
Ｅインターフェース、及びＭＣＡ−ＩＤＥバス・インタ
ーフェース回路間の接続を示す電気回路の概略図であ
る。
【図５】本発明によるマイクロ・チャネル・バス、ＩＤ
Ｅインターフェース、及びＭＣＡ−ＩＤＥバス・インタ
ーフェース回路間の接続を示す電気回路の概略図であ
る。
Ｅインターフェース、及びＭＣＡ−ＩＤＥバス・インタ
ーフェース回路間の接続を示す電気回路の概略図であ
る。
【図６】本発明によるＭＣＡ−ＩＤＥバス・インターフ
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図７】本発明によるＭＣＡ−ＩＤＥバス・インターフ
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図８】本発明によるＭＣＡ−ＩＤＥバス・インターフ
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図９】本発明によるＭＣＡ−ＩＤＥバス・インターフ
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
ェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図１０】本発明によるＭＣＡ−ＩＤＥバス・インター
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図１１】本発明によるＭＣＡ−ＩＤＥバス・インター
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図１２】本発明によるＭＣＡ−ＩＤＥバス・インター
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図１３】本発明によるＭＣＡ−ＩＤＥバス・インター
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
【図１４】本発明によるＭＣＡ−ＩＤＥバス・インター
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
フェース回路の内部の詳細を示す電気回路の概略図であ
る。
４０ ＣＰＵ ６４ マイクロ・チャネルＢＩＣ ６６ マイクロ・チャネル・バス ７０ ＭＣＡ−ＩＤＥ ＢＩＣ ７２ データ・バッファ ７４ ＭＣＡバッファ ８６ ＩＤＥインターフェース
Claims (9)
- 【請求項１】コンピュータ・システムであって、 （ａ）システム・バスを接続する中央演算処理装置と、 （ｂ）前記中央演算処理装置と回路的に通信しかつ周辺
バスを生成するバス・インターフェース回路と、 （ｃ）前記周辺バスを介して前記バス・インターフェー
ス回路と回路的に通信しかつ第１のアドレス空間をもつ
第１の周辺装置と、 （ｄ）前記周辺バスを介して前記バス・インターフェー
ス回路と回路的に通信しかつ第２のアドレス空間をもつ
第２の周辺装置とを有し、 前記第１及び第２の周辺装置が、前記第１及び第２のア
ドレス空間内に少なくとも１つの重なり合うアドレスを
有し、 前記バス・インターフェース回路が、 （１）前記周辺バスと回路的に通信しかつ前記システム
・バスから選択可能な少なくとも２つの状態をもつ書込
み可能なラッチと、 （２）前記中央演算処理装置と前記第１の周辺装置との
間、又は、前記中央演算処理装置と前記第２の周辺装置
との間のいずれかにおいて、前記ラッチの状態に応答し
て前記少なくとも１つの重なり合うアドレスでのデータ
転送を選択的に可能とするために前記周辺バス、前記シ
ステム・バス及び前記ラッチと回路的に通信するアクセ
ス制御回路とを有することを特徴とするコンピュータ・
システム。 - 【請求項２】コンピュータ・システムであって、 （ａ）中央演算処理装置と、 （ｂ）前記中央演算処理装置と回路的に通信しかつ第１
の周辺バスを生成し、信号送出と信号不送出の少なくと
も２つの状態をもつ少なくとも１つの共有ハードウェア
割込みを有する第１のバス・インターフェース回路と、 （ｃ）前記第１の周辺バスを介して前記第１のバス・イ
ンターフェース回路と回路的に通信しかつ第２の周辺バ
スを生成し、信号送出と信号不送出の少なくとも２つの
状態をもつ少なくとも１つの非共有ハードウェア割込み
を有する第２のバス・インターフェース回路と、 （ｄ）前記第２の周辺バスを介して前記第２のバス・イ
ンターフェース回路と回路的に通信しかつ第１のアドレ
ス空間をもつ第１の周辺装置と、 （ｅ）前記第２の周辺バスを介して前記第２のバス・イ
ンターフェース回路と回路的に通信しかつ第２のアドレ
ス空間をもつ第２の周辺装置とを有し、 前記第１及び第２の周辺装置が、前記第１及び第２のア
ドレス空間内に少なくとも１つの重なり合うアドレスを
有し、 前記第２のバス・インターフェース回路が、 （１）前記第１の周辺バスと回路的に通信しかつ前記第
１の周辺バスから選択可能な少なくとも２つの状態をも
つ書込み可能なラッチと、 （２）前記中央演算処理装置と前記第１の周辺装置との
間、又は、前記中央演算処理装置と前記第２の周辺装置
との間のいずれかにおいて、前記ラッチの状態に応答し
て前記少なくとも１つの重なり合うアドレスでのデータ
転送を選択的に可能とするために前記第１及び第２の周
辺バス並びに前記ラッチと回路的に通信するアクセス制
御回路と、 （３）前記第２の周辺バスの前記非共有割込みの信号送
出に応答して、前記第１の周辺バスの前記共有割込みの
信号を送出するための回路と、 （４）前記第２の周辺バスの前記非共有割込みの信号不
送出に応答して、前記第１の周辺バスの前記共有割込み
の信号を送出しないための回路とを有することを特徴と
するコンピュータ・システム。 - 【請求項３】前記第１の周辺バスが、該第１の周辺バス
上のデータ転送時間の長さを延長するための第１及び第
２のバス・ラインを有し、前記第１の周辺バスのデータ
転送が、前記第１の周辺バスの前記第２のバス・ライン
に信号送出する前に前記第１の周辺バスの前記第１のバ
ス・ラインに信号送出することにより延長され、 前記第２の周辺バスもまた、該第２の周辺バス上のデー
タ転送時間の長さを延長するための第１及び第２のバス
・ラインを有し、前記第２の周辺バスのデータ転送が、
前記第２の周辺バスの前記第２のバス・ラインに信号送
出した後に前記第２の周辺バスの前記第１のバス・ライ
ンに信号送出することにより延長され、 前記第２のバス・インターフェース回路が、前記第１及
び第２の周辺バスの前記第１のバス・ラインの信号送出
と前記第１及び第２の周辺バスの前記第２のバス・ライ
ンの信号送出の順序を逆にするための回路を有する請求
項２に記載のコンピュータ・システム。 - 【請求項４】コンピュータ・システムであって、 （ａ）中央演算処理装置と、 （ｂ）データを転送しかつマイクロ・チャネル・バス仕
様の信号送出と信号不送出の少なくとも２つの状態をも
つ共有割込みを備えるバスを実質的に構成するために、
前記中央演算処理装置と回路的に通信しかつ第１の周辺
バスを生成する第１のバス・インターフェース回路と、 （ｃ）データを転送しかつＡＴＡインターフェース仕様
の信号送出と信号不送出の少なくとも２つの状態をもつ
非共有割込みを備えるバスを実質的に構成するために、
前記第１の周辺バスを介して前記第１のバス・インター
フェース回路と回路的に通信しかつ第２の周辺バスを生
成する第２のバス・インターフェース回路とを有し、 前記第２のバス・インターフェース回路が、 （１）前記第１と第２の周辺バスの間でデータを転送す
るための回路と、 （２）前記第２の周辺バスの前記非共有割込みの信号送
出に応答して、前記第１の周辺バスの前記共有割込みの
信号を送出するための回路と、 （３）前記第２の周辺バスの前記非共有割込みの信号不
送出に応答して、前記第１の周辺バスの前記共有割込み
の信号を送出しないための回路とを有することを特徴と
するコンピュータ・システム。 - 【請求項５】コンピュータ・システムであって、 （ａ）ローカル・バスを接続する中央演算処理装置と、 （ｂ）データを転送しかつマイクロ・チャネル・バス仕
様の信号送出と信号不送出の少なくともとも２つの状態
をもつ共有割込みを備えるバスを実質的に構成するため
の第１の周辺バスと、 （ｃ）前記ローカル・バスと回路的に通信し、前記第１
の周辺バスと回路的に通信し、かつ前記ローカル・バス
と前記第１の周辺バスとの間を電気的にインターフェー
スする第１のバス・インターフェース回路と、 （ｄ）データを転送しかつＡＴＡインターフェース仕様
の信号送出と信号不送出の少なくとも２つの状態をもつ
非共有割込みを備えるバスを実質的に構成するための第
２の周辺バスと、 （ｅ）前記第１の周辺バスと回路的に通信し、前記第２
の周辺バスと回路的に通信し、かつ前記第１と第２の周
辺バスの間を電気的にインターフェースする第２のバス
・インターフェース回路とを有し、 前記第２のバス・インターフェース回路が、 （１）前記第１と第２の周辺バスの間でデータを転送す
るための回路と、 （２）前記第２の周辺バスの前記非共有割込みの信号送
出に応答して、前記第１の周辺バスの前記共有割込みの
信号を送出するための回路と、 （３）前記第２の周辺バスの前記非共有割込みの信号不
送出に応答して、前記第１の周辺バスの前記共有割込み
の信号を送出しないための回路とを有することを特徴と
するコンピュータ・システム。 - 【請求項６】前記第１の周辺バスが、マイクロ・チャネ
ル・バス仕様のバスのサブセットを含む請求項４又は５
に記載のコンピュータ・システム。 - 【請求項７】前記第２の周辺バスが、ＡＴＡインターフ
ェース仕様のバスのサブセットを含む請求項４又は５に
記載のコンピュータ・システム。 - 【請求項８】データを転送するための前記回路が、 （ａ）前記第１の周辺バスと回路的に通信しかつ前記第
１の周辺バスから選択可能な少なくとも２つの状態をも
つ書込み可能なラッチと、 （ｂ）前記ラッチの状態に応答して前記第１と第２の周
辺バスの間のデータ転送を選択的に可能とするために前
記第１及び第２の周辺バス並びに前記ラッチと回路的に
通信するアクセス制御回路とを有する請求項４、５、６
又は７のいずれかに記載のコンピュータ・システム。 - 【請求項９】前記周辺バスの前記非共有割込みの状態を
前記第１の周辺バスから読取るための回路を有する請求
項２、３、４、５、６、７又は８のいずれかに記載のコ
ンピュータ・システム。
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07200463A true JPH07200463A (ja) | 1995-08-04 |
| JP2554457B2 JP2554457B2 (ja) | 1996-11-13 |
Family
ID=22626465
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
| Country | Link |
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| US (1) | US5544334A (ja) |
| EP (1) | EP0660240A2 (ja) |
| JP (1) | JP2554457B2 (ja) |
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1993
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1994
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| Publication number | Publication date |
|---|---|
| US5544334A (en) | 1996-08-06 |
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| JP2554457B2 (ja) | 1996-11-13 |
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