JPH06168200A

JPH06168200A - パーソナル・コンピュータ・システム

Info

Publication number: JPH06168200A
Application number: JP5185990A
Authority: JP
Inventors: H Barakatto Edmond; エドモンド・エィチ・バラカット; Arthur L Chin; アーサー・エル・チン; B Shawn Eric; エリック・ビー・ショーン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-09-17
Filing date: 1993-07-28
Publication date: 1994-06-14
Anticipated expiration: 2010-11-13
Also published as: JPH07104825B2; US5471585A

Abstract

(57)【要約】【目的】ＡＴバスあるいはＸＤバスのいずれとも接続
する入出力制御装置を提供し、それによってシステムの
再設計を不要とし、そのシステム設計の可能性を広げる
ことである。【構成】入出力制御装置は、複数のセグメントを有す
る。第１のセグメントはデータ信号交換のためのシリア
ル・ポートであり、第２のセグメントはデータ信号交換
のためのパラレル・ポートであり、第３のセグメントは
該ＡＴバス（オプション・バス）または該ＸＤバス（プ
レーナ入出力バス）のいずれか選択された方と接続する
ためのインターフェースである。該第３のセグメント
は、該第１または第２のいずれかのセグメントがデータ
信号を転送する準備を完了していることを示すフィード
バック信号を伝送するための信号ラインを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナル・コンピュ
ータに関し、特にそのシステムの設計及び動作に対して
フレキシビリティを与える入出力（Ｉ／Ｏ）制御装置を
有するパーソナル・コンピュータ・システムに関するも
のである。

【０００２】

【従来の技術】一般的なパーソナル・コンピュータ・シ
ステム、特にＩＢＭのパーソナル・コンピュータが、現
代社会における多くの分野においてその機能を発揮して
広く利用されてきている。パーソナル・コンピュータ・
システムは、通常、デスク・トップ型、床置き型、ある
いは携帯用マイクロコンピュータとして定義することが
でき、１つのシステム・プロセッサと関連する揮発性及
び不揮発性の記憶素子、表示モニタ、鍵盤装置、１つ以
上のディスク駆動機構、固定ディスク記憶装置、及び選
択的な印刷装置からなるシステム・ユニットから構成さ
れる。これらのシステムの顕著な特徴の１つは、これら
の構成部品を互いに電気的に接続するためのマザーボー
ド（ここで云うのは、システム・ボード、システム・プ
レーナ、あるいは、プレーナとして知られているもの）
を使用することである。これらのシステムは、基本的に
は一人のユーザに独立した計算能力を提供し、個人及び
小企業においても安価に購入できる価格に設計されてい
る。そのようなパーソナル・コンピュータ・システムの
例として、ＩＢＭのパーソナル・コンピュータＡＴ及び
パーソナル・システム／２（ＰＳ／２）モデル２５、３
０、Ｌ４０ＳＸ、５０、５５、５６、５７、６５、７
０、８０、９０、９５がある。

【０００３】これらのシステムは、一般に２つのファミ
リに分類される。１つは、ファミリＩモデルと通常呼ば
れており、主としてＩＢＭのパーソナル・コンピュータ
ＡＴ及び他の「ＩＢＭ互換」機に代表される入出力バス
・アーキテクチャを使用している。本明細書においては
このバス・アーキテクチャを「ＡＴバス」と称するこ
ととするが、このバスは「インダストリ・スタンダード
・アーキテクチャ」もしくは「ＩＳＡ」としても知られ
ている。このバス・アーキテクチャは公知のものであ
り、ＩＢＭ社の技術マニュアルにも、またさらに一般的
なテキストであるＷｉｎｎＲｏｓｃｈＨａｒｄｗａ
ｒｅＢｉｂｌｅ（Ｂｒａｄｙ，ＮｅｗＹｏｒｋ，１９
８９）にも記載されている。従ってさらに詳細な情報を
得たい場合は上記の２つのテキストを参照されたい。多
くのファミリＩモデルは、よく知られたＩｎｔｅｌ社の
８０８８もしくは８０８６マイクロプロセッサをシステ
ム・プロセッサとして使用してきた。これらのプロセッ
サは１ＭＢまでのメモリをアドレス指定できる。さらに
最近では、いくつかのファミリＩモデルに高速マイクロ
プロセッサである８０３８６や８０４８６が使用されて
いる。

【０００４】パーソナル・コンピュータ技術が、８ビッ
トから１６ビットへ、さらに究極的には３２ビット幅の
バス・インタラクション及び実モードと保護モードの双
方の動作が可能な高速マイクロプロセッサへと発展、移
行してきたことから、パーソナル・コンピュータのアー
キテクチャを多岐に渡るバス領域に分割することによっ
てその性能を得ようとしてきた。さらに具体的には、本
来のＩＢＭＰＣにおいて、拡張バスとして知られてき
たものは本質的にマイクロプロセッサ（８０８６または
８０８８）の接続部を直接延長したものであり、必要に
応じてバッファ及びデマルチプレクサが設けられてい
た。その後、ＡＴバス仕様（現在では、インダストリ・
スタンダード・アーキテクチャまたはＩＳＡとしても知
られている）が発展してきて広く利用されるようになっ
たため、マイクロプロセッサとバス間のほとんど直接的
であった接続を分断することができるようになり、その
結果ローカル・プロセッサ・バスと呼ばれるもの及びそ
の名称を拡張バスから入出力バスへと変えたものが創り
出された。一般的にローカル・プロセッサ・バスは高性
能であるため、入出力バスよりも速いクロック速度（通
常ヘルツで表される）で動作する。さらにＩＢＭのＡＴ
アーキテクチャにおいては、直接メモリアクセス（ＤＭ
Ａ）割込みに使用する際に、入出力バス上で１個以上の
マイクロプロセッサが稼働する可能性が許容されてい
る。

【０００５】もう１つのファミリは、ファミリＩＩモデ
ルと呼ばれており、ＩＢＭ社のパーソナル・システム／
２モデル５０から９５に代表されるマイクロ・チャネル
・バス・アーキテクチャを使用している。ファミリＩＩ
モデルは通常、高速のＩｎｔｅｌ８０２８６、８０３８
６、及び８０４８６のマイクロプロセッサを使用してい
る。いくつかのモデルについては、これらのプロセッサ
により、実モードにおいては低速のＩｎｔｅｌ８０８６
マイクロプロセッサをエミュレートし、また保護モード
においてはアドレス範囲を１ＭＢから４ＧＢに拡張する
ことが可能である。即ち、８０２８６、８０３８６、８
０４８６マイクロプロセッサの実モードの機能は、８０
８６及び８０８８用に書かれたソフトウェアに対して、
ハードウェアの互換性を与える。ファミリＩＩモデルの
パーソナル・コンピュータは、より高性能なマイクロプ
ロセッサの使用を説明する場合を除き、本発明に関して
重要ではない。それらのマイクロプロセッサは、バス・
アーキテクチャがより限定されるためにいくつかの技術
的限界による影響があるにも関わらず、（上記のよう
な）ＡＴバス・アーキテクチャを有するパーソナル・コ
ンピュータにおいても独自の利用方法が見い出されてい
る。

【０００６】ＡＴバスは、システムの３つの異なるバス
の１つとして設計される。第１にはローカル・プロセッ
サ・バスがあり、システム・プロセッサもしくはＣＰ
Ｕ、場合によっては数値計算コプロセッサ、及びプロセ
ッサ・サポート・チップが置かれている。第２には入出
力もしくはオプション・バス（ＡＴバスとしても知られ
る）があり、アダプタ・カードが置かれる。そして第３
には、ここでＸＤバスと称するバス（プレーナ入出力バ
スとしても知られる）がローカル・プロセッサ・バスと
ＡＴバスとの間にあり、ある標準的な入出力制御装置が
置かれる。

【０００７】

【発明が解決しようとする課題】これら３つのバスは互
いに異なる特徴を持っている。従って、これらのバスの
１つと接続するために設計された装置は、他のバスに取
り付けることができずまた設計通りに機能することがで
きない。その結果、ある装置を１つのバスから他のバス
へ単純に移すというフレキシビリティが得られないた
め、何等かの再配置を実行したい場合は、システムの設
計を大きく変更することが必要になる。

【０００８】

【課題を解決するための手段】以上の課題を踏まえて本
発明は、従来のシステム設計におけるＲＳ２３２ポート
に置き替えられるシリアル・ポート接続と、同じく従来
のシステム設計における類似のパラレル・ポートに置き
換えられるパラレル・ポート接続のためのインターフェ
ースを有する入出力制御装置を提供するものである。こ
のような制御装置を設けるにあたって、この制御装置が
ＡＴバスあるいはＸＤバスのいずれとも接続するように
構成し、それによってそのようなシステムに対しより汎
用的なバス制御装置を用いた場合に頻繁に必要となる再
設計を不要とし、そのシステム設計の可能性を広げるこ
とができる。

【０００９】

【実施例】添付の図面を参照すると、本発明を実施した
パーソナル・コンピュータ１０が図１に示されている。
上記のように、コンピュータ１０は関連するモニタ１
１、鍵盤装置１２、及び印刷装置またはプロッタ１４を
備えている。コンピュータ１０は、外装部材１６（図
２）と内部シールド部材１８により構成されたカバー１
５を有し、このカバー１５とシャーシ１９が組み合わさ
れて、格納されシールドされた本体を形成する。その中
には、電源により稼働するデータ処理部品及び記憶部品
が収納される。少なくともある種のシステム部品は、多
層プレーナ２０もしくはマザーボード上に装着されてい
る。多層プレーナ２０はシャーシ１９に取り付けられ、
先に明示したもの及びフロッピー・ディスク装置、種々
の形の直接アクセス記憶装置、アクセサリ・カードもし
くはボード等の関連素子を含むコンピュータ１０の構成
部品を電気的に内部接続するための手段を提供する。

【００１０】シャーシ１９は底板２２、前面パネル２
４、及び背面パネル２５（図２）を有する。前面パネル
２４には少なくとも１つの開口付きの室が設けられ（図
に示されているのは４つの室）、ここには磁気もしくは
光学ディスク用のディスク駆動装置、テープ・バックア
ップ駆動装置等のデータ記憶装置が受容される。図に
は、１対の上側の室２６と２８、及び１対の下側の室２
９と３０が設けられている。

【００１１】本発明の上記の構造を述べる前に、パーソ
ナル・コンピュータ・システム１０の様な従来のパーソ
ナル・コンピュータの一般的な動作の概要を振り返って
みることが適当と考える。図３は、従来のパーソナル・
コンピュータ・システムのブロック図であるが、その中
にシステム１０等における本発明による種々の構成部品
を描いている。これらの構成部品には、プレーナ２０に
装着されたもの及び入出力スロット及びこのコンピュー
タの他のハードウェアへのプレーナの接続部が含まれて
いる。マイクロプロセッサからなるシステム・プロセッ
サ３２はプレーナに接続されており、さらに高速ローカ
ル・プロセッサ・バス３４によってバス制御タイミング
装置３５を通ってメモリ制御ユニット３６に接続され、
メモリ制御ユニット３６は、さらに揮発性のランダム・
アクセス・メモリ（ＲＡＭ）３８に接続されている。適
切ないずれのマイクロプロセッサでも使用することがで
きるが、１つの好適例としてはＩｎｔｅｌ社の８０３８
６が挙げられる。

【００１２】以後本発明は、主として図３によるシステ
ムのブロック図を参照して説明されるが、その前に、本
発明による装置及び方法がプレーナ・ボードの他のハー
ドウェア構成においても使用可能であることを前提とし
ていることを理解されたい。例えば、システム・プロセ
ッサは、Ｉｎｔｅｌ社の８０２８６もしくは８０３８６
マイクロプロセッサでも可能である。特に、以後の記述
において本発明によるパーソナル・コンピュータ１０に
おける方式が図３に記載の配置と異なる場合は、その旨
を指摘する。

【００１３】図３に戻って、ローカル・プロセッサ・バ
ス３４（データ、アドレス、及び制御用バスからなる）
は、マイクロプロセッサ３２、算術演算コプロセッサ３
９、キャッシュ制御装置４０、及び、キャッシュ・メモ
リ４１を接続している。バッファ４２は（ローカル・プ
ロセッサ・バスと比較して）低速なシステム・バス４４
に接続され、やはりデータ、アドレス、及び制御用バス
からなる。システム・バス４４はバッファ４２からラッ
チ・バッファ６８へも延びている。またバス制御タイミ
ング装置３５及びＤＭＡユニット４８にも接続されてい
る。ＤＭＡユニット４８は中央調停装置ユニット４９と
ＤＭＡ制御装置５０から構成される。バッファ５１はシ
ステム・バス４４とＡＴバス等のオプション機能バス５
２間のインターフェースを行う。バス５２に接続される
複数の入出力スロット５４には、アダプタ・カードが挿
入され、それらはさらに入出力装置もしくはメモリにつ
ながっている。

【００１４】調停制御バス５５は、ＤＭＡ制御装置５０
及び中央調停ユニット４９を入出力スロット５４及びデ
ィスケット・アダプタ５６と結んでいる。システム・バ
ス４４はさらに、メモリ制御ユニット３６にも接続され
ており、それはメモリ制御装置５９、アドレス・マルチ
プレクサ６０、及びデータ・バッファ６１からなる。メ
モリ制御ユニット３６はさらにＲＡＭモジュール３８で
表されているＲＡＭに接続されている。メモリ制御装置
５９は、マイクロプロセッサ３２とＲＡＭ３８の特定領
域のアドレスを対応付ける（マッピングする）論理を有
している。この論理は、ＢＩＯＳによって占有されるに
先立ってＲＡＭを再生するために使用される。さらにを
メモリ制御装置５９が発生するＲＯＭ選択信号（ＲＯＭ
ＳＥＬ）は、ＲＯＭ６４をイネーブルもしくはディスエ
ーブルするために使用される。

【００１５】パーソナル・コンピュータ・システム１０
には、基本的な１ＭＢのＲＡＭモジュールが示されてい
るが、図３に任意のメモリ・モジュール６５から６７と
して表されている様にメモリを追加して互いに接続する
ことも可能である。説明を簡便にするため、本発明は基
本的な１ＭＢのメモリ・モジュール３８によって記載す
ることとする。

【００１６】ラッチ・バッファ６８は、システム・バス
４４とプレーナ入出力バス６９とを結合している。プレ
ーナ入出力バス６９は、アドレス、データ、及び制御の
各バスからなる。プレーナ入出力バス６９に沿って、表
示装置アダプタ７０（モニタ１１の駆動に使用される）
等の種々の入出力アダプタと他の部品、ＣＭＯＳクロッ
ク７２、不揮発性ＣＭＯＳＲＡＭ７４（以後ＮＶＲＡ
Ｍと称す）、ＲＳ２３２アダプタ７６、パラレル・アダ
プタ７８、複数のタイマ８０、ディスケット・アダプタ
５６、割込み制御装置８４、及び読取り専用記憶装置
（ＲＯＭ）６４が接続されている。ＲＯＭ６４はＢＩＯ
Ｓを有しており、これは入出力バスとマイクロプロセッ
サ３２のオペレーティング・システムとのインターフェ
ースを行う。ＲＯＭ６４に記憶されたＢＩＯＳは、その
実行時間を短縮するためにＲＡＭ３８に中に複写するこ
とができる。さらにＲＯＭ６４は、（ＲＯＭＳＥＬ信号
を介して）メモリ制御装置５９に応答する。メモリ制御
装置５９によってＲＯＭ６４がイネーブル状態になる
と、ＲＯＭからＢＩＯＳが実行される。ディスエーブル
状態になると、ＲＯＭはマイクロプロセッサ３２からの
アドレス問合わせに応答しない（即ち、ＢＩＯＳはＲＡ
Ｍから実行される）。

【００１７】次に説明するプレーナ入出力バス６９は、
多層プレーナ２０の内部層に形成された導電性経路によ
って決められた部分を含んでいる。特にそのような経路
の多くがプレーナ２０の端まで延びた部分を有し、さら
にプレーナ２０の端はシャーシの前面もしくは背面パネ
ルのいずれかに近接するよう延長されて設置されてい
る。プレーナがこのように設計されているので、そのプ
レーナの側端に沿って多くの入出力コネクタを配置する
ことができ、モニタ、鍵盤装置、及び印刷装置等の装置
と信号を交換することができる。

【００１８】本発明の技術分野の説明においては上記の
ように、ローカル・プロセッサ・バス３４にはシステム
・プロセッサもしくはＣＰＵ、場合によっては数値計算
コプロセッサ、及びプロセッサ・サポート・チップが置
かれている。入出力もしくはオプション・バス（ＡＴバ
スとしても知られる）５２には、アダプタ・カードが置
かれる。そしてプレーナ入出力バス６９は、ＸＤバスと
も称されるバスである。これら３つのバスのそれぞれの
ためのインターフェース仕様は互いに異なっており、そ
のことはＡＴバス仕様で業務を行っているコンピュータ
・システム設計者にはよく知られていることである。

【００１９】本発明の重要で顕著な特徴は、本来取り付
けられていたＲＳ２３２ポート７６及びパラレル・ポー
ト７８に変えて、プレーナ入出力バス６９または入出力
もしくはオプション・バス（ＡＴバスとしても知られ
る）５２のいずれかを介して接続可能な入出力制御装置
を使用することである。そのような入出力制御装置を図
４に示す。ここで、この制御装置の説明と図１及び図２
のコンピュータ１０の概略構造と図３の従来技術による
コンピュータのそれとの違いに注目する。

【００２０】特に、本発明の入出力制御装置８０（図
４）は、元のＲＳ２３２ポート７６と置き替わるシリア
ル・ポート接続のためのインターフェース８１と元のパ
ラレル・ポート接続７８と置き替わるパラレル・ポート
接続のためのインターフェース８２を備えている。専門
知識を有するならば、シリアル・ポートが、順次直列に
流れるビットとバイトによってデータ信号を送るもので
あり、パラレル・ポートはバイト中のビットが全て並列
に流れてデータ信号を送るものであることはよく知って
いることと思う。シリアル及びパラレルの各インターフ
ェースは、パーソナル・コンピュータ工業において標準
化されており、それらポートの特徴も確立され、周知の
ものである。

【００２１】さらに入出力制御装置８０は、ＡＴバスも
しくはＸＤバスを接続できるバス・インターフェース８
４を備え、それによって単一部品を使用するだけで入出
力データパスの配置を変更することが実質的に可能にな
る。即ち、１つの型の入出力制御装置８０を用いるだけ
で、シリアルもしくはパラレルのいずれの接続を使用す
る入出力装置であっても前記のバスのいずれかを介して
有効に接続することが可能であり、しかもそのためにシ
ステムの他の要素を再設計する必要は全く無い。以下に
入出力制御装置８０のこれら特徴をさらに詳細に述べ
る。

【００２２】入出力制御装置８０はさらにカウンタ・セ
グメント８５、Ｃ２セキュリティ・インターフェース・
セグメント８６、ＤＭＡクロスバ・スイッチ・セグメン
ト８８、ＲＴＣ及びＮＶＲＡＭへのインターフェース・
セグメント８９、及びチップテストのためのインターフ
ェース９０を有している。

【００２３】本発明において特に重要なセグメントは、
バス・インターフェース８４である。図４のセグメント
接続のこのインターフェース部分の側に示すように、こ
のインタフェースは、多数の信号ラインと信号を交換す
るように設計されている。それら信号ラインは、ＡＴバ
ス５２及びプレーナ入出力バス（ここではＸＤバス６９
である）の一般的に利用可能な仕様によって決められて
いる。さらに、入出力制御装置８０は、「Ｆｄｂａｃ
ｋ」（即ち、「ｆｅｅｄｂａｃｋ」）と呼ばれる１つの
ラインを有しており、これはバス制御装置３５と接続可
能である。Ｆｄｂａｃｋ信号ラインは入出力制御装置８
０からの出力であり、（接続された場合）バス制御装置
に対して、入出力制御装置８０を介してアクセスされた
装置が、プレーナ入出力バス６９を介して送られるべき
データを有していることを示すために与えられる。従っ
て、入出力制御装置８０がプレーナ入出力バス６９へ接
続することによって設置された場合は、Ｆｄｂａｃｋ信
号ラインが接続され利用される。

【００２４】本発明の入出力制御装置８０のフレキシビ
リティは、これを直接ＡＴバス５２にも設置できること
から得られるものである。その場合は、単にＦｄｂａｃ
ｋ信号ラインを接続しないでおくだけで適当な機能が引
き出される。もしこのような接続の変更を他の装置によ
って行おうとすれば、バス制御装置３５を大きく変える
ことが必要となるであろう。本発明によりそのようなバ
ス制御装置３５の変更の必要性が解消される。

【００２５】Ｆｄｂａｃｋ信号ラインはオープンコレク
タ・ドライバによって駆動されるため、入出力制御装置
８０を接続したプレーナ入出力バス６９に他のチップを
同時に接続することができる。

【００２６】

【発明の効果】本発明によって、従来のシステム設計に
おけるＲＳ２３２ポート及びパラレル・ポートに置き換
えられるインターフェースを有する入出力制御装置が提
供され、この制御装置はＡＴバスあるいはＸＤバスのい
ずれとも接続可能であるというフレキシビリティを有す
るため、システムの再設計が不要となり、システム設計
の可能性を広げることができる。

【図面の簡単な説明】

【図１】本発明を実施したパーソナル・コンピュータの
斜視図である。

【図２】シャーシ、カバー、電気機械的直接アクセス記
憶装置、及びプレーナ・ボードを含み、それらのエレメ
ント間の関係を示した、図１のパーソナル・コンピュー
タの一部エレメントの展開斜視図である。

【図３】図１及び図２の構成に類似する従来技術による
パーソナル・コンピュータの構成を示した概略図であ
る。

【図４】図３に概略を示した構成の一部を置き換えて、
図１及び図２のコンピュータに使用される本発明による
入出力制御装置の概略表示である。

【符号の説明】

１０パーソナル・コンピュータ・システム１１モニタ１２鍵盤装置１４印刷装置１５カバー１９シャーシ２０プレーナ・ボード３２マイクロプロセッサ３４ローカル・プロセッサ・バス３５バス制御（タイミング）装置３６メモリ制御ユニット４２バッファ４４システム・バス４８ＤＭＡユニット５１バッファ５２オプション・バス（ＡＴバス）５４入出力スロット６４ＲＯＭ６８ラッチ・バッファ６９プレーナ入出力バス（ＸＤバス）７６ＲＳ２３２アダプタ（ＲＳ２３２ポート）７８パラレル・アダプタ（パラレル・ポート）８０入出力制御装置８１シリアル・インターフェース８２パラレル・インターフェース８４バス・インターフェース

───────────────────────────────────────────────────── フロントページの続き (72)発明者アーサー・エル・チンアメリカ合衆国33487 フロリダ州、ボカ・ラトン、ノースウェスト・フォース・アベニュー 7110 (72)発明者エリック・ビー・ショーンアメリカ合衆国フロリダ州、ボカ・ラトンナンバー225、オリーブウッド・プレイス 301

Claims

【特許請求の範囲】

【請求項１】データ信号を送るための高速ローカル・プ
ロセッサ・バスと、前記ローカル・プロセッサ・バスを介してデータ信号を
転送するために該バスに接続されたマイクロプロセッサ
と、オプション・カードを受容し、該オプション・カードと
データ信号を受渡しするためのオプション・バスと、データ信号を送るためのプレーナ入出力バスと、前記ローカル・プロセッサ・バスと前記オプション・バ
スと前記プレーナ入出力バス間のデータ信号の前記マイ
クロプロセッサとの受渡しを制御するために該３つのバ
スに接続されたバス制御装置と、複数のセグメントを有する入出力制御装置であって、第
１のセグメントが前記ローカル・プロセッサ・バスとデ
ータ信号を交換するためのシリアル・ポートであり、第
２のセグメントが前記ローカル・プロセッサ・バスとデ
ータ信号を交換するためのパラレル・ポートであり、第
３のセグメントが前記オプション・バスまたは前記プレ
ーナ入出力バスのいずれか選択された方のバスと接続す
るための選択可能なインターフェースである前記入出力
制御装置と、からなるパーソナル・コンピュータ・シス
テム。
【請求項２】前記入出力制御装置が、前記オプション・
バスに直接接続されていることを特徴とする請求項１記
載のパーソナル・コンピュータ・システム。
【請求項３】前記入出力制御装置が、前記プレーナ入出
力バスに直接接続されていることを特徴とする請求項１
記載のパーソナル・コンピュータ・システム。
【請求項４】前記入出力制御装置の前記第３のセグメン
トが、前記第１または第２のセグメントのいずれか１つ
を介してデータ信号を転送する準備が完了したことを示
すフィードバック信号を伝送するための信号ラインを有
していることを特徴とする請求項１記載のパーソナル・
コンピュータ・システム。
【請求項５】データ信号を送るための高速ローカル・プ
ロセッサ・バスと、前記ローカル・プロセッサ・バスを介してデータ信号を
転送するために該バスに接続されたマイクロプロセッサ
と、オプション・カードを受容し、該オプション・カードと
データ信号を受渡しするためのオプション・バスと、データ信号を送るためのプレーナ入出力バスと、前記ローカル・プロセッサ・バスと前記オプション・バ
スと前記プレーナ入出力バス間のデータ信号の前記マイ
クロプロセッサとの受渡しを制御するために該３つのバ
スに接続されたバス制御装置と、複数のセグメントを有し、かつ前記プレーナ入出力バス
に直接接続されている入出力制御装置であって、第１の
セグメントが前記ローカル・プロセッサ・バスとデータ
信号を交換するためのシリアル・ポートであり、第２の
セグメントが前記ローカル・プロセッサ・バスとデータ
信号を交換するためのパラレル・ポートであり、第３の
セグメントが前記オプション・バスまたは前記プレーナ
入出力バスのいずれか選択された方のバスと接続するた
めの選択可能なインターフェースであり、かつ該第３の
セグメントが前記第１または第２のセグメントのいずれ
か１つを介してデータ信号を転送する準備が完了したこ
とを示すフィードバック信号を伝送するための信号ライ
ンを有し、データ信号の転送準備完了を示すかどうかを
選択的して操作により該信号ラインを該バス制御装置に
接続することを特徴とする該入出力制御装置と、からな
るパーソナル・コンピュータ・システム。
【請求項６】データ信号を送るための高速ローカル・プ
ロセッサ・バスと、前記ローカル・プロセッサ・バスを介してデータ信号を
転送するために該バスに接続されたマイクロプロセッサ
と、オプション・カードを受容し、該オプション・カードと
データ信号を受渡しするためのオプション・バスと、データ信号を送るためのプレーナ入出力バスと、前記ローカル・プロセッサ・バスと前記オプション・バ
スと前記プレーナ入出力バス間のデータ信号の前記マイ
クロプロセッサとの受渡しを制御するために該３つのバ
スに接続されたバス制御装置と、複数のセグメントを有し、かつ前記オプション・バスに
直接接続されている入出力制御装置であって、第１のセ
グメントが前記ローカル・プロセッサ・バスとデータ信
号を交換するためのシリアル・ポートであり、第２のセ
グメントが前記ローカル・プロセッサ・バスとデータ信
号を交換するためのパラレル・ポートであり、第３のセ
グメントが前記オプション・バスまたは前記プレーナ入
出力バスのいずれか選択された方のバスと接続するため
の選択可能なインターフェースであり、かつ該第３のセ
グメントが前記第１または第２のセグメントのいずれか
１つを介してデータ信号を転送する準備が完了したこと
を示すフィードバック信号を伝送するための信号ライン
を有し、データ信号の転送の障害となることを避けるた
めに該信号ラインを該システムのいずれの部品とも接続
しないことを特徴とする該入出力制御装置と、からなる
パーソナル・コンピュータ・システム。