JPH05173945A - パーソナルコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 局所プロセッサバスに直接的に記憶装置コン
トローラを結合することにより達成される高性能動作に
アドレス及びカウント機能が供給される記憶装置コント
ローラを提供することである。 【構成】 パーソナルコンピュータは、高速局所プロセ
ッサデータバスと、プロセッサと記憶メモリ装置との間
の通信を規制するために上記局所プロセッサに直接的に
結合された記憶装置コントローラとを有する。記憶装置
コントローラは、カウンタ及びカウンタと局所プロセッ
サバスとの間に挿入された双安定素子を有する。カウン
タ及び双安定素子は、データブロックの転送期間に局所
プロセッサバスに引き渡されたカウンタ状態データの変
化を防止する一方で、データブロックの転送期間にカウ
ンタのインクリメント及びデクリメントの一方を可能と
するために共働する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パーソナルコンピュ
ータ、特に、固定または着脱可能な媒体電磁記憶装置の
ような記憶メモリ装置によってデータ転送を制御するた
めの局所プロセッサバスに直接的に結合された小型コン
ピュータシステムインタフェース（ＳＣＳＩ）コントロ
ーラを用いるパーソナルコンピュータに関する。

【０００２】

【従来の技術】一般的なパーソナルコンピュータシステ
ム及びＩＢＭパーソナルコンピュータは、特に、現代社
会の多くの部分にコンピュータパワーを提供するために
広く使用されるようになった。通常、パーソナルコンピ
ュータシステムは、単一のシステムプロセッサと、付随
する揮発性及び不揮発性メモリ、ディスプレイモニタ、
キーボード、１つ以上のディスケットドライブ、固定デ
ィスクストレージ及び選択的なプリンタを有するシステ
ムユニットからなる、デスクトップ、フロアスタンド、
またはポータブルマイクロコンピュータとして規定され
うる。これらのシステムの顕著な特徴の１つは、これら
の要素を互いに接続するために母板またはシステムプレ
イナが使用されることである。これらのシステムは、主
に、単独のユーザに独立したコンピュータパワーを与え
るために設計され、個人的またはスモールビジネスによ
る購入のために安価とされる。このようなパーソナルコ
ンピュータシステムの例がＩＢＭ社製のパーソナルコン
ピュータＡＴ及びＩＢＭのパーソナルシステム／２ モ
デル２５、３０、Ｌ４０ＳＸ、５０、５５、６５、７
０、８０、９０及び９５である。

【０００３】これらのシステムは、２つの一般的なファ
ミリに分類される。第１のファミリは、通常、ファミリ
Ｉモデルと称され、ＩＢＭパーソナルコンピュータＡＴ
及び他の「ＩＢＭコンパチブル」マシンによって具現化
されるバスアーキテクチャを使用する。第２のファミリ
は、ファミリIIモデルと称され、ＩＢＭのパーソナルシ
ステム／２ モデル５０から９５によって具現化される
ＩＢＭのマイクロチャネルバスアーキテクチャを使用す
る。ファミリＩモデルは、典型的に、システムプロセッ
サとして広く普及しているインテルの８０８８または８
０８６マイクロプロセッサを使用した。これらのプロセ
ッサは、１メガバイトのメモリをアドレス決めする能力
を有する。ファミリIIモデルは、より高速のインテル社
製の８０２８６、８０３８６及び８０４８６マイクロプ
ロセッサを一般的には使用し、それらは、より低速なイ
ンテルの８０８６マイクロプロセッサをエミュレートす
るため実モードにおいて、または、幾つかのモデルのた
めに、１メガバイトから４ギガバイトまでアドレス範囲
を拡大するプロテクトモードにおいて動作可能である。
要約すれば、８０２８６、８０３８６及び８０４８６プ
ロセッサの実モードの特徴は、ハードウェアの互換性に
８０８６及び８０８８マイクロプロセッサ用に書かれた
ソフトウェアを提供する。

【０００４】パーソナルコンピュータの開発が進むにつ
れて、要素等のより広範な互換性を可能にする目的のた
めに、そのような装置のメーカとユーザとの間で制定さ
れた規格が提案されている。ある程度広範に受け入れら
れているような１つの規格は、記憶メモリ装置に対し
て、及び記憶メモリ装置からのデータ通信のための小型
コンピュータシステムインタフェース（ＳＣＳＩ）規格
である。この目的のために、「記憶メモリ装置」は、デ
ィジタル形式でデータを記憶することが可能な全ての装
置を含むものとして広義に規定され、特に、固定または
着脱可能な媒体電磁記憶装置（ハード及びフロッピディ
スクドライブとしても知られる）、電気光学、テープ、
及び他の記憶装置とされる。ＳＣＳＩコントローラは、
この発明に先行して公知であると共に使用されており、
当業者には熟知されているであろう。

【０００５】従来のパーソナルコンピュータシステムに
おいて、ＳＣＳＩコントローラは、任意選択的または付
属品装置として典型的に用意されており、付属品や、入
力／出力またはＩ／Ｏバスを介してシステムによりアク
セスされる。単一超大規模集積（ＶＬＳＩ）装置または
特定用途向けＩＣ（ＡＳＩＣ）チップとしてＳＣＳＩコ
ントローラを提供すること、及び局所プロセッサバスに
直接的にそのコントローラの結合を提供することが考え
られている。そのようなコントローラを提供する目的
は、データ転送の高速化の点で強化された性能を達成す
ることである。

【０００６】記憶装置コントローラを有する従来のシス
テムにおいて、カウンタは、インクリメントまたはデク
リメントし、データ転送のアドレス及びカウントを追跡
する。転送が進行するにつれて、アドレスがインクリメ
ントされ、カウントがデクリメントされる。カウントが
０に達した時に、転送が完了する。アドレス及びカウン
トは、各転送に関して、回数の倍数の１ずつによる変
化、または、１以上のインクリメントやデクリメントの
一方が可能とされる。もし、１以上のものによる変化が
許容されるならば、要求される論理は、広範なものとな
る。

【０００７】

【発明が解決しようとする課題及び課題を解決するため
の手段】上述の点を考慮して、この発明の目的は、局所
プロセッサバスに直接的に記憶装置コントローラを結合
することにより達成される高性能動作にアドレス及びカ
ウント機能が供給される記憶装置コントローラを提供す
ることである。この発明の目的を実現するために、同様
の問題のための以前の解決策と比較して、使用されるロ
ジックは簡略化され、そこでは、インクリメント及びデ
クリメントされるカウントのリリースは、進行中の転送
が完了した後のみに可能とされる一方、カウンタのイン
クリメント及びデクリメントは転送期間に発生する。

【０００８】この発明の他の目的は、カウント及びアド
レスデータを変化させる検査をテストできるようにする
ことである。この発明の目的を実現するために、この発
明を具体化するパーソナルコンピュータシステムの評価
は、製造及び使用の双方で容易とされる。

【０００９】

【実施例】この発明を具体化するマイクロコンピュータ
が図１中の１０で示される。コンピュータ１０は、付随
するモニタ１１、キーボード１２及びプリンタやプロッ
タ１４を有する。コンピュータ１０は、カバー１５を有
する。カバー１５は、図２に示されるように、ディジタ
ルデータを処理及び記憶するための電源駆動のデータ処
理及び記憶要素を受け入れるために、包囲されてシール
ドされた容量を規定するシャーシ１９と共働する。少な
くとも、これらの要素の特定のものは、シャーシ１９上
にマウントされる多層プレイナ２０または母板にマウン
トされ、上述で明らかにされたもの、並びにフロッピデ
ィスクドライブ、ダイレクトアクセス記憶装置、アクセ
サリカードまたは基板等の様々なフォームの他の付随さ
れる要素を含むコンピュータ１０の要素を電気的に相互
連結するための手段を供給する。

【００１０】シャーシ１９はベース及びリアパネルを有
し（図２）、磁気または光ディスクのためのディスクド
ライブ、テープバックアップドライブ等のようなデータ
記憶装置を受け入れるための少なくとも１つの開放区画
を規定する。例示の形態において、上部区画２２は、第
１のサイズ（３．５インチドライブのようなものとして
知られる）の周辺ドライブを収納するために使用され
る。その中に挿入されるディスケットを収納し、ディス
ケットを使用して、一般に知られているように、データ
を受信、記憶及び伝達することが可能な着脱可能な媒体
ダイレクトアクセス記憶装置であるフロッピディスクド
ライブは、上部区画２２に供給される。

【００１１】この発明の上述の構成に関係する前に、パ
ーソナルコンピュータシステム１０の一般的な動作の概
略を見直すことには意味がある。図３には、プレイナ２
０上にマウントされた要素、Ｉ／Ｏスロットへのプレイ
ナの接続、パーソナルコンピュータシステムの他のハー
ドウェアを含むこの発明によるシステム１０のようなコ
ンピュータシステムの種々の要素を記載しているパーソ
ナルコンピュータシステムのブロック図が示される。Ｃ
ＰＵ３２は、プレイナに接続される。何れかの適切なマ
イクロプロセッサは、ＣＰＵ３２として使用可能である
が、１つの好適なマイクロプロセッサは、インテル社か
ら販売される８０３８６である。ＣＰＵ３２は、高速Ｃ
ＰＵ局所バス３４により、バスインタフェースコントロ
ーラ３５、単一インラインメモリモジュール（ＳＩＭＭ
ｓ）としてここに示される揮発性ランダムアクセスメモ
リ（ＲＡＭ）３６、及びＣＰＵ３２に対する基本的な入
力／出力動作のための命令を記憶するＢＩＯＳ ＲＯＭ
３８に接続される。ＢＩＯＳ ＲＯＭ３８は、Ｉ／Ｏ装
置とＣＰＵ３２の動作システム間のインタフェースに使
用されるＢＩＯＳを含む。ＲＯＭ３８に記憶された命令
は、ＢＩＯＳの実行時間を減少させるためにＲＡＭ３６
に複写可能とされる。

【００１２】この発明は、図３のシステムブロック図に
特に関連して以下に示され、この発明による装置及び方
法は、プレイナ基板の他のハードウェア構造と共に使用
されることも考えられることが以下の記載の最初に理解
されよう。例えば、システムプロセッサは、インテル社
製の８０４８６マイクロプロセッサである。

【００１３】図３に戻って、ＣＰＵ局所バス３４（デー
タ、アドレス及びコントロール要素からなる）は、ま
た、数理コプロセッサ３９及びスモールコンピュータシ
ステムインタフェース（ＳＣＳＩ）コントローラ４０を
ＣＰＵ３２に結合する。コンピュータの設計及びオペレ
ーションの技術分野における当業者に知られているよう
に、ＳＣＳＩコントローラ４０は、リードオンリーメモ
リ（ＲＯＭ）４１、ＲＡＭ４２並びに図の右側に示され
るＩ／Ｏ接続により容易とされるような種々のタイプの
好適な外部装置に接続または接続可能とされる。ＳＣＳ
Ｉコントローラ４０は、固定または着脱可能な媒体電磁
記憶装置（ハード及びフロッピディスクドライブとして
知られる）、電気光学、テープ及び他の記憶装置のよう
なコントロール記憶メモリ装置の記憶装置コントローラ
として機能する。

【００１４】バスインタフェースコントローラ（ＢＩ
Ｃ）３５は、ＣＰＵ局所バス３４とＩ／Ｏバス４４を結
合させる。バス４４の手段により、ＢＩＣ３５は、Ｉ／
Ｏ装置やメモリ（図示せず）にさらに接続されるマイク
ロチャネルアダプタカード４５を収納するための複数の
Ｉ／Ｏスロットを有するマイクロチャネルバスのような
任意選択機能バスに結合される。Ｉ／Ｏバス４４は、ア
ドレス、データ及びコントロール要素を含む。

【００１５】Ｉ／Ｏバス４４には、グラフィック情報
（４８で示される）を記憶するための、また、イメージ
情報（４９で示される）を記憶するためのビデオＲＡＭ
（ＶＲＡＭ）に付随される映像信号プロセッサ４６のよ
うな種々のＩ／Ｏ要素が結合される。プロセッサ４６と
交換される映像信号は、ディジタル−アナログコンバー
タ（ＤＡＣ）５０を介してモニタや他の表示装置に供給
される。自然画入力／出力としてここに参照されるもの
と直接的にＶＳＰ４６を結合するための準備がされ、そ
れは、映像記録器／再生器、カメラ等の形態をとる。Ｉ
／Ｏバス４４は、また、ディジタルシグナルプロセッサ
（ＤＳＰ）５１に結合される。ＤＳＰ５１は、ＤＳＰ５
１及びこのような処理に含まれるデータによる信号処理
のためのソフトウェア命令を記憶することが可能な付随
する命令ＲＡＭ５２及びデータＲＡＭ５４を有する。Ｄ
ＳＰ５１は、オーディオコントローラ５５の装備による
オーディオ入力及び出力のプロセシングと、アナログイ
ンタフェースコントローラ５６の装備による他の信号の
処理を提供する。最後に、入力及び出力がフロッピディ
スクドライブ、プリンタまたはプロッタ１４、キーボー
ド１２、マウスまたはポインティングデバイス（図示せ
ず）を含む従来の周辺装置と交換されることにより、ま
た、シリアルポート手段により、Ｉ／Ｏバス４４は、電
気的消去／プログラム可能リードオンリメモリ（ＥＥＰ
ＲＯＭ）５９に付随するＩ／Ｏコントローラ５８に結合
される。

【００１６】ＳＣＳＩ記憶装置コントローラ４０により
供給される特定機能について説明すると、局所プロセッ
サバス３４のためのアドレス及びカウントデータが適切
な時間に発生されると共に過渡状態でテスト可能とされ
るために、そのような機能を実現するロジックの必要性
がある。さらに、上述の高性能マイクロプロセッサ及び
比較的速いクロックレートでのパフォーマンスのために
設計されたパーソナルコンピュータシステムにあって
は、ほぼ、１つの転送の終わりと次の転送の始まりとの
間でアドレス及びカウントデータが適切に変化されるこ
とを明確にする必要がある。従来のカウンタは、そのよ
うな動作を損なったり、また、禁止する制約を有する。
この発明と異なり、より遅い動作のカウンタにより生じ
る如何なる困難性をも、この発明は克服し、所望の機能
を実現しようとするものである。特に、この発明は、Ｓ
ＣＳＩ記憶装置コントローラ４０において、転送される
データブロックのためのアドレス及びカウントデータの
少なくとも一方を追跡し、また、局所プロセッサバス３
４を介してカウンタの状態を知らせることが可能な少な
くとも１つのカウンタ６０（図４）を提供する。データ
ブロックの転送の始まりでカウンタ６０の初期状態を示
すデータの局所プロセッサバスへの引き渡しを可能にす
るために、また、データブロックの転送中にその初期状
態のデータの引き渡しを継続するために、記憶装置コン
トローラ４０は、さらに、カウンタ６１と局所プロセッ
サバス３４との間に挿入された双安定素子６１（フリッ
プフロップ回路として示される）を有する。カウンタ６
０及び双安定素子６１は、データブロックの転送期間に
局所プロセッサバスに引き渡されたカウンタ状態データ
の変化を防止する一方で、データブロックの転送期間に
カウンタのインクリメント及びデクリメントの一方を可
能とするために共働する。好ましくは、別々のカウンタ
がアドレスのインクリメント及びデータブロックのデク
リメントのそれぞれのために設けられ、それぞれは、関
連の双安定素子またはフリップフロップを有する。

【００１７】図４に記載されると共に図示された配置
で、カウンタは、データブロックの転送プロセスが進行
する時に変化可能とされる。しかしながら、他のバスロ
ジックによる使用のために局所プロセッサバスに引き渡
されたデータは、バスロジックのために要求されるよう
に初期開始情報を示し続け、それによって、その意図す
る機能が実行される。サイクルの終わりで、双安定素子
は変化し、バスに新しい情報が引き渡されることが可能
となる。これは、バスタイミング要求に合致しながら、
然も、より少ないロジックを有するカウンタの使用を可
能とする。

【００１８】適切な双安定素子によって、さらに、カウ
ンタの変化している状態を確認することができる必要が
ある。カウンタ６０及び双安定素子６１に保持されたデ
ータを選択的に分岐するために、これらの素子の出力
は、マルチプレクサ６２を介して、記憶装置コントロー
ラプロセッサ等により読み出し可能とされる１対のレジ
スタにマルチプレクスされる。マルチプレクサは、デー
タ値のどのセットをレジスタへ持って行くかに関して命
令され、また、このように、双安定素子６１の入出力側
の選択的な読み出しが可能になる。

【００１９】

【発明の効果】本発明により、局所プロセッサバスに直
接的に記憶装置コントローラを結合することにより達成
される高性能動作にアドレス及びカウント機能が供給さ
れる記憶装置コントローラを提供できる。

【図面の簡単な説明】

【図１】この発明を具体化するパーソナルコンピュータ
の斜視図である。

【図２】シャーシ、カバー及びプレイナ基板を含むと共
に、これらの要素間の特定関係を示す、図１のパーソナ
ルコンピュータの特定要素の分解斜視図である。

【図３】図１及び図２のパーソナルコンピュータの特定
のコンポーネントのブロック図である。

【図４】図１から図３のパーソナルコンピュータの記憶
装置コントローラに組み入れられた特定の機能要素の略
図である。

【符号の説明】

６０ カウンタ ６１ フリップフロップ回路 ６２ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリー・ジェイムズ・ムーア アメリカ合衆国、フロリダ州ボカラトン、 ハンツマンプレイス 8371

Claims (5)

【特許請求の範囲】
1. 【請求項１】 高速局所プロセッサデータバスと、 上記局所プロセッサバスに直接的に結合された論理プロ
   セッサ装置であって、上記プロセッサ装置は、上記局所
   プロセッサバスを介してデータブロックの転送の発生を
   知らせることが可能であり、 上記プロセッサ装置と記憶メモリ装置との間の通信を規
   制するために上記局所プロセッサバスに直接的に結合さ
   れた記憶装置コントローラであって、上記記憶装置コン
   トローラは、転送されるデータブロックのためのアドレ
   ス及びカウントデータの少なくとも一方を追跡し、ま
   た、局所プロセッサバスを介してカウンタの状態を知ら
   せることが可能なカウンタを有し、さらに、上記記憶装
   置は、データブロックの転送の始まりで上記カウンタの
   初期状態を示すデータの上記局所プロセッサバスへの引
   き渡しを可能にするために、また、データブロックの転
   送中にその初期状態のデータの引き渡しを継続するため
   に、上記カウンタと上記局所プロセッサバスとの間に挿
   入された双安定素子を有し、上記カウンタ及び上記双安
   定素子は、データブロックの転送期間に局所プロセッサ
   バスに引き渡されたカウンタ状態データの変化を防止す
   る一方で、データブロックの転送期間にカウンタのイン
   クリメント及びデクリメントの一方を可能とするために
   共働するからなるパーソナルコンピュータシステム。
2. 【請求項２】 上記記憶装置コントローラは、１対のカ
   ウンタを有し、上記１対のカウンタの一方は、データブ
   ロックの転送期間にアドレスデータを追跡すると共にイ
   ンクリメントされ、上記１対のカウンタの他方は、デー
   タブロックの転送期間にカウントデータを追跡すると共
   にデクリメントされるような請求項１記載のパーソナル
   コンピュータシステム。
3. 【請求項３】 上記記憶装置コントローラは、上記カウ
   ンタの出力に接続されると共に上記カウンタの同一のも
   のに接続された対応する双安定素子の出力に接続された
   マルチプレクサを有し、上記マルチプレクサは、入力
   （ａ）としてデータブロックの転送期間に上記一方のカ
   ウンタの変化の状態を、また、上記対応する双安定素子
   により引き渡されるものとしての初期状態データ（ｂ）
   を受信し、上記マルチプレクサは、入力として受信され
   る状態表示の選択された１つを出力として引き渡すため
   に、制御可能であるような請求項２記載のパーソナルコ
   ンピュータシステム。
4. 【請求項４】 上記記憶装置コントローラは、１対の双
   安定素子を有し、それぞれは、上記１対のカウンタの対
   応する一方に結合されると共に上記１対のカウンタの対
   応する一方と共働するような請求項２記載のパーソナル
   コンピュータシステム。
5. 【請求項５】 高速局所プロセッサデータバスと、 上記局所プロセッサバスに直接的に結合された論理プロ
   セッサ装置であって、上記プロセッサ装置は、上記局所
   プロセッサバスを介して、データブロックの転送の発生
   を知らせることが可能であり、 上記プロセッサ装置と記憶メモリ装置との間の通信を規
   制するために上記局所プロセッサバスに直接的に結合さ
   れた記憶装置コントローラと、 上記記憶装置コントローラは、１対のカウンタを有し、
   上記１対のカウンタの一方は、データブロックの転送期
   間にアドレスデータを追跡すると共にインクリメントさ
   れ、上記１対のカウンタの他方は、データブロックの転
   送期間にカウントデータを追跡すると共にデクリメント
   され、上記カウンタは、転送されるデータブロックのた
   めに対応するデータを追跡し、また、それぞれは上記局
   所プロセッサバスを介してカウンタの状態を知らせ、 上記記憶装置は、さらに、１対の双安定素子を有し、そ
   れぞれは、データブロックの転送の始まりで上記対応す
   るカウンタの初期状態を示すデータの上記局所プロセッ
   サバスへの引き渡しを可能にするために、また、データ
   ブロックの転送中に初期状態データの引き渡しを継続す
   るために、上記カウンタの対応する一方と上記局所プロ
   セッサバスとの間に挿入され、上記カウンタ及び上記双
   安定素子は、データブロックの転送期間に上記局所プロ
   セッサバスに引き渡されたカウンタ状態データの変化を
   防止する一方で、データブロックの転送期間に上記カウ
   ンタのインクリメント及びデクリメントの一方を可能に
   するために一対で共働するように配列され、 上記記憶装置コントローラは、少なくとも上記カウンタ
   の一方の出力に接続されると共に、上記カウンタの同一
   のものに接続された対応する双安定素子の出力に接続さ
   れたマルチプレクサを有し、上記マルチプレクサは、入
   力（ａ）としてデータブロックの転送期間に上記一方の
   カウンタの変化の状態を、また、上記対応する双安定素
   子により引き渡されるものとしての初期状態データ
   （ｂ）を受信し、上記マルチプレクサは、入力として受
   信される状態表示の選択された１つを出力として引き渡
   すために制御可能とされるからなるパーソナルコンピュ
   ータシステム。