KR950005214B1 - 퍼스널 컴퓨터 시스템 - Google Patents

Abstract

내용 없음.

Description

퍼스널 컴퓨터 시스템

제1도는 본 발명을 구현하는 퍼스널 컴퓨터의 사시도.

제2도는 샤시, 커버 및 플레이너 보드를 비롯한 제1도의 퍼스널 컴퓨터의 일부 구성요소들 및 이들간의 상호관계를 보인 분해 사시도.

제3도는 제1도 및 제2도의 퍼스널 컴퓨터의 일부 구성요소들에 대한 개략도.

제4도 및 제5도는 본 발명에 따라 리세트 신호가 발생할 때 제3도의 퍼스널 컴퓨터의 동작을 예시하는 신호 챠트도.

* 도면의 주요부분에 대한 부호의 설명

10 : 컴퓨터 11 : 모니터

12 : 키이보드 14 : 프린터(혹은 플로터)

19 : 샤시 36 : RAM

38 : BIOS ROM 39 : 매스코프로세서(MCPU)

40 : SCSI 컨트롤러 44 : I/O 버스

46 : 비디오 신호 프로세서(VSP) 50 : D/A 변환기.

본 발명은 퍼스널 컴퓨터에 관한 것으로서, 특히 RESET 신호의 발생 동안에도 시스템의 동작 불능(system failures) 상태를 일으킴이 없이 프로세싱을 계속할 수 있는 퍼스널 컴퓨터에 관한 것이다.

퍼스널 컴퓨터들, 특히 IBM 퍼스널 컴퓨터들은 오늘날 현대 사회의 각종 분야에서 광범위하게 이용되고 있다. 퍼스널 컴퓨터 시스템은 일반적으로 단일 시스템 프로세서와 관련 휘발성 및 비휘발성 메모리를 지닌 시스템 유닛, 디스플레이 모니터, 키이보드, 하나이상의 디스켓 드라이브, 고정식 디스크 스토리지 및 옵션 프린터로 구성되는 데스크톱형, 플루어스탠딩형 혹은 포터블형 마이크로컴퓨터로서 정의된다. 이들 시스템의 두드러진 특징중의 하나는 상기 구성 요소들을 구성 요소들을 서로 연결시키기 위해 마더보드 혹은 시스템 주 기판을 이용한다는 점이다. 이들 시스템은 주로 단일 유져에 독립적인 계산(computing power)을 부혀하도록 설계됨과 아울러 개인이나 혹은 소규모 회사들이 매입하는데 있어 가격이 저렴하다. 상기와 같은 퍼스널 컴퓨터들의 예로써 IBM'S PERSONAL COMPUTER AT 및 IBM'S PERSONAL SYSTEM 12 Model 25, 30, Ｌ40SX, 50, 55, 65, 70, 80, 90 및 95가 있다.

이들 시스템은 크게 2개의 패밀리 분류된다. 제 1 패밀리는 일반적으로 Famiy I Models로 불리우는 것으로써 IBM PERSONAL COMPUTER AT 및 기타 “IBM Compatible”머신에서 찾아볼 수 있는 바와같은 버스 아키텍춰를 이용한다. 제 2 패밀리는 Family Ⅱ Models라고 하며, IBM's PERSONAL SYSTEM 12 Modele 50∼95에서 채용하는 IBM's MICRO CHANNEL 버스 아키텍춰를 이용한다. 초기에, Family I 모델들은 전형적으로 Intel 8080 혹은 8086 마이크로프로세서를 시스템 프로세서로서 채용했다. 이들 프로세서들은 1 megabyte의 메모리를 어드레스할 능력을 가지고 있다. 후에, Family I 모델 및 Family Ⅱ 모델들은 전형적으로 고속의 Intel 80286, 80386 및 80486 마이크로프로세서들을 치용했는데, 이 마이크로프로세서들은 리얼 모드(real mode)에서 저속의 Intel 8086마이크로 프로세서를 에뮬레이션 하거나 혹은 보호 모드(protected mode)에서 일부 모델에 대해 어드레싱 범위를 1 megabyte에서 4 Gigabytes로 확장시킬 수 있는 동작을 한다. 본질적으로, 80286, 80386 및 80486 마이크로프로세서의 리얼 모드 특성은 8086 및 8088 마이크로프로세서를 위해서 작성된 소프트웨어와 하드웨어적인 호환성을 제공한다.

INTEL X86 마이크로프로세서를 활용하는 상기와 같은 퍼스널 컴퓨터에서, 시스템 CPU 역할을 하는 상기 마이크로프로세서는 시스템의 초기 전원 투입시에 또는 임의 동작 조건(이 경우는 HOTRESET 신호)하에서 발생되는 소정의 RESET신호에 의해 리세트될 수 있다. X86 프로세서의 리세트는 진행중에 임의 동작을 종결(termin ation)시켜 프로세서를 알려진 상태(known state)로 리턴시킨다. 진행중인 처리 싸이클의 비정상적인 종결은 여러가지 이유로 컴퓨터 시스템의 동작을 불능 상태에 놓이게 할 수 있다. 이는 특히 컴퓨터 시스템이 상기한 패밀리 Ⅱ 시스템들중 하나로된 시스템인 경우에 더욱 그러하다. 예컨대, 만일 RESET 신호가 마이크로프로세서에 의해 수신되고 그리고 이와함께 마이크로프로세서가 HOLD 신호도 수신하였다고 하면, 마이크로 프로세서는 홀드 신호 인식을 알리는 홀드 인식 신호(HLDA)를 내보낼 수 없게 됨으로 이로인하여 시스템에 의한 프로세싱의 정상적인 흐름은 론란에 빠지게 된다. 마찬가지로, 설혹 RESET에 의해 트리거(trigger)되는 리세트 구간동안 수신된 신호에 대하여 HOLD 신호가 리셋이 일어나기 전에 내보내졌다 하더라도 그후 곧 HLDA 신호는 리셋으로 상실되어 버릴 것이므로 앞에서와 같은 에러를 초래하게 될 것이다. 활성 버스 주기(an activebus cycle) 동안 수신되는 RESET는 버스 주기의 단절을 야기할 수 있으며 또한 슬레이브 디바이스를 회복 할수 없는 상태에 놓이게 하는 시스템 에러를 야기할 수 있다. 마지막으로 만일 관련 시스템이 대체 마스터들(alternate masters)을 로컬 프로세서상에 수용할 수 있는 시스템인 경우, 디폴트 시스템 프로세서(CUP)에 의한 RESET의 수신은 프로세서로하여금 대체 마스터들에 관한 로컬 프로세서 데이타 버스의 상태(statatus)에 관계없이 로컬 버스의 리세팅을 요구하도록 한다.

Intel X86 프로세서가 지니는 상기와 같은 문제점들이 인식되어 왔다. 이에대한 하나의 해결책이 Culery에게 허여된 미합중국 특허 제 4,787,031호(1988.11.22)에 제안되어 있는데, 여기서 RESET 신호는 임의의 계류중인 마이크로프로세서 HOLD 신호가 이용될때까지 대기상태에 놓인다. 그러나, 이와 같은 해결책은 HOLD 신호가 생산될 가능성이 놓고, 이로인하여 처리 주기의 단절이 발생하거나 혹은 디폴트 마스터와 대체 마스터들간의 불필요한 충돌(contention)이 야기되어 시스템의 일부가 미정상태(indeterminate state)에 놓이게 될 수 있는 문제점을 갖는다.

이점을 감안하여, 본 발명은 혹시 정상적인 프로세싱의 파괴를 초래할 수 있는 RESET 신호가 수신되더라도 처리 순서가 잡혀있는 프로세싱을 계속되게하는 것을 목적으로 한다. 본 발명은 이와같은 목적을 실현하기 위해서, RESET 신호 인식하면, 마이크로프로세서와 관련 로컬 프로세서 버스의 상태(status)를 확인하여 정상적인 프로세싱이 흐름이 계속될 수 있는 때에만 RESET 신호가 효력을 발생하도록 구성된다.

본 발명의 상기 목적 및 기타 목적들이 첨부 도면을 참조로하 다음의 상세한 설명으로부터 더욱 분명해질 것이다.

도면에서 본 발명을 구현하는 마이크로 컴퓨터는 도면부호 10으로 표시했다.(제1도). 상기 컴퓨터(10)는 모니터(11), 키어보드(12) 및 프린터 혹은 플로터(14)를 구비한다. 컴퓨터(10)는 제 2 도에 보인바와 같이 디지탈 데이타를 처리 및 저장하는 데이타 처리 및 저장 요소들을 수납하기 위한 밀폐량을 구획하는데 있어 샤시(19)와 협동하는 커버(15)를 구비한다. 이들 구성 요소들중 적어도 일부는 다중층 주 기판(20) 또는 마더보드 상에 장착되는데, 상기 다중층 주 기판은 또한 샤시(19)에 장착되어 상기 구성요소들을 비롯한 컴퓨터(10)의 구성요소들 및 플로피 디스크 드라이브, 각종 직접 억세스 저장 디바이스, 악세서리 카드(또는 보드)등과 같은 기타 관련 구성 요소들을 전기적으로 상호 접속하는 수단을 제공한다. 샤시(19)는 베이스 및 리얼 패널(rear panel)을 구비하며, 자기 또는 광 디스크용 디스크 드라이브, 테이브 백업 드라이브등과 같은 데이타 저장 디바이스를 수납하기 위한 적어도 하나의 개방베이(openm bay)를 구획하고 있다. 예시된 형태에서, 상부 베이(22)는 제 1 크기의 주변 드라이브(3.5인치 드라이브)를 수납하도록 되어 있다. 상부 베이(22)에는 플로피 디스크 드라이브와, 그리고 자체에 삽입되는 디스켓을 수납할 수 있으며 공지된 바와같이 이 디스켓을 이용하여 데이타를 수신, 저장 및 전송하는 착탈식 직접 억세스 저장 디바이스가 제공된다.

상기와 같은 구조를 본 발명에 결부시키기에 앞서, 퍼스널 컴퓨터 시스템(10)의 일반적인 동작을 개략적으로 설명하기로 한다. 제 3 도는 퍼스널 컴퓨터에 대한 개략선도로써, 주 기판(20)상에 장착되는 구성요소, I/O 슬롯으로의 상기 주 기판 연결부 및 퍼스널 컴퓨터 시스템의 기타 하드웨어를 비롯하여 본 발명에 따른 시스템(10)과 같은 컴퓨터 시스템의 각종 구성요소들이 예시되어 있다. 주 기판에는 시스템 프로세서(32)가 연결된다. CPU(32)는 소정의 마이크로프로세서로도 이용될 수 있지만은 Intel 80386이 적합하다. CPU(32)는 고속 CPU 로컬 프로세서 데이타 버스(34)를 통해서 버스 인터페이스 제어유닛(35), 휘발성 랜덤 엑세스 메모리(RAM)(36) (여기서는 단일의 인라인형 메모리 모듈들(SIMMs)로 나타냄) 및 BIOS ROM (38)에 연결되는데, 상기 BIOS ROM(38)에는 CPU(32)로의 기본 입력/출력 동작에 대한 명령이 저장된다. BIOS ROM(38)은 I/O 디바이스와 마이크로프로세서(32)의 연산 시스템 사이를 인테페이스 하는데 이용되는 BIOS를 포함하고 있다. ROM(38)에 저장된 명령은 RAM(36)내로 복사되어, BIOS의 실행시간을 감소시킬 수 있다.

본 발명은 특허 제 3 도의 시스템 블럭선도와 관계하여 설명하고 있지만은, 여러 가지 다른 주 기판의 하드웨어적인 구성으로도 본 발명 장치 및 방법을 활용할 수 있다. 예컨데, 시스템 프로세서는 Intel 80486 마이크로 프로세서로 될 수 있다.

이제 제 3 도에서, 고속 CPU 로컬 프로세서 데이타 버스(34) (데이타, 어드레스 및 제어 성분을 가짐)는 또한 매스코프로세서(39) 및 소형 컴퓨터 시스템 인터페이스(SCSI) 컨트롤러(40)과 마이크로 프로세서(32)와의 연결을 제공한다. SCSI 컨트롤러(40)는 본 기술분야에 전문지식을 가진자에게 잘 공지된 바와같이 판독 전용 메모리(ROM)(41), RAM(42) 및 도면 우측에 표시된 I/O 연결부에 의해 이용되는 각종의 외부 디바이스와 연결될 수 있다. SCSI 컨트롤러(40)는 고정식 혹은 착탈식 미디어 전자기 저장 디바이스(하드 및 프로피 디스크 드라이브로 알려짐) 전기 광학. 테이프 및 기타 저장 디바이스와 같은 저장 메모리 디바이스를 제어하는 데 있어 저장 컨트롤러로서 역할을 한다. 버스 인터페이스 컨트롤러(BIC)(35)는 고속 CPU 로컬 프로세서 데이타 버스(34)와 I/O버스(44)를 결합시킴과, 아울러, 여러 가지 다른 기능들 중에 프로토콜 변역기, 메모리 컨트롤러 및 DMA 컨트롤러로서 역할을 한다. 버스(44)를 통해서, BIC(35)는 MICRO CHANNEL 어댑더 카드(45)를 수납하는 다수의 I/O 슬롯을 갖는 MICRO CHANNEL과 같은 광학적 특성 버스와 결합되며, 상기 카드(45)를 또한, I/O디바이스 또는 메모리(도시않됨)에 연결된다. I/O버스(44)는 어드레스, 데이타 및 제어성분을 포함하고 있다. I/O 버스(44)는 MICRO CHANNEL 명세가 아닌 다른 명세를 버스 하도록 구성된다. 문자 정보를 저장함과 아울러과 영상 또는 그래픽 정보(49도 표시)를 저장하는 비디오 RAM(VRAM)과 관련된 비디오 신호 프로세서(46)와 같은 각종 I/O 성분들이 I/O버스(44)를 따라 결합된다. 프로세서(46)에 의해 교환된 비디오 신호는 D/A 변환기(50)를 통해 모니터 및 다른 디스플레이 디바이스로 전송된다. VSP(46)를 자연 영상 입력/출력으로 언급되는 것과 직접 연결할수 있는데, 상기 자연 입력/출력은 비디오 레코더/플레이어, 카메라 등의 형태를 취한다. I/O버스(44)는 또한 디지탈 신호 프로세서(DSP)(51)와 결합되는데, 이 DSP(51)는 관련 명령 RAM(52) 및 DSD(51)에 의한 신호 처리용 소프트웨어 명령 및 이와같은 처리에 포함되는 데이타를 저장하는데 이용가능한 데이타 RAM(54)을 가지고 있다. DSP(51)는 오디오 컨트롤러(55)에 의한 오디오 입력 및 출력의 처리 및 아날로그 인터페이스 컨트롤러(56)에 의한 다른 신호들의 처리를 제공한다. 마지막으로, I/O 버스(44)는 관련 EEPROM(59)을 갖는 입력/출력 컨트롤러(58)와 결합되는데, 상기 EEPROM(59)에 의해 입력 및 출력이 플로피 디스크 드라이브, 프린터 혹은 플로터(14), 키이보드(12), 마이스 또는 포인팅 디바이스(도시않됨)을 비롯한 통상적인 주변장치 및 직렬포트에 의해 교환된다.

퍼스널 컴퓨터(10)에 제공되는 기능들에 대한 상세한 설명에 앞서, 먼저 멀치플 마스터 혹은 버스 마스터로 알려진 것의 퍼스널 컴퓨터에 의한 지원에 대해 생각하는 것이 적절하다. 여기서“마스터”는 프로세서 혹은 버스 및 드라이브 어드레스, 데이타에 대해 이득 제어하고 그리고 버스상의 신호들을 제어하도록된 임의 회로이다. 이와같은 성능들을 가짐으로써, 마스터 디바이스가 시스템 메모리와 다른 디바이스들 사이에서 정보를 전송할 수 있게된다.

마스터들을 3개의 형태-시스템 마스터 (일반적으로 CPU), DMA 컨트롤러 및 버스 마스터-로 분할하는 것이 제안되었다. 시스템 마스터는 시스템 구성을 제어 및 관리 한다. 이것은 대개 시스템에서 디폴트 마스터이다. 디폴트 마스터는 어떠한 마스터도 버스를 필요로 하지 않을때 버스를 소유한다. DMA 마스터는 DMA 슬레이브와 메모리 슬레이브 사이에 데이타를 전송하는 특별 형태의 마스터이며, 버스에 대한 중재를 행하지 않지만은 중재기인 DMA 슬레이브를 보조한다. 버스 마스터는 버스의 이용을 중재하며, I/O 슬레이브 또는 메모리 슬레이브와의 정보 전송을 지원한다. 디바이스를 “버스 마스터”로 하는 것은 버스 마스터가 반드시 프로세서를 필요로 하는 것만은 아니기 때문에 혼란이 야기될 수 있다. 또한, 버스 마스터는 다른 버스 마스터에 의해 엑세스될 때 슬레이브로서 요청될 수 있다. 버스 마스터는 중재를 통해 버스를 이득 제어하고 그리고 확정된 버스 주기의 실행을 제어할 수 있는 성능으로 구분된다.

일반적으로 세가지 종류의 버스 마스터가 있는바. 다시말해서 완전기능 컨트롤러, 특별기능 컨트롤러 및 프로그램 가능 특별기능 컨트롤러가 있다. 이들 사이의 기본적인 차이점은 유연성, 기능 및 가격이다. 완전 기능 버스 마스터는 유연성 및 기능이 가장 뛰어나며 가격이 비싸다. 전형적으로, 완전 기능 버스 마스터는 자체의 프로그램가능 CPU를 가지며 연산 시스템 소프트웨어를 비롯한 모든 시스템 자원을 제어할 수 있다. 특별 기능 컨트롤러는 유연성 및 기능이 낮으며, 가격 또는 저렴하다. 전형적으로, 특별기능 컨트롤러는 특별기능을 실행하기 위해 논리 회로를 사용하지만은 CPU는 없으며, 다른 마스터로 부터 어떠한 지원도 필요로 하지 않는다. 프로그램 가능 특별 기능 컨트롤러는 버스 마스터의 기능 및/또는 실행 특성을 변형시킬 수 있다. 이와같은 변형은 처리 유닛의 이용 또는 세트 가능한 레지스터를 통해 달성될 수 있다.

CPU(32), 및 SCSI 컨트롤러(40)는 고속 로컬 프로세서 데이타 버스(34)에 직접 연결되는 마스터로서 역할을 하는데 반해, I/O 컨트롤러(58), DSP(51), VSP(46) 및 MICRO CHANNEL 슬롯에 장착되는 악세서리 보드(45)는 모두 입력 출력 버스(44)에 직접 결합된 마스터로서 역할을 한다.

본 발명에 따르면, 여기에서 X86 RESET 또는 CPU RESET 신호로 알려진 신호는 리세트 조건에 응답하여 BIC(35)가 로컬 프로세서 데이타 버스(34) 및 입력/출력 버스(44)의 제어를 얻은 후에만 BIC(35)에 의해 발생된다. 여기서, 리세트 조건들은(Intel 80286, 80386 및 80496 마이크로프로세서에 관련된 기술 자료들에 정의된 바와 같이) 차단주기 및 HOTRESET 신호를 포함하는 것으로 되어있다.

HOTRESET는 프로세서를 기존 상태(a known state)로 리턴할 필요성을 표시하는 소프트웨어적으로 발생되는 신호를 언급하는데 이용되는 신호 이름이다. 버스 인터페이스 컨트롤러(35)는 CPU 마이크로프로세서(32)의 리세트를 초기화 하도록 된 리세트 신호의 수신을 인식하고, 버스 인터페이스 컨트롤러가 잠정적으로 상기 억세스를 요청하는 디바이스들중 어느것에 의한 로컬 프로세서 데이타 버스(34) 및 입력/출력 버스(44)로의 엑세스를 금지시킬때까지 마이크로프로세서로의 리세트 신호의 전송을 보류한다. 본 발명과 공동으로 소유되고 그리고 현재 계류 중인-날짜로 출원된 미합중국 특허 제-호에 보다 상세히 기술된 바와같이, BIC(35)는 상기 버스와 임의 신호들(ARBUS 0, 1, 2, 3 : PREEMPＴ＃; 및 BURST＃)과의 교환으로 I/O 버스(44)에 대한 중앙 중재 제어 포인트(CACP)로서 역할을 하고 또한 CACP, I/O 버스(44) 및 로컬 프로세서 데이타 버스(34)에 직접 연결된 마스터들과 임의의 신호들(ARBUSO, 1, 2, 3 : PREEMPT＃ ; BURSＴ＃ ; BRQ1＃ 내지 BRQn＃ ; BGT1＃ 내지 BGTn＃ ; CACP_HOLD ; CACP_HLDA : CPU HOLD ; 및 CPU_HLDA)과의 교환으로 로컬 버스 중재 제어 포인트(LBACP)로서 역할을 한다. 이들 신호중 일부가 제 4 도 및 5도에 나타있는데, 여기서 본 발명에 따른 퍼스널 컴퓨터(10)의 동작 시퀀스가 예시된다. 제 4 도 및 5도의 선도 각각에서 시간의 흐름은 라인 CLK2에서의 클럭 주기로 나타냈다.

제 4 도의 시퀀스에서, HOTRESET가 요청되어 제 1 포인트(1)에서, 디폴트 마스터가 입력/출력 버스(44)를 제어하는 동안 계류 상태에 놓인다. 이 경우, BIC(35)는 제 2 포인트(2)에서 CPU_HOLD 신호를 활성화한다. 이어서, 제 3 포인트(3)에서, 프로세서는 인식 신호 CPU_HLDA의 발부와 함께 버스를 포기하여 BIC(35)가 계류중인 RESET요청을 하도록 한다. 이어서, CPU_RESET는 BIC(35)에 의해 활성화되고, CLK2의 40주기동안 리세트 절차가 활성화 된다(제 4 포인트(4) 및 제 5 포인트(5) 사이에 나타남). 리세트 절차가 완료되면, 시스템은 초기화 상태에 도달하고 그리고 BIC(35)는 만일 버스 마스터 요청이 계류 상태에 있지 않을 경우 CPU_HOLD를 비활성화 한다.

제 5 도의 시퀀스는 중재 주기동안 HOTRESET 신호의 수신을 예시한다. 제 1 포인트 (1)에 나타낸 바와같이, HOTRESET는 시스템에 의해 요청되며 ARB/GNT＃가 활성화 된다. 그후, 제 2 포인트(2)에서 CPU_HOLD가 활성화 되고 그리고 나서 제 3 포인트(3)에서 프로세서가 버스를 포기한다. 그후, CPU_RESET가 CLK2의 40주기동안(제 4 포인트(4)와 제 5 포인트(5) 사이에서) BIC(35)에 의해 활성화 되고, 그리고 제 6포인트(6)에서, 프로세서는 내부 초기화이후 홀드 상태에 들어간다. 이어서 제 7 포인트(7)에서 BIC(35)의 CACP는 요청 입력/출력 마스터에 버스를 자유로이 부여한다.

본 발명의 실시에에 제시된 도면 및 명세서에서 특정 용어들이 사용되고 있지만 이들 용어들은 단지 예시적인 것일뿐 제한적인 목적을 갖지는 않는다.

Claims (12)

1. 퍼스널 컴퓨터 시스템에 있어서, 고속 로컬프로세서 데이타 버스와 ; 입력/출력 데이타 버스와 ; 상기 고속 로컬프로세서 데이타 버스에 직접 연결된 리세트 가능한 마이크로프로세서와; 그리고 상기 로컬프로세서 버스 및 상기 입력/출력 데이타 버스에 직접 연결되어서 상기 로컬프로세서 버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 로컬프로세서 버스로의 엑세스를 위해 상기 로컬프로세서 버스에 직접 연결된 임의의 다른 마스터 디바이스들과 상기 리세트가능한 마이크로프로세서 사이에서 중재를 제공하고 그리고 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 입력/출력 데이타 버스에 직접 연결된 임의 디바이스들과 상기 로컬프로세서 데이타 버스 사이에서 중재를 제공하며, 또한, 상기 마이크로프로세서의 리세트를 시작케하는 된 리세트 신호를 수신하되, 상기 디바이스들 및 마이크로프로세서중 어느것에 의한 상기 로컬 프로세서 데이타 버스 및 상기 입력/출력 버스로의 억세스를(버스 인터페이스 컨트롤러가)금지시킬 때까지 상기 마이크로프로세서에 리세트 신호의 전송을 보류(diferring)하는 버스 인터페이스 컨트롤러를 구비한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
2. 제 1 항에 있어서, 상기 인터페이스 컨트롤러는 리세트 신호의 수신에 응답하여, 상기 입력/출력 버스와 상기 로컬 프로세서 버스의 제어를 장악(capturing)하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
3. 제 2 항에 있어서, 상기 버스 인터페이스 컨트롤러는 리세트 신호의 수신에 응답하여, 상기 마이크로프로세서가 상기 입력/출력 버스 및 상기 로컬 프로세서데이타 버스를 제어하고 있는 동안에 상기 마이크로프로세서에 대하여 홀드 신호를 발생하며 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서의 해제(relense)를 늦추도록 한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
4. 제 3 항에 있어서, 상기 버스 인터페이스 컨트롤러는 리세트 신호에 응답하여, 입력/출력 데이타 버스에, 직접 연결된 디바이스가 상기 입력/출력 버스 및 상기 로컬 프로세서데이타 버스를 제어하고 있는 동안에, 상기 마이크로프로세서에 홀드 신호를 발생하여 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 늦추도록 한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
5. 퍼스널 컴퓨터 시스템에 있어서, 고속 데이타 버스와 ; 입력/출력 데이타 버스와 ; 상기 고속 데이타 버스에 연결된 리세트 가능한 마이크로프로세서와 ; 상기 고속 데이타 버스에 직접 연결된, 휘발성 데이타 저장을 위한 휘발성 메모리와 ; 비휘발성 데이타 저장을 위한 비휘발성 메모리와 ; 상기 고속 데이타 버스와 상기 비휘발 메모리에 직접 연결되어, 상기 비휘발 메모리와 통신을 조정하는 저장 컨트롤러(storage controller)와 ; 그리고 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스에 연결되어, 상기 고속 데이타버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 로컬 프로세서 데이타 버스로의 액세스를 위해 상기 저장 컨트롤러와 상기 리세트 가능한 마이크로프로세서 사이에서 중재를 제공하며, 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 입력/출력 데이타 버스에 직접 연결된 임의의 디바이스들과 상기 로컬 프로세서 데이나 버스 사이에서 중재를 제공하고 또한 상기 마이크로프로세서의 리세트를 시작케하는 리세트 신호를 수신하되, 상기 디바이스플과, 상기 마이크로프로세서 및 상기 저장 컨트롤러 중 어느 것에 의한 상기 로컬 프로세서 데이타 버스 및 상기 입력/출력 버스로의 억세스를(버스 인터페이스 컨트롤러가) 금지시킬 때까지 상기 마이크로프로세서로의 리세트 신호의 전송을 보류하는 버스 인테페이스 컨트롤러를 구비한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
6. 제 5 항에 있어서, 상기 인터페이스 컨트롤러는 리세트 신호의 수신에 응답하여, 상기 입력/출력 버스와 상기 로컬 프로세서 데이타 버스의 제어를 장악(capturing)하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
7. 제 6 항에 있어서, 상기 버스 인터페이스 컨트롤러는 리세트 신호의 수신에 응답하여, 상기 마이크로프로세서가 상기 입력/출력 버스 및 상기 로컬 프로세서데이타 버스를 제어하고 있는 동안 상기 마이크로프로세서에 홀드 신호를 발생하여 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서 버스의 해제를 늦추도록 한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
8. 제 6 항에 있어서, 상기 버스 인터페이스 컨트롤러는 리세트 신호의 수신에 응답하여, 입력/출력 데이타 버스에 직접 연결된 디바이스가 상기 입력/출력 버스와 상기 로컬 프로세서 데이타 버스를 제어하고 있는 동안에 상기 마이크로프로세서에 홀드 신호를 발생하여 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 늦추도록 한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
9. 퍼스널 컴퓨터 시스템에 있어서, 고속 데이타 버스와 ; 상기 고속 데이타 버스에 직접 연결된 마이크로 프로세서와 ; 상기 고속 데이타 버스에 직접 연결된 수치 코프로세서(numeric co-processor)와 ; 상기 고속 데이타 버스에 연결된, 휘발성 데이타 저장을 위한 휘발성 메모리와 ; 비휘발성 데이타 저장을 위한 비휘발성 메모리와 ; 상기 고속 로컬 프로세서 데이타 버스와 상기 비휘발성 메모리에 직접 연결되어, 상기 비휘발성 메모리와의 통신을 조정하는 저장 컨트롤러와 ; 입력/출력 데이타 버스와 ; 상기 입력/출력 데이타 버스에 직접 연결된 입력/출력 컨트롤러와 ; 상기 입력/출력 버스에 직접 연결된 디지털 신호 프로세서와 ; 상기 입력/출력 데이타 버스에 직접 연결된 비디오 신호 프로세서와, 그리고 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스에 연결되어, 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 고속 데이타 버스로의 엑세스를 위해 상기 고속 데이타 버스에 직접 연결된 상기 저장 컨트롤러와 상기 마이크로프로세서 사이에서 중재를 제공하며, 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 입력/출력 데이타 버스와 상기 고속 데이타 버스에 직접 연결된 상기 비디오 신호 프로세서와 상기 디지탈 신호 프로세서 및 상기 입력/출력 컨트롤러 사이에서 중재를 제공하며, 또한 상기 마이크로프로세서의 리세트를 시작케하는 리세트 신호를 수신하되, 상기 마이크로프로세서, 상기 저장 컨트롤러, 상기 입력/출력 컨트롤러, 상기 디지털 신호 프로세서 및 상기 비디오 신호 프로세서중 어느것에 의한 상기 로컬 프로세서 데이타 버스 및 입력/출력 버스로의 엑세스를(버스 인터페이스 컨트롤러가) 금지시킬때까지 리세트 신호의 전송을 보류하는 버스 인터페이스 컨트롤러를 구비하는 것에 특징이 있는 퍼스널 컴퓨터 시스템,
10. 제 9 항에 있어서, 상기 인터페이스 컨트롤러는 리세트 신호의 수신에 응답하여 상기 입력/출력 버스와 상기 로컬 프로세서 데이타 버스의 제어를 장악(capturing)하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
11. 제10항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서에 홀드 신호를 발생하여 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서 데이타 버스의 해제를 늦추도록 한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
12. 제11항에 있어서, 상기 버스 인터페이스 컨트롤러는 리세트 신호의 수신에 응답하여, 상기 입력/출력 데이타 버스에 직접 연결된 디바이스가 상기 입력/출력 버스와 상기 로컬 프로세서 데이타 버스를 제어하고 있는 동안에 상기 마이크로프로세서에 홀드 신호를 발생하여 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서 데이타 버스의 해제를 늦추도록 한 것에 특징이 있는 퍼스널 컴퓨터 시스템.