KR920022077A - 퍼스널 컴퓨터 시스템 - Google Patents

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KR920022077A
KR920022077A KR1019920007144A KR920007144A KR920022077A KR 920022077 A KR920022077 A KR 920022077A KR 1019920007144 A KR1019920007144 A KR 1019920007144A KR 920007144 A KR920007144 A KR 920007144A KR 920022077 A KR920022077 A KR 920022077A
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폴 훠코 다이넬
안토니오 허넨디즈 루이스
매티슨 에릭
리 묄러 데니스
헨리 레이몬드 조나단
타사코리 에스매일
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하워드 지. 피거로아
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

내용 없음

Description

퍼스널 컴퓨터 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제1 및 제2도의 퍼스널 컴퓨터의 일부 구성 요소들에 대한 개략도.
제4도 및 5도는 본 발명에 따라 리세트 신호가 발생할 때 제3도의 퍼스널 컴퓨터의 동작을 예시하는 신호 챠트도.

Claims (12)

  1. 퍼스널 컴퓨터 시스템에 있어서, 고속 로컬프로세서 데이타 버스와; 입력/출력 데이타 버스와; 상기 로컬프로세서 버스에 직접 연결된 리세트 가능한 마이크로프로세서와; 그리고 상기 로컬프로세서 버스 및 상기 입력/출력 데이타 버스에 직접 연결되어서 상기 로컬프로세서 버스와 상기 입력/출력 데이타 버스사이에 통신을 제공하고, 상기 로컬프로세서 버스로의 엑세스를 위해 상기 로컬프로세서 버스에 직접 연결된 임의의 다른 마스터 디바이스들과 상기 리세트가능한 마이크로프로세서 사이에서 중재를 제공하고 그리고 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 입력/출력 데이타 버스에 직접 연결된 임의 디바이스들과 상기 로컬프로세서 사이에서 중재를 제공하며, 또한 상기 마이크로프로세서의 리세트를 초기화하도록 된 리세트 신호의 수신을 인식함과 아울러 자신(버스 인터페이스 컨트롤러) 이 잠정적으로 상기 엑세스를 요청하는 디바이스들중 어느것에 의한 로컬 프로세서 버스 및 입력/출력 버스로의 액세스를 금지시킬때까지 리세트 신호의 전송을 보류(diferring)하는 버스인터페이스 컨트롤러를 구비한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  2. 제1항에 있어서, 상기 인터페이스 컨트롤러는 상기 입력/출력 버스와 상기 로컬 프로세서 버스의 제어를 포획(capturing)하므로써 리세트 신호의 수신에 응답하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  3. 제2항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서에 홀드 신호를 발부하고 그리고 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 기다림으로써 상기 마이크로프로세서가 상기 입력/출력 버스 및 상기 로컬 프로세서를 제어하는 구간(interval)동안 리세트 신호의 수신에 응답하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  4. 제3항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서에 홀드 신호를 발부하고 그리고 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 기다림으로써 상기 입력/출력 데이타 버스에 직접 연결된 디바이스가 상기 입력/출력 버스 및 상기 로컬 프로세서를 제어하는 구간(interval)동안 리세트 신호의 수신에 응답하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  5. 퍼스널 컴퓨터 시스템에 있어서, 고속 데이타 버스와; 입력/출력 데이타 버스와;상기 고속 데이타 버스에 연결된 리세트 가능한 마이크로프로세서와; 상기 고속 데이타 버스에 직접 연결되어, 데이타를 휘발성으로 저장하는 휘발성 메모리와; 데이타를 비휘발성으로 저장하는 비휘발성 메모리와; 상기 고속 데이타 버스와 상기 비휘발 메모리에 직접 연결되어, 상기 비휘발 메모리와 통신을 조정하는 저장 컨트롤러(storage controller)와; 그리고 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스에 연결되어, 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 로컬 프로세서 버스로의 엑세스를 위해 상기 저장 컨트롤러와 상기 리세트 가능한 마이크로프로세서 사이에서 중재를 제공하며, 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 입력/출력 데이타 버스에 직접 연결된 임의의 디바이스들과 상기 로컬 프로세서 버스사이에서 중재를 제공하고 또한 상기 마이크로프로세서의 리세트를 초기화 하도록 된 리세트 신호의 수신을 인식함과 아울러 자신(버스인터페이스 컨트롤러)이 임의의 디바이스들, 상기 마이크로프로세서 및 상기 저장 컨트롤러 중 어느것에 의한 상기 로컬 프로세서 버스 및 상기 입력/출력 버스로의 억세스를 금지시킬 때까지 상기 마이크로프로세서로의 리세트 신호의 전송 보류하는 버스 인터페이스 컨트롤러를 구비한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  6. 제5항에 있어서, 상기 인터페이스 컨트롤러는 상기 입력/출력 버스와 상기 로컬 프로세서 버스의 제어를 포획(capturing)하므로써 리세트 신호의 수신에 응압하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  7. 제6항에 있어서 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서에 홀드 신호를 발부하고 그리고 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 기다림으로써 상기 마이크로프로세서가 상기 입력/출력 버스 및 상기 로컬 프로세서를 제어하는 구간(lnterval) 동안 리세트 신호의 수신에 응답하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  8. 제6항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서에 홀드 신호를 발부하고 그리고 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 기다림으로써 상기 입력/출력 데이타 버스에 직접 연결된 디바이스가 상기 입력/출력 버스 및 상기 로컬 프로세서를 제어하는 구간(interval)동안 리세트 신호의 수신에 응답하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  9. 퍼스널 컴퓨터 시스템에 있어서, 고속 데이타 버스와; 상기 고속 데이타 버스에 직접 연결된 마이크로 프로세서와; 상기 고속 데이타 버스에 직접 연결된 수치 코프로세서(numeric co-processor)와; 상기 고속 데이타버스에 연결되어, 데이타를 휘발성으로 저장하는 휘발성 메모리와; 데이타를 비휘발성으로 저장하는 비휘발성메모리와; 상기 고속 데이타 버스와 상기 비휘발성 메모리에 직접 결합되어, 상기 비휘발성 메모리와의 통신을 조정하는 저장 컨트롤러와; 입력/출력 데이타 버스와; 상기 입력/출력 데이타 버스에 직접 연결된 입력/출력 컨트롤러와; 상기 입력/출력 버스에 직접 연결된 디지탈 신호 프로세서와; 상기 입력/출력 데이타 버스에 직접 연결된 비디오 신호 프로세서와; 그리고 상기 고속 데이타 버스와 상기 입력/출상기 고속 데이타 버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 고속 데이타 버스로의 엑세스를 위해 상기 고속 데이타 버스에 직접 연결된 상기 저장 컨트롤러와 상기 마이크로프로세서 사이에서 중재를 제공하며, 상기 입력/출력 데이타버스로의 엑세스를 위해 상기 입력/출력 데이타 버스와 상기 고속 데이타 버스에 직접 연결된 상기 비디오 신호프로세서와 상기 디지탈 신호 프로세서 및 상기 입력/출력 컨트롤러 사이에서 중재를 제공하며, 또한 상기 마이크로프로세서의 리세트를 초기화하도록 된 리세트 신호의 수신을 인식과 아울러 자신(버스 인터페이스 컨트롤러)이 상기 마이크로프로세서, 상기 저장 컨트롤러, 상기 입력/출력 컨트롤러, 상기 디지탈 신호 프로세서 및 상기 비디오 신호 프로세서 중 어느것에 의한 로컬 프로세서 버스 및 입력/출력 버스로의 엑세스를 금지시킬때까지 리세트 신호의 전송을 보류하는 버스 인터페이스 컨트롤러를 구비하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  10. 제9항에 있어서, 상기 인터페이스 컨트롤러는 상기 입력/출력 버스와 상기 로컬 프로세서스의 제어를 포획(capturing)하므로써 리세트 신호의 수신에 응압하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  11. 제10항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서에 홀드 신호를 발부하고 그리고 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 기다림으로써 상기 마이크로프로세서가 상기 입력/출력 버스 및 상기 로컬 프로세서를 제어하는 구간(interval) 동안 리세트 신호의 수신에 응답하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.
  12. 제11항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서에 홀드 신호를 발부하고 그리고 상기 마이크로프로세서에 의한 상기 입력/출력 버스 및 상기 로컬 프로세서버스의 해제를 기다림으로써 상기 입력/출력 데이타 버스에 직접 연결된 디바이스가 상기 입력/출력 버스 및 상기 로컬 프로세서를 제어하는 구간(interval)동안 리세트 신호의 수신에 응답하는 것에 특징이 퍼스널 컴퓨터 시스템.
    * 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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US (1) US5630078A (ko)
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JP (1) JPH0752379B2 (ko)
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AU (1) AU661842B2 (ko)
BR (1) BR9201917A (ko)
CA (1) CA2064163C (ko)
DE (1) DE69229656T2 (ko)
EC (1) ECSP920837A (ko)
FI (1) FI922349A (ko)
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MY (1) MY110949A (ko)
NO (1) NO922090L (ko)
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UY (1) UY23414A1 (ko)

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ECSP920837A (es) 1993-07-29
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