JPS59220843A - 動的プログラム・ロ−ド方式 - Google Patents
動的プログラム・ロ−ド方式Info
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- JPS59220843A JPS59220843A JP58093743A JP9374383A JPS59220843A JP S59220843 A JPS59220843 A JP S59220843A JP 58093743 A JP58093743 A JP 58093743A JP 9374383 A JP9374383 A JP 9374383A JP S59220843 A JPS59220843 A JP S59220843A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データフロー・マシンにおいて、外部記憶装
置上に存在するプログラムのページ本体をプロセッサ・
エレメントのプログラム・メモリに動的にロードできる
ようになった動的プログラム・ロード方式に関するもの
である。
置上に存在するプログラムのページ本体をプロセッサ・
エレメントのプログラム・メモリに動的にロードできる
ようになった動的プログラム・ロード方式に関するもの
である。
データフロー・マシンは、複数のプロセッサ・エレメン
トおよび通信ネットワークを有しておシ、各プロセッサ
・エレメントはプログラム・・メモリ、命令取出部、オ
ペランド・メモリ、命令発火検査部および命令実行部な
どを有している。従来技術においては、プログラム・メ
モリには１個のプログラムを完全な形で格納しているの
で、大きなプログラムをプログラム・メモリに格納しよ
うとすると、プログラム・メモリの容量を大きくしなく
てはならない。
トおよび通信ネットワークを有しておシ、各プロセッサ
・エレメントはプログラム・・メモリ、命令取出部、オ
ペランド・メモリ、命令発火検査部および命令実行部な
どを有している。従来技術においては、プログラム・メ
モリには１個のプログラムを完全な形で格納しているの
で、大きなプログラムをプログラム・メモリに格納しよ
うとすると、プログラム・メモリの容量を大きくしなく
てはならない。
本発明は、上記の考察に基づくものであって、外部記憶
装置上に存在するプログラムの論理ページ本体を必要に
応じてプログラム・メモリにロードし、これによυプロ
グラム・メモリを有効に使用できると共にプログラム・
メモリの容量より大きいプログラムを実行可能とした動
的６ブ買グラム・ロード方式を提供することを目的とし
ている。
装置上に存在するプログラムの論理ページ本体を必要に
応じてプログラム・メモリにロードし、これによυプロ
グラム・メモリを有効に使用できると共にプログラム・
メモリの容量より大きいプログラムを実行可能とした動
的６ブ買グラム・ロード方式を提供することを目的とし
ている。
そしてそのため、本発明の動的プログラム・ロード方式
は、プログラムの論理空間及びプロセッサ・エレメント
のプログラム・メモリを同じ大きさのページに分割し、
当該ページをローディング時の単位とするデータフロー
・マシンにおける動的プログラム・ロード方式であって
、プロセッサ・エレメントは、プログラム・メモリの各
ページが何れのプログラム論理空間の何れの論理ページ
に割当てるかを管理する割当表と待トークン表とを有し
、更に、結果トークンが自己のプロセッサ・エレメント
で実行すべきものであり且つその行先論理ページ・アド
レスが上記割当表に登録されていない場合には、その論
理ページに対してプログラム・メモリの物理ページを割
当て、その割当てを特定できるようにしてその行先論理
ページ・アドレスを上記割当表に登録し、その結果トー
クンを上記待トークン表に登録し、ホスト計算機に対し
てその論理ページ本体の転送を要求し、上記ホスト計算
機から論理ページ本体が送られて来たときその論理ペー
ジ本体を上記プログラム・メモリにローディングし、ロ
ーディング終了後に上記待トークン表からローディング
された論理ページ本体に対応する結果トークンを取出し
て所定の機能ユニットに送るようにすることを特徴とす
るものである。
は、プログラムの論理空間及びプロセッサ・エレメント
のプログラム・メモリを同じ大きさのページに分割し、
当該ページをローディング時の単位とするデータフロー
・マシンにおける動的プログラム・ロード方式であって
、プロセッサ・エレメントは、プログラム・メモリの各
ページが何れのプログラム論理空間の何れの論理ページ
に割当てるかを管理する割当表と待トークン表とを有し
、更に、結果トークンが自己のプロセッサ・エレメント
で実行すべきものであり且つその行先論理ページ・アド
レスが上記割当表に登録されていない場合には、その論
理ページに対してプログラム・メモリの物理ページを割
当て、その割当てを特定できるようにしてその行先論理
ページ・アドレスを上記割当表に登録し、その結果トー
クンを上記待トークン表に登録し、ホスト計算機に対し
てその論理ページ本体の転送を要求し、上記ホスト計算
機から論理ページ本体が送られて来たときその論理ペー
ジ本体を上記プログラム・メモリにローディングし、ロ
ーディング終了後に上記待トークン表からローディング
された論理ページ本体に対応する結果トークンを取出し
て所定の機能ユニットに送るようにすることを特徴とす
るものである。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明におけるプログラムの論理空間、プログ
ラム・メモリ、割当表および待トークン表の関係を示す
図、第２図は本発明が適用されるデータフロー・マシン
の概要を示す図、第３図は本発明で用いられる゛プロセ
ッサ・エレメントの１例を示す図、第４図はプログラム
の１例を示す図である。
ラム・メモリ、割当表および待トークン表の関係を示す
図、第２図は本発明が適用されるデータフロー・マシン
の概要を示す図、第３図は本発明で用いられる゛プロセ
ッサ・エレメントの１例を示す図、第４図はプログラム
の１例を示す図である。
第１図において、１はソース形式のプログラムＡ、２は
コンパイラ、３はプログラム論理空間、４は割当表、５
は待トークン表、６はプログラム・メモリをそれぞれ示
している０ ソース形式のプログラムＡはコンパイラ２によってロー
ド形式のプログラムＡに変換され、プログラム論理空間
３に格納される。プログラム論理空間３はＤＡＳＤ上に
確保されているもの、である。
コンパイラ、３はプログラム論理空間、４は割当表、５
は待トークン表、６はプログラム・メモリをそれぞれ示
している０ ソース形式のプログラムＡはコンパイラ２によってロー
ド形式のプログラムＡに変換され、プログラム論理空間
３に格納される。プログラム論理空間３はＤＡＳＤ上に
確保されているもの、である。
プログラム論理空間３は、複数の論理ページに分割され
ている。プログラム・メモリ６はプロセッサ・エレメン
ト内に存在するものであシ、複数の物理ページに分割さ
れている０プログラム論理空間３の論理ページの大きさ
とプログラム・メモリ６の物理ページの大きさとは同じ
である。割当表４は、複数のエントリを有しており、各
エントリにはプログラム名、論理ページ名、ページ要求
フラグ、待トークン表へのポインタ及びエントリの有効
／無効を示すバリッド・′フラグなどが書込まれる。割
当表４の各エントリはプログラム・メモリ６の物理ペー
ジと１対１の晶なしておシ、割△ 当表４の第ｉ番のエントリはプログラム・メモリ６の第
ｉ番の物理ページと１対１に対応している。
ている。プログラム・メモリ６はプロセッサ・エレメン
ト内に存在するものであシ、複数の物理ページに分割さ
れている０プログラム論理空間３の論理ページの大きさ
とプログラム・メモリ６の物理ページの大きさとは同じ
である。割当表４は、複数のエントリを有しており、各
エントリにはプログラム名、論理ページ名、ページ要求
フラグ、待トークン表へのポインタ及びエントリの有効
／無効を示すバリッド・′フラグなどが書込まれる。割
当表４の各エントリはプログラム・メモリ６の物理ペー
ジと１対１の晶なしておシ、割△ 当表４の第ｉ番のエントリはプログラム・メモリ６の第
ｉ番の物理ページと１対１に対応している。
待トークン表５は複数のエントリを有しておシ、待トー
クン表５の各エントリには、エントリの有効／無効を示
すバリッド・ビット、待トークンおよびリンク・ポイン
タが記入される。図示の例では、プログラム・メモリ６
の第０番の物理ページにはプログラムＡの論理ページへ
の本体が格納され且つ有効であるので割当表４の第０番
のエンド 。
クン表５の各エントリには、エントリの有効／無効を示
すバリッド・ビット、待トークンおよびリンク・ポイン
タが記入される。図示の例では、プログラム・メモリ６
の第０番の物理ページにはプログラムＡの論理ページへ
の本体が格納され且つ有効であるので割当表４の第０番
のエンド 。
りのプログラム名記入欄にはＰＲＯＧＡと記入され、論
理ページ名記入欄にはα４と記入され、ページ要求フラ
グは０とされ、バリッド・ピットは１とされている。０
のページ要求フラグはページ要求を行っていないことを
示している。プログラム・メモリ６の第２番の物理ペー
ジにはプログラムＡの論理ページα１の本体が格納され
てお）且っ有効であるので、割当表４の第２番目エント
リには、ＰＲＯＧＡ％ （Ｚｌ、０のページ要求フラグ
および１のバリッド・ビットが記入されている。
理ページ名記入欄にはα４と記入され、ページ要求フラ
グは０とされ、バリッド・ピットは１とされている。０
のページ要求フラグはページ要求を行っていないことを
示している。プログラム・メモリ６の第２番の物理ペー
ジにはプログラムＡの論理ページα１の本体が格納され
てお）且っ有効であるので、割当表４の第２番目エント
リには、ＰＲＯＧＡ％ （Ｚｌ、０のページ要求フラグ
および１のバリッド・ビットが記入されている。
次に、結果トークンの行先アドレスで指定される論理ペ
ージの本体が既にプログラム・メモリ６に格納されてい
る場合と、まだ格納されていない場合とに分けて、動作
を説明する。
ージの本体が既にプログラム・メモリ６に格納されてい
る場合と、まだ格納されていない場合とに分けて、動作
を説明する。
結果トークンの行先アドレスの論理ページ（ＰＲＯＧＡ
のα１）が既に登録されている場合には、下記のような
動作が行われる。
のα１）が既に登録されている場合には、下記のような
動作が行われる。
１、 割当表４のプログラム名および論理ページ名がそ
れぞれＰＲＯＧＡお上びα１であるエントリを見付ける
。この場合、そのエントリは割当表４の第２番目のエン
トリである。そこでプログラムＡの論理ページα１の本
体を格納しているプログラム・メモリ６の物理ページ・
アドレスは ６４ Ｘ ２＝１２８ となる。なお、プログラム・メモリ６の物理ページの容
量は６４としている。
れぞれＰＲＯＧＡお上びα１であるエントリを見付ける
。この場合、そのエントリは割当表４の第２番目のエン
トリである。そこでプログラムＡの論理ページα１の本
体を格納しているプログラム・メモリ６の物理ページ・
アドレスは ６４ Ｘ ２＝１２８ となる。なお、プログラム・メモリ６の物理ページの容
量は６４としている。
２．１で求めた１２８をプログラム・メモリ６の物理ペ
ージ・アドレスとして使用する。
ージ・アドレスとして使用する。
結果トークンの行先アドレスの論理ページ（ＰＲＯＧＡ
のα２）本体が未だプログラム・メモリ６に格納されて
いない場合には下記のような動作が行われる。
のα２）本体が未だプログラム・メモリ６に格納されて
いない場合には下記のような動作が行われる。
１、 割当表４のプログラム名および論理ページ名がそ
れぞれＰＲＯＧＡおよびａ２であるエントリを捜す。
れぞれＰＲＯＧＡおよびａ２であるエントリを捜す。
２−Ｉ ＰＲＯＧＡ、α、が登録されていない場合
“（イ）空いているエントリ（バリッド・フラグ＝
０で示される）を選択し、選択されたエントリにＰＲＯ
ＧＡ、α２を登録し、その結果トークンを待トークン表
５の適当な空きエントリ（Ｗ月に登録する。なお、バリ
ッド・フラグが０のエントリが割当表４に存在しない場
合には、バリッド・フラグが１である複数のエントリの
中から１個のエントリを選択する。
“（イ）空いているエントリ（バリッド・フラグ＝
０で示される）を選択し、選択されたエントリにＰＲＯ
ＧＡ、α２を登録し、その結果トークンを待トークン表
５の適当な空きエントリ（Ｗ月に登録する。なお、バリ
ッド・フラグが０のエントリが割当表４に存在しない場
合には、バリッド・フラグが１である複数のエントリの
中から１個のエントリを選択する。
このとき割当表４の選択されたエントリ（第を番目のエ
ントリ）の待トークン表へのポインタにＷｊを入れる。
ントリ）の待トークン表へのポインタにＷｊを入れる。
また、割当表４の第り番目のエントリのページ要求フラ
グをＩＫして、ホスト計算機に対してページ要求（Ｐ（
イ）銑のα２本体をプログラム・メモリ６の第を番目の
物理ページにロードすることの要求）を行うＯ （ロ） α２本体のプログラム・メモリ６へのローディ
ングが終了したら割当表４の第り番目のエントリに記入
されている待トークン表へのポインタＷｊを用いて待ト
ークン表５を参照し、待トークンを取出し、そのトーク
ンの物理アドレスとして６４×ｔを使用する。また、ペ
ージ要求フラグを０にする。
グをＩＫして、ホスト計算機に対してページ要求（Ｐ（
イ）銑のα２本体をプログラム・メモリ６の第を番目の
物理ページにロードすることの要求）を行うＯ （ロ） α２本体のプログラム・メモリ６へのローディ
ングが終了したら割当表４の第り番目のエントリに記入
されている待トークン表へのポインタＷｊを用いて待ト
ークン表５を参照し、待トークンを取出し、そのトーク
ンの物理アドレスとして６４×ｔを使用する。また、ペ
ージ要求フラグを０にする。
２−２ ＰＲＯＧＡ、α２が登録されているが、ペー
ジ要求フラグが１の場合 （イ）待トークン表５の適当な空きエントリ（Ｗｋ ）
にその結果トークンを登録する。そして、割当表４のＰ
ＲＯＧＡ、α２が登録されているエントリ（第り番目）
の待トークン表へのポインタを使って待トークン表５を
参照し、リンク・ポインタでつながれている最後のエン
トリのリング・ポインタとしてＷｋを登録する。
ジ要求フラグが１の場合 （イ）待トークン表５の適当な空きエントリ（Ｗｋ ）
にその結果トークンを登録する。そして、割当表４のＰ
ＲＯＧＡ、α２が登録されているエントリ（第り番目）
の待トークン表へのポインタを使って待トークン表５を
参照し、リンク・ポインタでつながれている最後のエン
トリのリング・ポインタとしてＷｋを登録する。
（ロ） ２−１の（ロ）と同様な、処理を行う。
第２図は本発明が適用されるデータフローマシンの概要
を示す図、第３図は本発明で使用されるプロセッサ・エ
レメントの１例を示す図、第４図ハフロクラムの１例を
示す図である。
を示す図、第３図は本発明で使用されるプロセッサ・エ
レメントの１例を示す図、第４図ハフロクラムの１例を
示す図である。
第２図および第３図において、７はネットワーク、８−
０ないし８− ｎはプロセッサ・エレメント、ｃｉハｙ
ｈｘｔ４−Ｈｉ：機、１０ ｔｊ： ＤＡＳＤ 、 １
１ ハ命令取出部、１２は命令発火検査部、１３はオペ
ランド・メモリ、１４は命令実行部、１５はアドレス変
換部をそれぞれ示している。
０ないし８− ｎはプロセッサ・エレメント、ｃｉハｙ
ｈｘｔ４−Ｈｉ：機、１０ ｔｊ： ＤＡＳＤ 、 １
１ ハ命令取出部、１２は命令発火検査部、１３はオペ
ランド・メモリ、１４は命令実行部、１５はアドレス変
換部をそれぞれ示している。
・第２図において、プロセッサ・エレメント８−ｉ（Ｌ
＝０．１．・・・・・・ｎ）はネットワーク７を介して
他のプロセッサ・エレメントから送られて来るトークン
を受信すると、このトークンに従って処理を行い、結果
トークンを作成する。結果トークンが自分のプロセッサ
・エレメントｔを指定している場合には、この結果トー
クンに従って処理を行い、結果トークンが他のプロセッ
サ・エレメントを指定している場合には〜、その結果ト
ークンをネットワーク７に送る。ネットワーク７は、受
信したトークンを見て、該当するプロセッサ・エレメン
トにそのトークンを送る。また、プロセ°ツサ・ニレメ
ン）ｓ−ｉは、自己で実行すべきプログラムのページが
必要となった時には、ページ要求をホスト計算機９に送
る。ホスト計算機９は、ページ要求を受信すると、該当
するプログラムのページの本体をＤＡＳＤｌ ０から読
出し、これをページ要求を発したプロセッサ・ニレメン
）ｓ−ｉに送る。
＝０．１．・・・・・・ｎ）はネットワーク７を介して
他のプロセッサ・エレメントから送られて来るトークン
を受信すると、このトークンに従って処理を行い、結果
トークンを作成する。結果トークンが自分のプロセッサ
・エレメントｔを指定している場合には、この結果トー
クンに従って処理を行い、結果トークンが他のプロセッ
サ・エレメントを指定している場合には〜、その結果ト
ークンをネットワーク７に送る。ネットワーク７は、受
信したトークンを見て、該当するプロセッサ・エレメン
トにそのトークンを送る。また、プロセ°ツサ・ニレメ
ン）ｓ−ｉは、自己で実行すべきプログラムのページが
必要となった時には、ページ要求をホスト計算機９に送
る。ホスト計算機９は、ページ要求を受信すると、該当
するプログラムのページの本体をＤＡＳＤｌ ０から読
出し、これをページ要求を発したプロセッサ・ニレメン
）ｓ−ｉに送る。
第４図において、↓はアーク、Ｏは演算ノードを示して
いる。各アークには名前が付加されており、アークの名
前はページ内のアドレスを示しているものと考えてよい
。斜線の演算ノードによって演算が行われたとすると、
その結果トークンは、という形になる。なお、ＰＥｉは
トークンを実行すべきプロセッサ・エレメントの名前、
ＰＡはプログラムＡを示している。結果トークンのプロ
グラム名、論理ページ名およびアーク名が行先アドレス
を構成している。
いる。各アークには名前が付加されており、アークの名
前はページ内のアドレスを示しているものと考えてよい
。斜線の演算ノードによって演算が行われたとすると、
その結果トークンは、という形になる。なお、ＰＥｉは
トークンを実行すべきプロセッサ・エレメントの名前、
ＰＡはプログラムＡを示している。結果トークンのプロ
グラム名、論理ページ名およびアーク名が行先アドレス
を構成している。
第３図に示すように、プロセッサ・エレメント８−ｉは
、プログラム・メモリ６、命令取出部１１、命令発光検
査部１２、オペランド・メモリ１３、命令実行部１４お
よびアドレス変換部１５を有している。
、プログラム・メモリ６、命令取出部１１、命令発光検
査部１２、オペランド・メモリ１３、命令実行部１４お
よびアドレス変換部１５を有している。
アドレス変換部１５は命令取出部１１にトークンを送る
。このトークンは、例えば、 なる形をしている。ＰＲＹ （ＰＡ ｔｔ２）は、プロ
グラムＡの論理ページα２が格納されているプログラム
・メモリ６の物理ページ・アドレスを示している。
。このトークンは、例えば、 なる形をしている。ＰＲＹ （ＰＡ ｔｔ２）は、プロ
グラムＡの論理ページα２が格納されているプログラム
・メモリ６の物理ページ・アドレスを示している。
命令取出部１１は、受取ったトークンに従ってプログラ
ム・メモリ６をリードし、該当する命令を取出し、これ
にオペランド（ＶＡＬＵＥ）を付加して命令発火検査部
１２に送る。命令発火検査部１２に送られてくるトーク
ンは、第４図のプログラムを実行するものとすると、 という形になる。×は乗算の命令コードを示し、第１番
目の２はオペランド数を示し、第２番目の２はオペラン
ドが第２番目（演算ノードの右側）のものであるととを
示している。命令発光検査部１２は、上記のよりなトー
クンを受取ると、オペランド・メモリ１３を調べ、この
乗算に必要な２個のオペランドが揃っている場合には、
という形のトークンを命令実行部１４に送り、乗算に必
要な２個のオペランドが揃っていない場合には受取った
トークンをオペランド・メモリ１３に格納する。命令実
行部１４は上記のトークンを受取ると、乗算を行い、 なる形のトークンをアドレス変換部１５に送る。
ム・メモリ６をリードし、該当する命令を取出し、これ
にオペランド（ＶＡＬＵＥ）を付加して命令発火検査部
１２に送る。命令発火検査部１２に送られてくるトーク
ンは、第４図のプログラムを実行するものとすると、 という形になる。×は乗算の命令コードを示し、第１番
目の２はオペランド数を示し、第２番目の２はオペラン
ドが第２番目（演算ノードの右側）のものであるととを
示している。命令発光検査部１２は、上記のよりなトー
クンを受取ると、オペランド・メモリ１３を調べ、この
乗算に必要な２個のオペランドが揃っている場合には、
という形のトークンを命令実行部１４に送り、乗算に必
要な２個のオペランドが揃っていない場合には受取った
トークンをオペランド・メモリ１３に格納する。命令実
行部１４は上記のトークンを受取ると、乗算を行い、 なる形のトークンをアドレス変換部１５に送る。
アドレス変換部１５は、第１図に示した割当表４および
待トークン表５を有している。そして、アドレス変換部
１５は、トークンを受取ると、そのプロセッサ・エレメ
ント塩が自己のプロセッサ・エレメントを指定している
か否かを調べ、指定している場合には割当表４を参照す
る。第１図の例ではプログラムＡの論理ページα３の本
体がプログラム・メモリ６に格納されていないので、ア
ドレス変換部１５は、受取ったトークンを待トークン表
５に格納し、ページ要求を発行する。このべ一ジ要求は という形のものである。ＰＧはページ要求であることを
示すコマンドであシ、ＰＥＬはページ要求発行元のプロ
セッサ・エレメントの名前を示す。ホスト計算機９は、
ページ要求を受取ると、プログラムＡの論理ページα３
のデータをＤＡＳＤＩ Ｏよシ読出し、そのページ内の
エントリ毎に順次にページ要求発行元のプロセッサ・ニ
レメン）８−ｉに送る。プログラムＡのデータを送るト
ークンは、という形をしている。プロセッサ・エレメン
ト８−ｉは、プログラムＡの論理ページα、の本体をプ
ログラム・メモリ６に格納した後に、 を命令取出部１１に送る。なお、アドレス変換部１５は
、論理ページ内のエントリ・デーｌを受取ると、これを
命令取出部１１に渡し、命令取出部１１は、この論理ペ
ージ内のエントリ・データをプログラム・メモリ６に格
納する。
待トークン表５を有している。そして、アドレス変換部
１５は、トークンを受取ると、そのプロセッサ・エレメ
ント塩が自己のプロセッサ・エレメントを指定している
か否かを調べ、指定している場合には割当表４を参照す
る。第１図の例ではプログラムＡの論理ページα３の本
体がプログラム・メモリ６に格納されていないので、ア
ドレス変換部１５は、受取ったトークンを待トークン表
５に格納し、ページ要求を発行する。このべ一ジ要求は という形のものである。ＰＧはページ要求であることを
示すコマンドであシ、ＰＥＬはページ要求発行元のプロ
セッサ・エレメントの名前を示す。ホスト計算機９は、
ページ要求を受取ると、プログラムＡの論理ページα３
のデータをＤＡＳＤＩ Ｏよシ読出し、そのページ内の
エントリ毎に順次にページ要求発行元のプロセッサ・ニ
レメン）８−ｉに送る。プログラムＡのデータを送るト
ークンは、という形をしている。プロセッサ・エレメン
ト８−ｉは、プログラムＡの論理ページα、の本体をプ
ログラム・メモリ６に格納した後に、 を命令取出部１１に送る。なお、アドレス変換部１５は
、論理ページ内のエントリ・デーｌを受取ると、これを
命令取出部１１に渡し、命令取出部１１は、この論理ペ
ージ内のエントリ・データをプログラム・メモリ６に格
納する。
以上の説明から明らかなように、本発明によれは、プロ
グラムの実行中に論理ページをプログラム・メモリにロ
ーディングできるので、プログラム・メモリＺ有効に使
用することが出来ること及びプログラム・メモリの容量
より大きいプログラムが実行可能となること等の効果が
得られる。
グラムの実行中に論理ページをプログラム・メモリにロ
ーディングできるので、プログラム・メモリＺ有効に使
用することが出来ること及びプログラム・メモリの容量
より大きいプログラムが実行可能となること等の効果が
得られる。
第１図は本発明におけるプログラムの論理空間、プログ
ラム・メモリ、割当表および待トークン表の関係を示す
図、第２図は本発明が適用されるデータフロー・マシン
の概要を示す図、第３図は本発明で用いられるプロセッ
サ・エレメントの１例を示す図、第４図はプログラムの
１例を示す図である。 １・・・ソース形式のプログラムＡ、２・・・コンパイ
ラ、３・・・プログラム論理空間、４・・・割当表、５
・・・待トークン表、６・・・プログラム・メモリ、７
・・・ネットワーク、８−０ないし８−ル・・・プロセ
ッサ・エレメント、９・・・ホスト計算機、１０・・・
ＤＡＳＤ。 １１・・・命令取出部、１２・・・命令発火検査部、１
３・・・オペランド・メモリ、１４・・・命令実行部、
１５・・・アドレス変換部。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 す２図 す３図 才４図
ラム・メモリ、割当表および待トークン表の関係を示す
図、第２図は本発明が適用されるデータフロー・マシン
の概要を示す図、第３図は本発明で用いられるプロセッ
サ・エレメントの１例を示す図、第４図はプログラムの
１例を示す図である。 １・・・ソース形式のプログラムＡ、２・・・コンパイ
ラ、３・・・プログラム論理空間、４・・・割当表、５
・・・待トークン表、６・・・プログラム・メモリ、７
・・・ネットワーク、８−０ないし８−ル・・・プロセ
ッサ・エレメント、９・・・ホスト計算機、１０・・・
ＤＡＳＤ。 １１・・・命令取出部、１２・・・命令発火検査部、１
３・・・オペランド・メモリ、１４・・・命令実行部、
１５・・・アドレス変換部。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 す２図 す３図 才４図
Claims (1)
- プログラムの論理空間及びプロセッサ・エレメントのプ
ログラム・メモリを同じ大きさのページに分割し、当該
ページをローディング時の単位とするデータフロー・マ
シンにおける動的プログラム・ロード方式であって、プ
ロセッサ・エレメントは、プログラム・メモリの各ペー
ジが何れのプログラム論理空間の何れの論理ページに割
当てる−かを管理する割当表と待トークン表とを有し、
更に、結果トークｙが自己のプロセッサ・エレメントで
実行すべきものであシ且つその行先論理ページ・アドレ
スが上記割当表に登録されていない場合には、その論理
ページに対してプログラム・メモリの物理ページを割当
て、ｔの割当てを特定できるようにしてその行先論理ペ
ージ・アドレスを上記割当表に登録し、その結果トーク
ンを上記待トークン表に登録し、ホスト計算機に対して
その論理ページ本体の転送を要求し、上記ホスト計算機
から論理ページ本体が送られて来たときその論理ページ
本体を上記プログラム・メモリにローディングし、ロー
ディング終了後に上記待トークン表からローティングさ
れた論理ページ本体に対応する結果トークンを取出して
所定の機能ユニットに送るよう構成されていることを特
徴とする動的プログラム・ロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093743A JPS59220843A (ja) | 1983-05-27 | 1983-05-27 | 動的プログラム・ロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58093743A JPS59220843A (ja) | 1983-05-27 | 1983-05-27 | 動的プログラム・ロ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220843A true JPS59220843A (ja) | 1984-12-12 |
Family
ID=14090893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093743A Pending JPS59220843A (ja) | 1983-05-27 | 1983-05-27 | 動的プログラム・ロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297042A (ja) * | 1985-10-23 | 1987-05-06 | Masahiro Sowa | 並列処理計算機および並列処理方法 |
| JPH01108641A (ja) * | 1987-10-20 | 1989-04-25 | Sharp Corp | 情報処理装置 |
-
1983
- 1983-05-27 JP JP58093743A patent/JPS59220843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297042A (ja) * | 1985-10-23 | 1987-05-06 | Masahiro Sowa | 並列処理計算機および並列処理方法 |
| JPH01108641A (ja) * | 1987-10-20 | 1989-04-25 | Sharp Corp | 情報処理装置 |
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