JPS617754A - デイジタルコ−ド信号入力装置 - Google Patents
デイジタルコ−ド信号入力装置Info
- Publication number
- JPS617754A JPS617754A JP59129464A JP12946484A JPS617754A JP S617754 A JPS617754 A JP S617754A JP 59129464 A JP59129464 A JP 59129464A JP 12946484 A JP12946484 A JP 12946484A JP S617754 A JPS617754 A JP S617754A
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- JP
- Japan
- Prior art keywords
- signal
- digital code
- state change
- output
- code signal
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はディジタルコード信号の入力装置に関するも
のである。ここでいうディジタルコード信号とは複数ビ
ットがビット並列の形に配列された信号を意味し、その
複数のビットの各ビットがそれぞれ接点等のＯＮ −Ｏ
ＦＦ 状態を示す１ビツト１データの信号の集合である
場合と、その複数ビットが全体で１ワードを構成しアナ
ログ量に対応する数値を表す場合とを含むものとする。
のである。ここでいうディジタルコード信号とは複数ビ
ットがビット並列の形に配列された信号を意味し、その
複数のビットの各ビットがそれぞれ接点等のＯＮ −Ｏ
ＦＦ 状態を示す１ビツト１データの信号の集合である
場合と、その複数ビットが全体で１ワードを構成しアナ
ログ量に対応する数値を表す場合とを含むものとする。
第１図は従来の装置を示すブロック図で、図において＋
１１はディジタル変換器（以下ＤＩＣと略記する）、（
２）は並直列変換器（以下ｐＳＣと略記する）、（３）
はアドレスデコーダ（ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ
）、（４）はディジタルコード信号、（５）はＤＩＣ
入力回路、（６）はＤＩＣ出力信号、（７）は走査信号
、（８）はＡＤＤＲＥＳＳ −ＲＥＡＤＹ嶺号、（９）
はＤＡＴＡ −ＳＥＴ 信号である。
１１はディジタル変換器（以下ＤＩＣと略記する）、（
２）は並直列変換器（以下ｐＳＣと略記する）、（３）
はアドレスデコーダ（ａｄｄｒｅｓｓ ｄｅｃｏｄｅｒ
）、（４）はディジタルコード信号、（５）はＤＩＣ
入力回路、（６）はＤＩＣ出力信号、（７）は走査信号
、（８）はＡＤＤＲＥＳＳ −ＲＥＡＤＹ嶺号、（９）
はＤＡＴＡ −ＳＥＴ 信号である。
但し信号（４） 、 ｔ６）は複数のビットがビット並
列の形に配列さ−れた信号であシ、その伝、送には複数
の伝送線を必要とするが、図面では１本の線で代表的に
示しである。第１図に示す装置はビット並列の形のディ
ジタルコード信号をＰＳＣ（２）を用いてビット直列の
形に変換して遠距離へ伝送するのに適した形にするため
の入力装置である。
列の形に配列さ−れた信号であシ、その伝、送には複数
の伝送線を必要とするが、図面では１本の線で代表的に
示しである。第１図に示す装置はビット並列の形のディ
ジタルコード信号をＰＳＣ（２）を用いてビット直列の
形に変換して遠距離へ伝送するのに適した形にするため
の入力装置である。
ディジタルコード信号（４）は各ビットごとにＤＩＣ（
１）のＤＩＣ入力回路に入り、アドレスデコーダ（３）
からの走査信号（７）のタイミングでＤＩＣ出力信号（
６）としてＰＳＣ（２）に伝送される。また、走査信号
（７）とＰＳＣ（２）からのＡｐＤａｇｓｓ −ＲＥＡ
ＤＹ信号（８）との論理積がＤＡＴＡ −ＳＥＴ 信号
（９）としてＰ１３Ｃ（２） Ｋ入力され、このＤＡＴ
Ａ −ＳＥＴ 信号（９）の入力時点でＤＩＣ出力信号
（６）がＰＳＣ（２）にセットされる。
１）のＤＩＣ入力回路に入り、アドレスデコーダ（３）
からの走査信号（７）のタイミングでＤＩＣ出力信号（
６）としてＰＳＣ（２）に伝送される。また、走査信号
（７）とＰＳＣ（２）からのＡｐＤａｇｓｓ −ＲＥＡ
ＤＹ信号（８）との論理積がＤＡＴＡ −ＳＥＴ 信号
（９）としてＰ１３Ｃ（２） Ｋ入力され、このＤＡＴ
Ａ −ＳＥＴ 信号（９）の入力時点でＤＩＣ出力信号
（６）がＰＳＣ（２）にセットされる。
従来の装置は以上のように構成されているＯで、ＤＡＴ
Ａ −ＳＥＴ 信号（９）と同時点でディジタルコー
ド信号（４）に状態変化が発生した場合はＰＳＣ（２）
ヘセットされるデータが状態変化中のデータをディジタ
ルコード信号と見なして伝送するという欠点があった。
Ａ −ＳＥＴ 信号（９）と同時点でディジタルコー
ド信号（４）に状態変化が発生した場合はＰＳＣ（２）
ヘセットされるデータが状態変化中のデータをディジタ
ルコード信号と見なして伝送するという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではディジタルコード信
号の状態変化を検出する状変検出回路を設け、ディジタ
ルコード信号の状態が変化中はＤＡＴＡ −ＳＥＴ 信
号の出力を阻止し、ＰＳＣ（２）側でセットされたデー
タを読まないようにし、状態変化が完了しディジタルコ
ード信号の各ビットの論理が安定した後にＤＡＴＡ −
ＳＥＴ 信号を出力するようにしだものである。
めになされたもので、この発明ではディジタルコード信
号の状態変化を検出する状変検出回路を設け、ディジタ
ルコード信号の状態が変化中はＤＡＴＡ −ＳＥＴ 信
号の出力を阻止し、ＰＳＣ（２）側でセットされたデー
タを読まないようにし、状態変化が完了しディジタルコ
ード信号の各ビットの論理が安定した後にＤＡＴＡ −
ＳＥＴ 信号を出力するようにしだものである。
以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分を示し、叫は状変検出
回路、αのは状変信号、（イ）はインバータ、（至）は
アンドゲートである。
図と同一符号は同−又は相当部分を示し、叫は状変検出
回路、αのは状変信号、（イ）はインバータ、（至）は
アンドゲートである。
状変検出回路（１（Ｉはディジタルコード信号（４）の
各ビットの状態変化を検出し、いずれかのビットが状態
変化中である場合は状変信号α力を出力し、インバータ
（２）を経てＤＡＴＡ −ＳＥＴ 信号（９）の出力
を阻止する。したがって状変期間中にＤＡＴＡ −ＳＥ
Ｔ 信号（９）が出力されることはない。状態変化が終
了して各ビットの論理が安定なものとなると状変信号向
の論理は「０」とな）インバータ（１２の出力論理は「
１」となってＤＡＴＡ −ＳｇＴ 信号の出力阻止は解
除される。其他の点においては第２図の回路の動作は第
１図の回路の動作と同じである。・なお、上記実施例で
はディジタルコード信号をＰＳＣに入力する場合につい
て説明したが、ｐｓｃ以外のレジスタに入力する場合に
ついても同様である。
各ビットの状態変化を検出し、いずれかのビットが状態
変化中である場合は状変信号α力を出力し、インバータ
（２）を経てＤＡＴＡ −ＳＥＴ 信号（９）の出力
を阻止する。したがって状変期間中にＤＡＴＡ −ＳＥ
Ｔ 信号（９）が出力されることはない。状態変化が終
了して各ビットの論理が安定なものとなると状変信号向
の論理は「０」とな）インバータ（１２の出力論理は「
１」となってＤＡＴＡ −ＳｇＴ 信号の出力阻止は解
除される。其他の点においては第２図の回路の動作は第
１図の回路の動作と同じである。・なお、上記実施例で
はディジタルコード信号をＰＳＣに入力する場合につい
て説明したが、ｐｓｃ以外のレジスタに入力する場合に
ついても同様である。
以上のようにこの発明によればディジタルコード信号の
状態変化中にはＤＡＴＡ −ＳＥＴ 信号が出力される
ことがないのでディジタルコード信号入力の信頼性が高
くなる。
状態変化中にはＤＡＴＡ −ＳＥＴ 信号が出力される
ことがないのでディジタルコード信号入力の信頼性が高
くなる。
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図である。 （１）・・・ＤＩＣ，（２）・・・ＰＳＣ、（３１・・
・アドレスデコーダ、（４）・・・ディジタルコード信
号、（７）・・・走査信号、（８）・・・ＡＤＤＲＥＳ
Ｓ −ＲＥＡＤＹ信号、（９）・・・ＤＡＴＡ −ＳＥ
Ｔ 信号、ＯＱ・・・状変検出回路、０］）・・・状変
信号、α２・・・インバータ。 なお、各図において同一符号は同−又は相当部分を示す
。
明の一実施例を示すブロック図である。 （１）・・・ＤＩＣ，（２）・・・ＰＳＣ、（３１・・
・アドレスデコーダ、（４）・・・ディジタルコード信
号、（７）・・・走査信号、（８）・・・ＡＤＤＲＥＳ
Ｓ −ＲＥＡＤＹ信号、（９）・・・ＤＡＴＡ −ＳＥ
Ｔ 信号、ＯＱ・・・状変検出回路、０］）・・・状変
信号、α２・・・インバータ。 なお、各図において同一符号は同−又は相当部分を示す
。
Claims (1)
- 【特許請求の範囲】 複数のビットがビット並列の形に配列されたディジタル
コード信号のうちのいずれかのビットに状態変化が発生
中の間は状変信号を出力する状変検出回路、 上記ディジタルコード信号と上記状変信号とを入力し、
アドレスデコーダからの走査線に走査信号が出力されて
いる間上記ディジタルコード信号を並直列変換器に対し
出力するディジタル変換器、上記アドレスデコーダから
の走査線に走査信号が出力されており、上記並直列変換
器からＡＤＤＲＥＳＳ−ＲＥＡＤＹ信号（アドレスレデ
ィ信号）が出力されており、かつ上記状変信号が出力さ
れてない条件下に、上記ディジタル変換器から出力され
るディジタルコード信号を上記並直列変換器にセットす
るよう制御するＤＡＴＡ−ＳＥＴ信号（データセット信
号）を出力する手段を備えたディジタルコード信号入力
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129464A JPS617754A (ja) | 1984-06-22 | 1984-06-22 | デイジタルコ−ド信号入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129464A JPS617754A (ja) | 1984-06-22 | 1984-06-22 | デイジタルコ−ド信号入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617754A true JPS617754A (ja) | 1986-01-14 |
Family
ID=15010137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129464A Pending JPS617754A (ja) | 1984-06-22 | 1984-06-22 | デイジタルコ−ド信号入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| US5427972A (en) * | 1987-02-13 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a sidewall contact |
-
1984
- 1984-06-22 JP JP59129464A patent/JPS617754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427972A (en) * | 1987-02-13 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a sidewall contact |
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
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