JPH08180011A - Ｄｍａ装置 - Google Patents

Abstract

(57)【要約】 【目的】 小型化を図ることが可能なＤＭＡ装置を提供
する。 【構成】 ＤＭＡコントローラ１０１が出力するアドレ
ス信号は、デコーダ１０５によってＣＳ信号やその他の
制御信号に変換される。ラッチ１０４は、デコーダ１０
５によって作成されたＣＳ信号等や下位のアドレス信号
等をラッチする。そして、第１もしくは第２のＩ／Ｏ装
置１０２、１０３に対してはラッチ１０４からの信号が
供給されるとともに、メモリ１０７にはアドレスバス１
１０を介してＤＭＡコントローラ１０１から所定のアド
レス信号が供給される。従って、ラッチ１０４は所定の
ＣＳ信号などの信号をラッチするため、アドレス信号そ
のものをラッチする場合に比べてそのビット数を低減す
ることが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイレクトメモリアク
セス（以下、ＤＭＡと呼ぶ）を行うＤＭＡ装置に関す
る。特に、単一のアドレスバスを用いて転送元と転送先
とのアドレスを双方指定することにより、ＤＭＡ転送を
行うＤＭＡ装置に関する。

【０００２】

【従来の技術】近年、いわゆるＣＰＵを用いたディジタ
ル装置が、産業用機器だけでなく、家庭用の機器にまで
幅広く用いられている。このように、ＣＰＵを用いたデ
ィジタルシステムにおいては、大量のデータの転送は、
ＣＰＵが行うよりも、専用のＤＭＡコントローラに行わ
せる場合がある。

【０００３】ＤＭＡコントローラは、ＣＰＵと同様に、
メモリやＩ／Ｏ装置に接続されているプロセッサの一種
であり、メモリとＩ／Ｏ装置間だけでなくメモリ−メモ
リ間のデータ転送等を行うプロセッサである。

【０００４】図３（ａ）には、従来のＤＭＡコントロー
ラ２０を用いたコンピュータシステムの構成ブロック図
が示されている。図３（ａ）に示されているように、メ
モリ２２に対して、ＣＰＵ２４、Ｉ／Ｏ装置２６が、ア
ドレスバス２８、及びデータバス３０を介して接続され
ている。そして、ＤＭＡコントローラ２０も、アドレス
バス２８及びデータバス３０を介してメモリ２２に接続
されている。この図３（ａ）に示されているコンピュー
タシステムにおいて、ＤＭＡコントローラ２０を用いて
ＤＭＡ転送が行われる様子が図４のタイムチャートに示
されている。図４に示されているタイムチャートは、横
軸が時間であり、縦方向にコンピュータシステムの代表
的な信号が並んでいる。

【０００５】図３（ａ）に示されているコンピュータシ
ステムにおいてＤＭＡ転送が行われる場合には、まずＩ
／Ｏ装置２６がＤＭＡ要求としてＤＲＥＱ信号をＤＭＡ
コントローラ２０に対して送出する。図４に示されてい
るタイムチャートにおいて、ＤＲＥＱ信号がサイクル２
の初期において立ち上がっていることが理解されよう。
このいわゆるＤＭＡ要求に対して、ＤＭＡコントローラ
２０はＨＲＱ信号をＣＰＵ２４に対して送出する。図４
のタイムチャートにおいては、ＨＲＱ信号がサイクル３
の初期において立ち上がっていることが理解されよう。
ＣＰＵ２４は、ＨＲＱ信号の立ち上がりを受信し、その
アクノリッジとしてＨＬＤＡ信号を立ち上がらせる。図
４のタイムチャートにおいて、サイクル４の初期におい
てＨＬＤＡ信号が立ち上がっていることが理解されよ
う。このＨＬＤＡ信号が立ち上がることによって、ＣＰ
Ｕ２４がいわゆるホールド状態となったことをＤＭＡコ
ントローラ２０に伝えているのである。ＣＰＵ２４がホ
ールド状態になったことを認識すると、ＤＭＡコントロ
ーラ２０はＤＡＣＫ信号をＩ／Ｏ装置２６に対して返送
する。図４のタイムチャートにおいて、サイクル５にお
いてＤＡＣＫ信号は立ち上がっていることが理解されよ
う。なお、このサイクル５の初期においてＤＡＣＫ信号
が立ち上がると同時に、ＤＭＡコントローラ２０はアド
レスバスにメモリアドレスＭＥＭＡＤＲを出力する。そ
して次にサイクル６の初期において、ＤＭＡコントロー
ラ２０はＩ／Ｏ−Ｒ／Ｗを立ち下がらせ、「Ｌ」レベル
とする。このＩ／Ｏ−Ｒ／Ｗ信号は負論理の信号であり
「Ｌ」レベルのときに読み出しを行うものである。

【０００６】Ｉ／Ｏ装置２６は、返送されてきたＤＡＣ
Ｋ信号によりＤＭＡ転送が許可されたことを知り、かつ
データを送出してよいことをＩ／Ｏ−Ｒ／Ｗ信号の
「Ｌ」レベルにより認識する。これによって、Ｉ／Ｏ装
置２６はデータバス３０に送出したいデータを出力す
る。そして、サイクル６の終期においてはＤＭＡ要求が
受け付けられたことがわかっているので、ＤＲＥＱ信号
を立ち下がらせる。

【０００７】次に、サイクル７の初期おいてはＤＭＡコ
ントローラ２０から出力されているＭＥＭ−Ｒ／Ｗ信号
が立ち下がられ、「Ｌ」レベルの信号とされている。こ
れによって、アドレスバス２８に出力されているメモリ
アドレスＭＥＭＡＤＲによって指示されるアドレスのメ
モリに対してデータの書き込みが指示されるのである。
このサイクル７の終期にはＩ／Ｏ装置２６からのデータ
がデータバスに現れていることが要求される。

【０００８】サイクル８の初期においては、データバス
３０に現れているデータがメモリ２２に書き込まれる。
すなわち、ＭＥＭ−Ｒ／Ｗが立ち上がることにより、デ
ータがメモリ２２に書き込まれる。なお、ＭＥＭ−Ｒ／
Ｗ信号が立ち上がると同様のタイミングでＩ／Ｏ−Ｒ／
Ｗ信号も立ち上がり、同様に「Ｈ」レベルの信号とされ
ている。また、同様にサイクル８の初期のタイミングに
おいてＤＡＣＫ信号が立ち下げられ、「Ｌ」レベルとさ
れている。

【０００９】以上のようにして、Ｉ／Ｏ装置２６からの
１バイトのデータが、メモリ２２に書き込まれる。この
ように、メモリアドレスＭＥＭＡＤＲを１つだけ出力
し、Ｉ／Ｏ装置２６をアクセスする信号、すなわちＤＡ
ＣＫ信号をメモリアクセス信号すなわちＭＥＭ−Ｒ／Ｗ
信号と同時にアサートする（オーバーラップさせる）こ
とによって、Ｉ／Ｏ装置２６からの読み出しと、メモリ
２２へのデータの書き込みとを同時に行うことは、シン
グルサイクル転送と呼ばれている。

【００１０】このように、データの送信元、送信先を指
示するのに、メモリに対しては一般にアドレスバスによ
るアドレス信号により行われ、Ｉ／Ｏ装置２６に対して
はＤＡＣＫ信号により行われることが多い。従って、Ｉ
／Ｏ装置２６が複数個備えられている場合には、それぞ
れのＩ／Ｏ装置２６毎にＤＡＣＫ信号が必要となる。こ
のように、Ｉ／Ｏ装置２６を指定するのにＤＡＣＫ信号
を用いているＤＭＡコントローラとしては、例えばイン
テル社の８２３７Ａ等が著名である。

【００１１】このように、インテル社の８２３７Ａ等の
ようにＤＡＣＫ信号を用いているＤＭＡコントローラに
適合させるため、ＤＡＣＫ入力端子を有するＩ／Ｏ装置
２６が各種提案されている。ＤＭＡ転送元及び転送先
が、このようにＤＡＣＫ入力端子を有するＩ／Ｏ装置の
場合には、ＤＡＣＫ信号を利用してＩ／Ｏ装置（内のデ
ータ転送元あるいは転送先）を選択することが可能であ
る。一方、このようなＤＡＣＫ端子を有しないＩ／Ｏ装
置を、ＤＭＡ転送元とする場合には、８２３７Ａ等のＤ
ＭＡコントローラから出力されるＤＡＣＫ信号をエンコ
ードして、Ｉ／Ｏアドレスを作成するなどの手段が必要
となる。このようなエンコーダ回路３２を備えた構成が
例えば図３（ｂ）に示されている。この図３（ｂ）に示
されている構成は、図３（ａ）に示されている構成と、
ＤＡＣＫ信号がエンコーダ回路に供給されている点を除
いて同一のものとなっている。この図３（ｂ）に示され
ている構成のコンピュータシステムにおいても、ＤＭＡ
転送は図４に示されているようなタイムチャートによっ
て行われる。

【００１２】上述したＤＭＡコントローラは、メモリに
対してはアドレス信号によりデータを読み書きする場所
を示し、Ｉ／Ｏ装置に対してはＤＡＣＫ信号によりＩ／
Ｏ装置を指定した。しかしながら、メモリと同様にＩ／
Ｏ装置に対してもアドレス信号で指定することも好適で
ある。このような方式を採用したＤＭＡコントローラ及
びその周辺装置の構成ブロック図が図５に示されてい
る。図５に示されている構成は特開平２−３０７１４９
号公報に記載されている構成である。図５に示されてい
る構成においては、制御回路１４を中心として、第１ア
ドレス更新回路１３ａと、第２アドレス更新回路１３ｂ
とが設けられている。そして、それぞれのアドレス更新
回路に対応して、第１アドレスレジスタ１２ａと、第２
アドレスレジスタ１２ｂとが備えられている。これら２
つのアドレスレジスタは、メモリに対するアドレスと、
Ｉ／Ｏ装置に対するアドレスとをそれぞれ保持するもの
である。そして、セレクタ１５が第１アドレスレジスタ
１２ａもしくは第２アドレスレジスタ１２ｂのいずれか
の内容を選択して、ローカルアドレスバス９にその値を
出力する。ローカルアドレスバス９に対しては、後述す
るように時系列でデータが出力され、一定のアドレスに
ついてはアドレスラッチ５によってラッチされ、このラ
ッチされたアドレスはシステムアドレスバス１０に対し
て出力される。このような構成により、システムアドレ
スバス１０と、ローカルアドレスバス９とに出力される
アドレスバスの値を異ならせることが可能である。

【００１３】図６には、図５に示されている構成の動作
を説明するタイムチャートが示されている。まず、図６
（ａ）にはメモリから、Ｉ／Ｏ装置にデータが転送され
る場合の動作例が示されている。図６（ａ）に示されて
いるように、セレクタ１５がまず第１アドレスレジスタ
１２ａの内容を選択し、その内容をローカルアドレスバ
ス９に出力する。このとき、アドレスラッチ５はいわゆ
るスルー状態となっており、ローカルアドレスバスの内
容をシステムアドレスバス１０にそのまま出力する。次
に、ＡＤＬＡＣＨ信号１１によってアドレスラッチ５が
ラッチ動作を行い、アドレスラッチ５は第１アドレスの
値をシステムアドレスバス１０に対して出力し続けるこ
とになる。その後セレクタ１５は第２アドレスレジスタ
１２ｂの内容である第２アドレスを選択して、ローカル
アドレスバス９に対して出力する。この値はシステムア
ドレスバス１０には出力されず、ローカルアドレスバス
９に対してのみ出力されることになる。このようにして
システムアドレスバス１０に接続されているＩ／Ｏ装置
に対しては第１アドレスの値を、ローカルアドレスバス
９に接続されているメモリに対しては第２アドレスの値
をそれぞれ供給することが可能となる。これによって、
メモリに対しても及びＩ／Ｏ装置に対してもアドレス信
号によりデータを読み書きする場所を指定することが可
能となる。さらに、いわゆる時分割バスとしてローカル
アドレスバス９を構成しているので、アドレスバスのピ
ン数を増やさなくても２種類のアドレス信号を出力する
ことが可能となっている。

【００１４】図６（ｂ）は、Ｉ／Ｏ装置からメモリに対
してデータが転送される場合の動作例が示されており、
データの転送方向が異なるのみで、その動作タイミング
は図６（ａ）に示されている場合とほぼ同様である。

【００１５】さらに、図６（ｃ）にはＤＭＡコントロー
ラではなくＣＰＵがメモリもしくはＩ／Ｏ装置からデー
タを読み出す場合のタイミングチャートが示されてい
る。

【００１６】

【発明が解決しようとする課題】以上述べたように、Ｉ
／Ｏ装置の選択をＤＡＣＫ信号により行う方式を採用す
れば、Ｉ／Ｏ装置の個数分だけＤＡＣＫ信号の端子が必
要となり、ＤＭＡコントローラのパッケージが大きなも
のとなってしまう。そこで、Ｉ／Ｏ装置に対しても、メ
モリと同様にアドレス信号により選択を行うことが考え
られる。上記図５に示されている例においてはこの２つ
のアドレスを時分割バスを利用してＤＭＡコントローラ
の端子数を増やさずに実現している。

【００１７】しかしながら、図５に示されているよう
に、アドレス信号を全てラッチするアドレスラッチ５を
ＤＭＡコントローラ２の外部に設ける必要がある。一般
にアドレス信号は１０〜２０本程度のパラレル信号とな
るため、このアドレスラッチ５は２０ビット程度のラッ
チとしなければならない。ところが、実際のコンピュー
タシステムにおいては、２０ビット程度のアドレス空間
の全てにＩ／Ｏ装置が割り当てられているわけではな
い。通常はこのアドレス空間のごく１部のアドレスのみ
がＩ／Ｏ装置のアドレスとして用いられているにすぎな
い。また、このように多数ビットのアドレスラッチ５を
ＤＭＡコントローラ２の外部に設けることはＤＭＡ装置
としての構成を大規模なものとしてしまうものである。

【００１８】本発明は、上記課題に鑑みなされたもので
あり、その目的は、Ｉ／Ｏ装置に対して供給される選択
のための信号を保持するラッチの構成を小規模なものと
し、よりコンパクトなＤＭＡ装置を提供することであ
る。

【００１９】

【課題を解決するための手段】本発明は、上記課題を解
決するために、Ｉ／Ｏポートとメモリとの間でＤＭＡ転
送を行うＤＭＡ装置において、Ｉ／Ｏアドレスを保持す
るＩ／Ｏアドレスレジスタと、メモリアドレスを保持す
るメモリアドレスレジスタと、データ転送サイクルの初
期において前記Ｉ／Ｏアドレスレジスタを選択して前記
Ｉ／Ｏアドレスを出力し、所定期間経過後に前記メモリ
アドレスレジスタを選択して前記メモリアドレスを出力
するアドレスセレクタと、前記アドレスセレクタが出力
するアドレスをデコードし、Ｉ／Ｏポートのチップセレ
クト信号に変換するデコード手段と、前記アドレスセレ
クタが前記メモリアドレスセレクタを選択する前に、ラ
ッチ信号を出力するラッチ信号出力手段と、前記ラッチ
信号によって示されるタイミングで、前記デコード手段
が変換したチップセレクト信号をラッチするチップセレ
クト信号ラッチ手段と、を含み、前記アドレスセレクタ
が切り替わって前記メモリアドレスを出力する場合にも
前記Ｉ／Ｏポートに対し前記チップセレクト信号を供給
することを特徴とするＤＭＡ装置である。

【００２０】

【作用】本発明におけるチップセレクト信号ラッチ手段
は、デコード手段によって得られたチップセレクト信号
をラッチする。このラッチされるチップセレクト信号
は、アドレスの本数に比べて一般に数を少なくすること
が可能となる。そのため、所定の信号をラッチするため
のビット数をアドレスの信号全体をラッチするのに比べ
て小さくすることが可能である。

【００２１】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２２】図１には、本発明の好適な実施例であるコ
ンピュータシステムのＤＭＡ転送に関する部分の構成ブ
ロック図が示されている。本実施例に係るＤＭＡコント
ローラ１０１は、上述したＤＡＣＫ信号を用いておら
ず、Ｉ／Ｏ装置も、メモリもアドレス信号でその読み出
し及び書き込み場所を指定している。このＤＭＡコント
ローラ１０１のアドレス信号は、アドレスバス１１０上
に時分割で出力され、最初に出力されたアドレスがデコ
ーダ１０５によりデコードされた後、このデコード信号
がラッチ１０４によってラッチされている。

【００２３】本実施例において特徴的なことはＤＭＡコ
ントローラ１０１から最初に出力されたアドレス（本実
施例においてはＩ／Ｏ装置を指定するアドレス信号）そ
のものがラッチされるのではなく、一度デコーダ１０５
によってデコードされ、チップセレクト（以下ＣＳと呼
ぶ）信号及びその他の信号に変換された後ラッチされて
いることである。このような構成によって、アドレス信
号そのものをそのままラッチするのに比較して、必要な
ラッチのビット数を減らすことができるものである。

【００２４】本実施例に係るＤＭＡコントローラ１０１
はＤＲＥＱ０〜ＤＲＥＱ３入力端子を有している。ここ
に、いわゆるデータリクエスト信号を入力することによ
り、ＤＭＡコントローラ１０１にＤＭＡ転送の要求を行
うのである。図１に示されている構成においては、例え
ばＤＲＥＱ０入力端子には、第１のＩ／Ｏ装置１０２か
らのデータリクエスト信号が入力され、ＤＲＥＱ１入力
端子には、第２のＩ／Ｏ装置１０３からのデータリクエ
スト信号が入力され得る。なお、データリクエスト信号
は、第１のＩ／Ｏ装置１０２や第２のＩ／Ｏ装置１０３
のＯＵＴ端子から出力される。このＤＭＡコントローラ
１０１との信号のやり取りは図３に示されている信号と
ほぼ同様である。ＤＭＡコントローラ１０１は、第１も
しくは第２のＩ／Ｏ装置１０２、１０３からのデータリ
クエスト信号を受信すると、ＢＲＥＱＮ信号を、ＣＰＵ
１０６に対して出力する。ＣＰＵ１０６はこのＢＲＥＱ
Ｎ信号を受信すると、自分自身をホールド状態にしてか
ら、ＢＡＣＫＮ信号をＤＭＡコントローラ１０１に対し
て出力する。ＤＭＡコントローラ１０１は、このＢＡＣ
ＫＮ信号を受信することにより、アドレスバス１１０及
びデータバス１１２が利用可能になったことを知ること
ができる。

【００２５】図１に示されている本実施例の構成による
第１又は第２のＩ／Ｏ装置（１０２もしくは１０３）か
ら、メモリ１０７に対する１バイトのデータ転送を行う
場合の動作を図２に示されているタイムチャートに基づ
いて説明する。まず、サイクル１の終期において第１も
しくは第２のＩ／Ｏ装置１０２、１０３のいずれかより
ＤＲＥＱ信号が出力されてくる。図２のタイムチャート
に示されているように、ＤＲＥＱ信号がサイクル１にお
いて「Ｈ」となっていることが観察される。サイクル１
においてこのＤＲＥＱ信号が「Ｈ」となると、次のサイ
クル２においてＢＲＥＱ信号が「Ｌ」となる。ＢＲＥＱ
信号はいわゆる負論理の信号であり、その「Ｌ」レベル
がその信号がアサートされたことを表す。

【００２６】このＢＲＥＱ信号がアサートされたことを
受けて、ＣＰＵ１０６は現在処理している命令等が終了
すると自分自身はホールド状態となり、外部に対してＢ
ＡＣＫ信号をアサートする。このＢＡＣＫ信号もいわゆ
る負論理の信号であり「Ｌ」レベルとなることにより、
アドレスバス１１０や、データバス１１２が開放された
ことを表す。図２に示されている例においては、このＢ
ＡＣＫ信号は、サイクル４においてアサートされてい
る。ＤＭＡコントローラ１０１は、このアサートされた
ＢＡＣＫ信号を受けて、サイクル５においてＩ／Ｏアド
レスをアドレスバス１１０に出力するとともに、Ｉ／Ｏ
−Ｒ信号をアサートする。このＩ／Ｏ−Ｒ信号もいわゆ
る負論理の信号であり、その「Ｌ」レベルによって、Ｉ
／Ｏ装置に対するリード動作が行われることを表す。

【００２７】本実施例において特徴的なことはこのサイ
クル５において出力されるアドレス信号がそのままラッ
チ１０４に供給されているのではなく、デコーダ１０５
を介してから供給されていることである。このデコーダ
１０５は、例えばアドレス信号の上位をデコードし所定
のＣＳ信号を作成する。なお、下位のアドレス信号は第
１もしくは第２のＩ／Ｏ装置１０２、１０３にそのまま
供給される場合が多い。これは、第１または第２のＩ／
Ｏ装置１０２、１０３には内部に複数のレジスタが設け
られている場合が多く、それらのレジスタのそれぞれを
指定するために下位のアドレス信号が供給されるからで
ある。なお、サイクル５においてはこのラッチ１０４は
いわゆるスルー動作をしており、デコーダ１０５によっ
て作成されたＣＳ信号やその他のアドレス信号をそのま
ま出力している。なお、このサイクル５においてはＣＳ
信号が第１もしくは第２のＩ／Ｏ装置１０２、１０３に
供給されるため、ＤＭＡ転送の要求が受け付けられたこ
とがＩ／Ｏ装置に伝えられる。これによって、第１もし
くは第２のＩ／Ｏ装置１０２、１０３はＤＲＥＱ信号を
ネゲートする。このＤＲＥＱ信号はいわゆる正論理であ
り、サイクル５の途中においてＤＲＥＱ信号は「Ｌ」レ
ベルとなっている。

【００２８】次のサイクル６の頭において、ＤＭＡコン
トローラから出力されているＩＡＬＡＴ信号が「Ｌ」レ
ベルに設定されている。本実施例においては、このＩＡ
ＬＡＴ信号が「Ｌ」となることにより、ラッチ１０４が
ラッチ動作を行う。これによって、ラッチ１０４はデコ
ーダ１０５から供給されていたＣＳ信号や、その他のア
ドレス信号をラッチする。そして、サイクル６の頭にお
いてＩＡＬＡＴ信号が「Ｌ」レベルになってから、少し
遅れてメモリアドレスがアドレスバス１１０に出力され
る。そして、メモリアドレスがアドレスバス１１０に出
力されると同時にＭＥＭＷ信号がアサートされる。この
ＭＥＭＷ信号はいわゆる負論理の信号でありサイクル６
においてはメモリアドレスがアドレスバス１１０に出力
されると共にＭＥＭＷ信号が「Ｌ」レベルに設定され
る。なお、このサイクル６においてもＩ／Ｏ−Ｒ信号は
アサートされたままである。

【００２９】このようにして、本実施例においては、ラ
ッチ１０４がデコーダ１０５において作成された所定の
ＣＳ信号やその他のアドレス信号などをラッチし、第１
もしくは第２のＩ／Ｏ装置１０２、１０３に供給し続け
るとともに、アドレスバス１１０においてはメモリに対
するアドレスを出力することになる。なお、図２におい
てＬＡＴ−Ａはこのラッチ１０４によってラッチされた
アドレスその他の信号を表す。このサイクル６において
第１もしくは第２のＩ／Ｏ装置１０２、１０３から読み
出されたデータがデータバス１１２に出力されている。
そして、次のサイクル７の頭において、データバス１１
２に現れた第１もしくは第２のＩ／Ｏ装置１０２、１０
３から読み出されたデータがメモリ１０７に書き込まれ
る。そして、Ｉ／Ｏ−Ｒ信号及びＭＥＭＷ信号がネゲー
トされる（「Ｈ」レベルとなる）。それと同時に、ＩＡ
ＬＡＴ信号が「Ｈ」レベルに設定され、ラッチ１０４は
再びスルー動作に移行する。以上のようにしてＩ／Ｏ装
置からメモリ１０７への１バイトのデータ転送が完了す
る。

【００３０】本実施例に係るＤＭＡコントローラ１０１
においてはアドレス信号を出力する端子として例えば１
６本の端子が準備されている。そのため、メモリ１０７
としては６４ｋバイトアクセス可能である。従って、Ｉ
／Ｏ空間としても最大６４ｋ個のアドレスを使用可能で
あるが、例えばＩ／Ｏ空間としては下位の８ビットのみ
を使用するようにしても好適である。その場合には例え
ばＩ／Ｏ空間として８ビットを用いて、最大２５６個の
Ｉ／Ｏに対応するレジスタ等を用いることが可能であ
る。このような構成を採用することにより、転送対象の
Ｉ／Ｏをプログラムによって自由に変更することが可能
となる。さらに、ＤＡＣＫ信号を用いてＩ／Ｏ装置を選
択するのに比べて、アドレス信号端子を用いたのでＤＭ
Ａコントローラ１０１のピン数の削減することが可能で
ある。

【００３１】以上述べたように、本実施例においてはＤ
ＭＡコントローラ１０１から出力されるアドレス信号を
そのままラッチするのではなく一度デコーダ１０５によ
ってデコードされ、ＣＳ信号などの所定の制御信号に変
換された後、下位のアドレス信号等とともにラッチ１０
４においてラッチするように構成した。従って、必要な
ラッチのビット数を削減することが可能となる効果を奏
する。例えば、Ｉ／Ｏ空間として８ビットが用いられて
いる場合このアドレス信号をそのままラッチする場合は
ラッチとして８ビットが必要であるが、例えば第１もし
くは第２のＩ／Ｏ装置１０２及び１０３がそれぞれ８個
のレジスタを有している場合には上述した下位のアドレ
ス信号として３ビットが必要であり、かつ第１及び第２
のＩ／Ｏ装置１０２、１０３に対するＣＳ信号として２
本の信号、すなわち合計５ビットの信号をラッチ１０４
はラッチすれば十分である。そのため、ラッチ１０４の
構成をアドレス信号そのものをラッチする場合に比べて
３ビット削減することが可能となるものである。

【００３２】

【発明の効果】以上述べたように、本発明によればＩ／
Ｏポートに対するチップセレクト信号をラッチしたの
で、アドレス信号そのものをラッチする構成に比べてラ
ッチのビット数を大幅に削減することが可能となる。従
って、ＤＭＡを司る回路記号を削減することができ、装
置の小型化、低コスト化に適用するものである。

【図面の簡単な説明】

【図１】 本発明の好適な実施例の構成ブロック図であ
る。

【図２】 図１に示されている構成の動作を説明するタ
イムチャートである。

【図３】 従来のＤＭＡ機能を有するコンピュータシス
テムの構成ブロック図である。

【図４】 図３に示されている構成のコンピュータシス
テムにおけるＤＭＡ転送の動作を説明するタイムチャー
トである。

【図５】 従来のＤＭＡコントローラ及びその周辺装置
の構成ブロック図である。

【図６】 図５に示されている構成によるＤＭＡ転送の
動作を説明するタイムチャートである。

【符号の説明】

１０１ ＤＭＡコントローラ、１０２ 第１のＩ／Ｏ装
置、１０３ 第２のＩ／Ｏ装置、１０４ ラッチ、１０
５ デコーダ、１０６ ＣＰＵ、１０７ メモリ、１１
０ アドレスバス、１１２ データバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 Ｉ／Ｏポートとメモリとの間でＤＭＡ転
   送を行うＤＭＡ装置において、 Ｉ／Ｏアドレスを保持するＩ／Ｏアドレスレジスタと、 メモリアドレスを保持するメモリアドレスレジスタと、 データ転送サイクルの初期において前記Ｉ／Ｏアドレス
   レジスタを選択して前記Ｉ／Ｏアドレスを出力し、所定
   期間経過後に前記メモリアドレスレジスタを選択して前
   記メモリアドレスを出力するアドレスセレクタと、 前記アドレスセレクタが出力するアドレスをデコード
   し、Ｉ／Ｏポートのチップセレクト信号に変換するデコ
   ード手段と、 前記アドレスセレクタが前記メモリアドレスセレクタを
   選択する前に、ラッチ信号を出力するラッチ信号出力手
   段と、 前記ラッチ信号によって示されるタイミングで、前記デ
   コード手段が変換したチップセレクト信号をラッチする
   チップセレクト信号ラッチ手段と、 を含み、前記アドレスセレクタが切り替わって前記メモ
   リアドレスを出力する場合にも前記Ｉ／Ｏポートに対し
   前記チップセレクト信号を供給することを特徴とするＤ
   ＭＡ装置。