JPS5944656B2 - デイジタル微分解析機の積分方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、ディジタル微分解析機（ＤｉｇｉｔａｌＤｉ
ｆｆｅｒｅｎｔｉａｌＡｎａｌｙ２ｅｒ・以下、ＤＤＡ
）において、積分演算を行なうために用いられる積分方
式に関するものである。

従来、微分方程式の演算および軌道、図形等の連続量を
演算する場合、アナログ計算機が用いられており、近来
は、各種ソフトウェアの開発および演算速度の高速化等
によりディジタル計算機も用いられるに至つているが、
アナログ計算機は取扱容易かつ人間との対話性に優れる
等の利点を有する反面、演算精度および再現性に劣る等
の欠点を有し、一方、ディジタル計算機は定量的なデー
タ処理能力に優れている利点を有する反面、演算の複雑
化に比例した演算所要時間の延長によりその稼働コスト
が高価になると共に、人間との対話性に欠除しており、
両者の欠点を補なうと同時に両者の利点を兼有するもの
としてＤＤＡが提案されるに至つた。

すなわち、このＤＤＡは入力変数をアナログ計算器に用
いた電圧または電流値の代りにディジタル化された数値
信号とし、数値信号化された入力変数の時間経過に伴な
う有限な増分を量子化された数値を表わす信号として出
力ヘ送出するものであり、その動作原理は区分求積法に
基づいている。

一般に積分演算式ｙ＝ｆｘ′ ｄｔ＋ｙｏ・・・・・・
・・・（１）による演算結果は、その幾何学的な内容か
ら区分求積法にしたがえばｙ＝Σ ｘｉ・Δｔｉ・・・
・・・・・・（２）１■０として近似的に求められ、こ
れと等価的な演算を前述の数値信号について行なえば、
すべての構成をディジタル回路化しても同等の演算動作
を実現することができる。

たゞし、ディジタル回路化するに当つて構成の簡素化に
よる経済性との関連上、基本的な演算回路を一組のみ設
け、その演算結果を一定値の増分として得たうえ、これ
をΔＺメモリと称する演算結果メモリヘ書き込み記憶を
行なわせると共に、一組の演算回路を演算モード指令に
より各種の演算要素として構成のうえ動作させ、各演算
要素の演算入力としてΔＺメモリの内容を読み出して用
い、かつ、これに基づいた演算結果を再びΔＺメモリへ
格納するものとし、ΔＺメモリを介して各演算要素相互
間のデータアクセスを行なうことが好適となつている。

したがつて、ＤＤＡは一組の演算回路を利用し、一連の
演算における各段階で必要とする演算機能に応じた演算
回路の機能をその都度指定すると共に、前段階の演算結
果を演算入力として用いており、一組の演算回路を時分
割で使用する直列演算方式となつている。

このため、ＤＤＡの運用に当つては、アナログ計算機と
同様に所要の演算要素すなわち積分乗算器、加算器等を
定めたうえ、これら各演算要素の入出力相互間を如何に
接続するかを決定する必要があり、ＤＤＡに設けたキー
ボードの操作により、各演算段階における演算要素の機
能を指定すると共に、相互間の接続情報をＤＤＡへ与え
てこれらの情報をＤＤＡ内のメモリへ格納し、この情報
に基づいて上述の演算動作を逐次行なうものとしてある
。

本発明は、か＼るＤＤＡを具体化するうえで必要不可欠
とする積分器を実現する目的を有し、ＤＤＡにおける演
算要素として動作すると同時に基本的な演算回路ともな
り、高演算速度と共に高演算精度を有する極めて効果的
な、ＤＤＡの積分方式を提供するものである。

以下、実施例を示すプロツク図によつて本発明の詳細を
説明する。

同図において、演算要素相互間の接続情報を格納した結
線メモリＭＣ，〜ＭＣ４および演算入力の初期値すなわ
ち不変成分を格納したスケールメモ１ＪＭＳ、ならびに
各演算要素の機能を指定する演算モード信号を格納した
モードメモリＭＭは、アドレスカウンタＣＵＡの出力に
よつてそれらの先頭番地から順次に読み出しアドレスが
指定されており、セレタタＳＬｌ〜ＳＬ４を介して結線
メモリＭＣｌ〜ＭＣ４からの接続情報が、演算結果を先
頭番地から順次に各アドレスへ格納している複数のΔＺ
メモリＭＺｌ〜ＭＺ４に対し必要とする内容のアドレス
へ読み出しアドレス指定信号として与えられる。

なお、演算終了時点以降かつつぎの演算開始前にセレク
タＳＬ，〜ＳＬ４が別途に設けたタイミングパルス発生
器からの切替パルスによつて動作し、アドレスカウンタ
ＣＵＡの出力をΔＺメモリＭＺｌ〜ＭＺ４へ与え、この
とき指定されたΔＺメモリＭＺｌ〜ＭＺ４のアドレスへ
出力回路０Ｚからの増分が演算結果ΔＺとして書き込ま
れるものとなつている。結線メモリＭＣｌ〜ＭＣ３から
のアドレス指定によつて読み出されたΔＺメモリＭＺｌ
〜ＭＺ３の内容は以前の演算における演算結果の増分を
表わす信号であるが、これが現在の演算における演算入
力ΔＹ，〜ΔＹ３として第１加算器ＡＤｌへ与えられ、
こ＼において各入力ΔＹ１〜ΔＹ３が相互に加算された
うえ、第１乗算器ＭＬｌおよび第２乗算器ＭＬ２へΣΔ
Ｙｉとして送出される。

なおΔＹｉのｉは現在の演算を示す指標であり、直前の
ものはｉ一１として以後表示する。また、積分器として
動作する場合、ΔＺメモリＭＺ４には区分求積法におけ
る独立変数Ｘの各区分を表わす微少増加分すなわちΔＸ
を格納しているが、数値の゛１”を表わす信号が格納さ
れており、これがアドレスカウンタＣＵＡのアドレス指
定によつて逐次読み出され、後述の演算器０Ｐへ常に数
値゛１゛の独立変数として与えられる。

したがつて、この場合ΔＺメモリＭＺ４の出力は第１加
算器ＡＤｌへ与えられない。このほか、ΔＺメモリＭＺ
ｌ〜ＭＺ３からの信号は正負を示す１ビツトと、数値の
８１７または゛Ｏ”を示す１ビツトとの計２ビツトによ
り構成されており、これらが加算されるため第１加算器
ＡＤｌの出力は合計４ビツトにより加算結果を表わすも
のとなつている。

第１加算器ＡＤｌの出力は、第１乗算器ＭＬｌおよび第
２乗算器ＭＬ２においてスケールメモリＭＳからのスケ
ール信号Ｓと乗算され、第１乗算器ＭＬｌにおいてはＳ
ΣΔＹｌとなつて第２加算器ＡＤ２へ送出されるが、第
２乗算器ＭＬ２においては、区分求積法における方形区
分面積と曲線を含む面積との差すなわち誤差を補正する
ため、第１乗算器ＭＬｌと同様の演算のほか、内挿また
は外挿積分に応じて士（１／２）ＳΣΔＹ１の演算がな
され、これを誤差補正信号として後述の第３加算器ＡＤ
３へ送出している。

なお、第１、第２乗算器ＭＬｌ，ＭＬ２においては乗算
により当然数値が増大し、予想される最大数を表わし得
るビツト数の信号を必要とするが、便宜上これらの出力
は１６ビツトにより表わすものとしている。

第２加算器ＡＤ２は第１乗算器ＭＬｌの出力ＳΣΔＹｉ
と、Ｙレジスタと称するレジスタＲＹの内容とを加算す
るが、その結果は直ちにＹレジスタＲＹへ与えてその内
容を更新のうえ一時蓄積させるものとなつており、直前
の加算結果Ｙｉ−１がＹレジスタＲＹから与えられ、第
１乗算器ＭＬｌの出力との加算結果としてＹ１−１＋Ｓ
ΣΔＹ！を１６ビツトの信号として第３加算器ＡＤ３へ
送出する。

第３加算器ＡＤ３は第２加算器ＡＤ２のＹ１−１＋ＳΣ
ΔＹｉを示す出力と、第２乗算器ＭＬ２からの誤差補正
信号士（１／２）ＳΣΔＹｉとを加算するが、モードメ
モリＭＭからの積分器モード信号が与えられたときにの
み前述の動作を行ない、他のモードの場合には異なつた
機能を呈するものとなつている。

なお、積分器の場合は前述の加算により、（Ｙ１−１＋
ＳΣΔＹｉ）±（１／２）ＳΣΔＹｌを表わす１６ビツ
トの信号が演算器０Ｐへ送出される。演算器０Ｐは、演
算結果における一定値未満の微少増分をＲレジスタと称
するレジスタＲＲへ与え、これを逐次登算して蓄積させ
る一方、第３加算器ＡＤ３の出力とΔＺメモリＭＺ４か
らの独立変数ΔＸとしての数値”１゛を表わす信号との
乗算を行なつたうえ、この乗算結果へ直前の演算結果を
登算したＲレジスタＲＲの内容Ｒｉ−１を示す１６ビツ
トの信号を加算し、｛（Ｙｉ−１＋ＳΣΔＹｉ）±（１
／２）ＳΣΔＹｉ｝ΔＸ＋Ｒｉ−，を得た後、これを１
６ビツトの信号として出力回路０Ｚへ送出する。なお、
演算器０Ｐとしては、前述の結果を得るまでに乗算、加
算および出力の選別等を行なうため、集積回路化された
ＡＬＵ（ＡｒｉｔｈｍｅｔｉｃＬＯｇｉｃＵｎｉｔ．）
回路等が好適である。出力回路０Ｚは、モードメモリＭ
Ｍからの積分器モード信号によつて動作が定められてお
り、演算器０Ｐからの出力における増分が量子化された
一定値すなわぢ＋１゛またば−１゛に達したときこれを
表わす２ビツトの信号として送出し、上述のとおリアド
レスカウンタＣＵＡのアドレス指定に基づきΔＺメモリ
ＭＺｌ〜ＭＺ４の先頭番地から順次に演算結果として書
き込みを行なつている。たゾし、増分が゛＋１゛または
“−１゛のいずれにも達しないときは“０”を送出して
おり、２ビツトの信号は上述のとおり正負を示す１ビツ
トど１゛またば０゛を示す１ビツトとにより構成されて
いる。また、このΔＺメモリＭＺｌ〜ＭＺ４へ格納され
た演算結果がつぎの演算動作において演算入力として使
用される。以上により第１加算器ＡＤｌへ与えられた演
算入力ΔＹ１〜ΔＹ３とΔＺメモリＭＺ４からの独立変
数ΔＸとに基づいた積分乗算を行なうが、独立変数ΔＸ
は常に゛１”のため単なる積分が行なわれた結果となり
、その増分が゛＋１゛またば−１゛あるいば０゛のΔＺ
信号としてΔＺメモリＭＺｌ〜ＭＺ４へ格納され、積分
器としての演算動作を終了する。

なお、出力回路０ＺはＲレジスタＲＲの最上位ビツト、
第３加算器ＡＤ３の出力における最上位ビツト、演算器
０Ｐの出力における最上位ビツト、および、結線メモリ
ＭＣ４からのΔＸを表わす２ビツト信号の各ビツトに基
づいて動作し、次表の真理値表に示すとおりの出力を発
生する。

すなわち、ＲレジスタＲＲの最上位ビツトは常にＯによ
つて正を表わし、第３加算器ＡＤ３の最上位ビツトおよ
び演算器０Ｐの最上位ビツトはＯによつて正を、１によ
つて負を表わしており、例えば前表の（１）に示すとお
り、ＲレジスタＲＲの内容が正であり、これから独立変
数ΔＸＯ）０１により、第３加算器ＡＤ３の正の出力が
減算すなわち負の加算が行なわれ、このときの演算器０
Ｐの出力が正であれば、正一正一正の演算動作が行なわ
れたことを示し、その結果の増分が゛＋１゛未満である
とき出力回路０Ｚから゛０”の数値が送出され、同表（
３）のとおり正一正であつても、演算回路０Ｐの出力が
“−１゛または、これを越えれば゛−ビの数値が送出さ
れる。

たゾし、このほかの真理値組み合せは出力回路０Ｚの出
力とならないため省略してある。また、前表の動作結果
を得る回路は、各種ゲート回路の組み合せにより容易に
構成できるため詳細を省略する。

このほか、以上の演算動作は積分器としての動作を行な
う期間を規制するタイミングパルスの１周期内に行なわ
れ、つぎの周期においては別の演算要素としての動作を
行なうものとなるが、この動作開始を指令するタイミン
グパルスにより結線メモリＭＣ，〜ＭＣ４乃至第１加算
器ＡＤｌの動作が開始されると共に、タイミングパルス
と同様に発生されるクロツクパルスと同期して動作が並
列になされ、それ以降の動作は非同期動作によりタイミ
ングパルスの１周期内に終了するものとなつており、こ
の並列動作と非同期動作との組み合せにより所要演算時
間が短縮され、約４８０ｎｓｅｃにより積分器としての
動作が終了し、極めて高演算速度のものとなつている。

なお、以上の積分器は他の各種演算要素を構成するうえ
で必要とする基本回路のすべてを包含しており、第３加
算器ＡＤ３、出力回路０Ｚ等の動作モードおよびΔＺメ
モリＭＺ４の出力、第１、第２乗算器ＭＬｌ，ＭＬ２の
入力等各所の接続を、若干変更または切替えることによ
り積分乗算器、加算器、係数器、積分比較器、演算増幅
器等の各演算要素を構成することができる。

また、結線メモリＭＣｌ〜ＭＣ４乃至ΔＺメモリＭＺ，
〜ＭＺ４等は必要に応じて系統数を定めればよい等、図
示の構成は種々の変形が可能である。

以上の説明により明らかなとおり本発明によれば、必要
最少限の構成によりデイジタル信号を演算入力として扱
う高演算速度、高演算精度の積分器が実現し、同時にす
べてがデイジタル回路により構成されるため演算の再現
姓が確実であると共に、他の演算要素も若干の変形によ
り構成され、ＤＤＡの基本演算回路として極めて有効で
ある。

【図面の簡単な説明】

図は本発明の実施例を示すプロツク図である。

Claims (1)

【特許請求の範囲】
1. １ 演算結果の増分を格納した複数の演算結果メモリか
   ら読み出した増分を表わす信号を相互に加算する第１加
   算器と、該第１加算器の出力と初期値を格納したスケー
   ルメモリからのスケール信号とを乗算する第１乗算器と
   、該第１乗算器と同様の乗算を行ない誤差補正信号を送
   出する第２乗算器と、加算出力をＹレジスタへ蓄積させ
   ると共に該Ｙレジスタの内容と前記第１乗算器の出力と
   を加算する第２加算器と、該第２加算器の出力と前記第
   ２乗算器の出力とを加算する第３加算器と、一定値未満
   の増分をＲレジスタへ登算すると共に前記第３加算器の
   出力と常に数値が“１”の独立変数との乗算を行ないか
   つこの乗算結果へ前記Ｒレジスタの内容を加算する演算
   器と、該演算器の出力に基づき一定値へ達した増分を演
   算結果として送出し前記演算結果メモリへ格納を行なう
   出力回路とからなることを特徴とするディジタル微分解
   析機の積分方式。