JPH035093B2

JPH035093B2 -

Info

Publication number: JPH035093B2
Application number: JP56003790A
Authority: JP
Inventors: Shigeru Yabuchi; Takeshi Endo; Kazuyuki Kodama; Toshuki Ide
Original assignee: Hitachi Denshi KK; Hitachi Ltd
Current assignee: Hitachi Denshi KK; Hitachi Ltd
Priority date: 1981-01-16
Filing date: 1981-01-16
Publication date: 1991-01-24
Also published as: JPS57120157A; DE3201088A1; US4497035A; DE3201088C2

Description

【発明の詳細な説明】本発明はデイジタル微分解析機（Digital
Differential Analyzer…以下、DDAと呼ぶ）な
どにおけるむだ時間の発生方法とその装置に関す
る。

なお、本発明の原理の説明では、本発明のむだ
時間の発生方法をDDAに適用する場合を例とし
てとりあげているが、本発明はDDA以外にも適
用でき、これについては実施例で詳述するものと
する。

たとえばDDAをプロセス制御系の解析あるい
は相関係数の計算などに用いる場合、次式で表わ
されるむだ時間Ｔを発生できることが必要とされ
る。

e₀（ｔ）＝e_io（ｔ−Ｔ） (1) ここでe_ioは入力信号、e₀は出力信号そしてＴは
むだ時間を表わす。

一般にむだ時間を発生する方法としては、(a)伝
達関数近似式を利用する（参考文献、On the
analog simulation of ａ pure time delay、
Simulation、1972、18、(5)、pp.161−170）、(b)記
憶方式を用いたむだ時間要素を利用するなどがあ
る。

前者ではpadeの近似式が有名であるが、入力
信号の角周波数をωとした時、２次近似式では
ωT＜２〔rad〕、４次近似式ではωT＜６〔rad〕ま
でという短かいむだ時間しか発生することが出来
ない。またステツプ応答に対してはその出力信号
が振動的になるという欠点を有する。その上、数
多くのDDA演算要素（例えばPadeの４次近似式
では10台以上）が必要とされる。このような点か
らDDAに伝達関数近似式を用いる方法を適用す
ることは実用的でないと云える。

一方、後者の記憶方式の一種である入力信号を
ある周期ｈでサンプリングし、これをデイジタル
メモリに格納し、あるむだ時間経過後に該メモリ
から読出して再生出力する方法は、すべての信号
をデイジタル信号として取扱うDDAと適合する
方法であるとともに前記メモリの容量を増すだけ
で長いむだ時間を実現出来る特徴がある。

しかし、この方式をDDAに適用する場合は、
以下に述べる幾つかの問題点を有する。

まず第１の問題点は高精度のむだ時間を演算す
るためには、サンプリング周期ｈを小さくしなけ
ればならず、このため長時間のむだ時間を発生す
るためには大きなメモリ容量が必要となることで
ある。第１図にこの記憶方式の原理を示す。すな
わち、第１図Ａに示す連続関数である入力信号
e_iaを第１図Ｂに示すようにサンプリング周期ｈ
でサンプリングし、サンプリング点の若い番号順
にサンプリング値e_io（ｐ）（ｐ＝０、１、…）を
第１図Ｃに示すようにデイジタルメモリの若いア
ドレスから格納してゆき、むだ時間Ｔだけ経過し
たのち、デイジタルメモリからサンプリング値を
e_io（０）、e_io(1)、…の順に読出し、再生出力する
方法である。したがつてむだ時間出力信号e₀は第
１図Ｄに示すように段階状の波形となる。ここ
で、むだ時間出力信号の誤差εは次式のようにな
る。

ｔ＜Ｔでは ε（ｔ−Ｔ）＝０ｔ＜Ｔでは ε（ｔ−Ｔ）＝０ｔ≧Ｔでは ε（ｔ−Ｔ）＝e_io（ｔ−Ｔ）−e_io（ｈ・
ｐ）(2) したがつて、ph≦ｔ（ｐ＋１）ｈにおける誤差
εはサンプリング点ｐで零となり、次のサンプリ
ング点（ｐ＋１）に近づくほど増大する。例えば e_io＝Asinx (3) について第１図の方式でむだ時間を発生させた場
合、絶対誤差εは、 ε＝Asin〔（ｐ＋τ／ｈ）ｈ〕−Asin（ｐ・ｈ） (4) ただし、０≦τ≦ｈである。

となり、その最大誤差は式(3)の最大傾斜付近すな
わちｘ＝０付近で生ずる。ゆえにｘ＝０付近での
最大誤差はｐ＝０、τ＝ｈを式(4)に代入すること
によつて近似的に求められ、 ε_naxAsinh (5) となる。したがつて、むだ時間の演算誤差をフル
スケールＡの0.1％に限定するには、式(5)よりサ
ンプリング周期ｈを0.001〔rad〕すなわち１周期
を約6280（2π／0.001）サンプリングしなければ
ならないことがわかる。今、角周波数ωの正弦波
を遅れ時間Ｔにわたり、サンプリング周期ｈでサ
ンプリングし、サンプリング値を表わすためのメ
モリ１語の長さをＢバイトとすると、むだ時間要
素１台あたり必要とされるメモリの容量Ｗは、Ｗ＝ωT／ｈ×Ｂ（bytes） (6) となる。一例としてω＝10rad／ｓ、Ｔ＝5sec、
ｈ＝0.001rad、Ｂ＝4bytesとするとＷは0.2M
bytesにもなる。

第２の問題点は、DDAの演算方式に起因する
ものである。

DDAでは入力変数、出力変数および積分独立
変数をすべて１ビツトあるいは数ビツトに丸めて
伝送する演算方式（特開昭50−25148号公報、お
よび特開昭50−32849号公報参照）がとられる。
したがつてむだ時間の出力信号も１ビツトあるい
は数ビツトの増分形式として取扱わなければなら
ないという問題点が存在する。

本発明の目的は、上述の問題点を解消したデイ
ジタルメモリ記憶方式による安価で、長時間のむ
だ時間を精度よく発生する機能を有するむだ時間
発生方法および装置を提供することにある。

この目的を達成するために本発明においては、
むだ時間を発生する２種類のデイジタルメモリＡ
とＢを備え、DDAの１演算サイクル（以下、イ
タレーシヨンと呼ぶ。）ごとに１ビツトあるいは
数ビツトの増分形式で表わされたむだ時間要素の
入力信号を累積し、イタレーシヨンの整数倍をサ
ンプリング周期ｈとし、この周期毎に該累積値す
なわち１サンプリング間の入力信号の増分値を順
次メモリＡに格納していく。この格納処理がむだ
時間Ｔをサンプリング周期ｈで割つた商ｕ（整数
値）で指定されるアドレスまで進行した後におい
ては、このｕから１を引いただけ前のメモリＡの
アドレスからサンプリング周期ｈごとに入力信号
の上記増分値を読み出し、DDAのイタレーシヨ
ン毎に後述のように増分形式の内挿補間演算を行
ない、この内挿補間演算の結果をメモリＢに格納
したうえで、むだ時間Ｔをサンプリング周期ｈで
割算したときの残余ｖ（整数値）だけ前のメモリ
Ｂのアドレスの内容を読出し、これをむだ時間の
出力信号として出力させることを可能とした点に
第１の特徴がある。

第２の特徴は、前記メモリＡとＢにデータを格
納するアドレスを管理するアドレス・カウンタ
ADCAとADCBをそれぞれ１組ずつ備え、
ADCAをサンプリング周期ｈで、かつむだ時間
要素ごとに１だけ加算（以下、アドワンという）
し、得られたメモリＡのアドレスにサンプリング
値を格納するとともにADCBを各イタレーシヨ
ンで、かつむだ時間要素ごとにアドワンし、得ら
れたメモリＢのアドレスに前記内挿値を格納する
ことによつて両デイジタル・メモリにデータをリ
ング状に連続かつ無限に書き込むことを可能とし
た点である。

第３の特徴は、前記メモリＡとＢからデータを
読出すアドレスを管理するアドレス・メモリ
ADMAとAPMBをそれぞれむだ時間要素数だけ
備え、サンプリング周期ｈごとに着目するむだ時
間要素に該当するADMA内のメモリの内容をア
ドワンし、得られたメモリＡのアドレスからデー
タを読み出すとともにイタレーシヨン毎に着目す
るむだ時間要素に該当するADMB内のメモリの
内容をアドワンし、得られたメモリＢのアドレス
からデータを読み出すことによつて前記のメモリ
ＡとＢ上に形成されたリング状データを連続かつ
無限に読み出すことを可能としたことである。

以下、本発明の原理を詳細に説明する。

まず、サンプリング値を格納するメモリの量を
大幅に減らすために本発明では式(7)に示す内挿補
間の演算を行ない、サンプリング点ｐ毎に、ph
≦τ＜（ｐ＋１）ｈにおけるむだ時間出力信号を
求める。

e₀（ｐ・ｈ＋τ＋Ｔ）＝e_io〔（ｐ＋１）ｈ〕−e_io（ｐ・ｈ）／ｈ×τ＋e_io（ｐ・ｈ）(7) 第２図は第１図に示した入力信号e_ioを第１図
と同じサンプリング周期ｈでサンプリングし、む
だ時間Ｔだけ経過したのち、式(7)の内挿補間演算
を施して出力したむだ時間出力信号を表わす。第
１図Ｄと第２図を比較しただけでも本方法の方が
演算精度が良いことがわかる。式(7)の内挿補間に
おける演算誤差εは、 ε＝e_io〔ｐ・ｈ＋τ〕−e_io〔（ｐ＋１）・ｈ〕−
e_io（ｐ・ｈ）／ｈ×τ＋e_io（ｐ・ｈ）(8) となる。ここで式(3)で表わされる入力信号を式(7)
の方法で演算した場合を例にとり、むだ時間発生
時の演算誤差を第１図の方法と比較する。式(8)で
表わされる誤差の最大値は、dε／dτ＝０でかつ
d₂ε／dτ²＜０なる条件が成立する時に発生する。
式(8)に式(3)を代入し、最大の誤差を生ずる条件を
求めると、第３図に示す状態で最大誤差が発生す
ることがわかる。したがつて最大誤差ε_naxは、 ε_nax＝Ａ（１−cosｈ／２） (9) となる。そこでむだ時間発生時の演算誤差をフル
スケールＡの0.1％に限定するためには、式(9)よ
りサンプリング周期ｈを約0.08945（rad〕すなわ
ち１周期を約70サンプリングすれば良いことにな
る。第１図の方法では同じ演算精度を得るために
約6280サンプリング必要であつたから、本発明に
おける内挿補間演算方式によるむだ時間発生方法
では第１図の方法に比べて約1/90のデイジタル・
メモリだけで良いことになり、著しくメモリ容量
を減らすことが出来る。

次に解決しなければならない問題点は上記の内
挿補間演算をサンプリング値格納用のデイジタ
ル・メモリと組合せて実行することにより内挿補
間演算により得られるむだ時間の出力信号をいか
にして簡単な手段で増分形式に変換して出力する
かである。このための演算方法を第４図と第５図
に示す。

まず、式(7)を次式の増分形式に変換する。

Δe₀（ｐ・ｈ＋τ＋Ｔ）＝e_io〔（ｐ＋１）ｈ〕−e_io（ｐ・ｈ）／ｈ×τ(10) そして、τをDDAの基本的な積分独立変数ｔの
微小増分であるΔtにとり、式(11)に示す演算ステ
ツプをDDAで演算し、得られた出力増分ΔZ_iをむ
だ時間要素の出力信号の増分Δe₀とする内挿補間演算をおこなう。ここで、ｉはサンプリン
グ点ｐと（ｐ＋１）間に含まれるDDAのイタレ
ーシヨン番号を表わし、Y_iはｉイタレーシヨン時
のＹレジスタの内容で上記Δe₀の傾きを表わし、
R_iはｉイタレーシヨン時の積分値の残余、R_i-1は
（ｉ−１）イタレーシヨン時の積分値の残余を表
わす。さらに、これらのすべての変数は浮動小数
点で取扱われるものとする。

しかし、実際には式(11)のままで演算することは
有利ではない。何故ならば傾きY_iの計算に割算回
路が必要となるからである。そこで本発明におい
ては第４図に示すようにサンプリング周期ｈを
Δtの整数倍ｍにとり、かつｍを２のべき乗に選
ぶことにより、傾きY_iを加減算だけで求めるよう
にする。これを以下に説明する。

ｍを２のべき乗にとることにより、サンプリン
グ周期ｈは、次式のようになる。

ｈ＝ｍ・Δt＝2^b・Δt（ｂ＝整数） (12) 次に、サンプリング点ｐと（ｐ＋１）間におけ
る入力信号e_ioの増分を SDY_p+1＝e_io〔（ｐ＋１）ｈ〕−e_io（ｐ・ｈ） (13) とおくと、式(11)における傾きY_iは Y_i＝SDY_p+1／Δt・2^-b (14) となる。さらにΔtを2^k（ｋ＝整数）にとり、
SDY_p+1の仮数部をSDY_p+1（Ｍ）、SDY_p+1の指数
部をSDY_p+1(E)として表わすと、Y_iは次式のよう
になる。

Y_i＝SDY_p+1（Ｍ）×２〔SDYp+1(E)-b-k〕 (15) これにより、指数部の加減算だけで傾きY_iを求
めることが出来ると云える。

以上、むだ時間の発生に使用する本発明の内挿
補間演算法について述べたが、もうひとつ解決し
なければならない問題点がある。それはむだ時間
を発生するために使用するデイジタル・メモリの
書込みおよび読出しの制御方法ならびにメモリの
構造である。以下、この点に関する本発明の方法
を説明する。

ここでは第４図を例にとりながら説明する。第
４図においてe₀のようなむだ時間ｔを持つ出力信
号を入力信号e_ioから発生する場合、まず前述の
ごとくサンプリング周期ｈをｍ・Δtと選び、サ
ンプリング周期ｈ毎に式（13）で表わしたサンプ
リング区間の入力信号e_ioの増分SDYをサンプリ
ングし、これをデイジタル・メモリＡに格納す
る。これを第５図に示す。第５図における(A)はむ
だ時間要素（e^-ST：Ｓはラプラス演算子）のブロ
ツク図を表わしており、サンプリング間のe_ioの
増分を式（16）に示す演算ステツプで求める。

ここで、ΔY_i,jはｉイタレーシヨン時のｊ番目
の入力信号、ｌはむだ時間要素の入力数、SDY_i
はサンプリング点（ｐ−１）以降の入力信号の累
積値を表わす。

このようにして、サンプリング区間の増分値を
第５図Ｂのごとくデイジタル・メモリＡ（以下、
メモリＡと称する）に連続して格納してゆく
（phaseI）。つぎに、むだ時間Ｔだけ前にサンプリ
ングした入力信号の増分値をメモリＡから読出
し、これを第５図Ｃの入力信号Ｙとしてむだ時間
の出力信号を計算する（phase）。しかし、本
発明では前記のごとく、ｍを2^bにとるために必ず
しもサンプリング周期ｈの整数倍がむだ時間Ｔに
一致せず、第４図に示すようにT″（＝qΔt）の時
間だけ端数が残る。そこで本発明では、次式の関
係を満足するｎとｑを求め、第５図Ｔ＝T′＋T″＝ｎ・ｈ＋ｑ・Δt（０≦ｑ・Δt＜ｈ）（17） (B)においてｐ＝ｎなるサンプリング点に来た時
にｐ−ｎ＋１）なるサンプリング点で格納した入
力信号の増分値SDY_p-o+1をメモリＡから読み出
し、式（15）によつて傾きY_iを求め、このY_iを第
５図Ｃの入力信号として式(11)の計算をおこない、
第４図における中間的なむだ時間要素の出力信号
e₀′として示されるように、t′＝ｎ・ｈのむだ時間
の出力信号ΔZ′をΔtごとに求め、第５図Ｄのごと
くこれをΔt毎にメモリＢに格納し、端数となる
むだ時間T″（＝ｑ・Δt）を発生するためにメモリ
Ｂのｑだけ前のアドレスに格納されているΔZ′_i-q
の値を所望のむだ時間の出力信号ΔZ_iとして読み
出し、これを第４図におけるむだ時間要素の出力
信号e₀とする方法を実施している。第５図Ｅには
メモリＢへの書きこみ信号とメモリＢからの読み
出し信号の時間関係を示してある。

次にメモリＡおよびＢの書込み並びに読み出し
の制御方法を第６図〜第８図を用いて説明する。

一般にむだ時間の長さは一定ではなく、１つの
システムの中に様々な長さを持つむだ時間が存在
する。またその入力信号の角周波数ωも様々であ
る。したがつて演算精度を満たす最適なサンプリ
ング周期も異なつて来る。むだ時間の演算に使用
するメモリＡおよびＢの容量を出来るだけ少なく
する意味からはそれぞれのむだ時間に最適なサン
プリング周期でサンプリングすることが望まし
い。

しかし、この場合メモリＡおよびＢをむだ時間
要素ごとに持つような書込み並びに読み出しの制
御を行なうとともに内挿補間演算の制御もむだ時
間要素ごとに行なわなければならず、回路が複雑
になる欠点を有する。そこで本発明ではすべての
むだ時間要素に共通した一定のサンプリング周期
ですべてのむだ時間要素の入力信号をサンプリン
グする方法をとつている。

本発明のDDAについては後で詳述するが、演
算要素ごとに専用の演算装置は持たない。１個の
汎用の演算装置を用意したうえ、制御メモリ内の
制御命令に従つて該当する要素に必要とされるデ
ータをメモリから演算装置にロードし、積分器、
係数器およびむだ時間要素等の数種の演算要素の
演算を、第６図のサイムチヤートにしたがつて行
なう。第６図は演算要素が第１番〜第４番まで４
個ある場合の例であり、ELCは演算要素の演算
タイミング信号、ITEはイタレーシヨン信号を表
わす。ここで、第１番と第４番目の演算要素がむ
だ時間要素であり、サンプリング周期ｈはｍ＝２
として２・Δtとしている。図中、TAは第５図に
おけるメモリＡへの書込みと読み出しタイミング
信号を示し、むだ時間要素を指定するフラグ
DLYFとサンプリング信号SAMPとのAND論理
により発生されるものである。一方、TBは第５
図におけるメモリＢへの書込みと読出しのタイミ
ング信号を示す。

メモリＡおよびＢへの書込みは第７図に示す方
法で行なう。図中の７１はメモリＡ，Ｂへの書込
みアドレスを示すアドレス・カウンタ（ADC）
であり、最大Ｖ（＝2^w）番地まで指定することが
出来る。またメモリＡ，Ｂとも０〜Ｖ番地までア
ドレス付けされている。メモリＡ，Ｂへの書込み
であるが、まず初期状態でリセツト信号
（RESET）によりADC７１の内容すなわち書込
みアドレスを０番地としておき、演算時にはイン
クリメント信号UPに合せてADC７１の内容を＋
１だけインクリメントし、ADC７１で示される
メモリＡ，Ｂ内のアドレスに前述のサンプリング
間の増分値SDY_iあるいは内挿補間されたむだ時
間出力信号の増分ΔZ′を書込む。インクリメント
信号UPとしては、メモリＡの場合タイミング信
号TAが、メモリＢの場合タイミング信号TBが
それぞれ入力される。すなわち、メモリＡはタイ
ミング信号TAで、メモリＢはタイミング信号
TBで書込みアドレスがそれぞれ更新される。

一方、ADCの内容がＶを越えるとADCの内容
は再び零となる。したがつてメモリＡ，Ｂは第７
図に示すようにリング構造のメモリ７２のように
構成することが出来、このような構成にすれば、
メモリＡ，Ｂにはインクリメント信号UPに合せ
て無限にデータを書込むことが出来る。この場
合、Ｖをこえて０番地にもどつたときそれまで０
番地に格納されていたデータが消され、その上に
新たなデータが書きこまれる。１番地以降も同様
である。今、サンプリング点をＰ、むだ時間要素
をＭ台とした場合、ｊ（ｊ＝１、２、…、Ｍ）番
目のむだ時間要素に関するｐ（ｐ＝０、１、…、
ｎ−１）番目のサンプル点におけるデータはメモ
リ７２の（Ｍ×ｐ＋ｊ）番地に書込まれる。

次にメモリＡおよびＢからの読出し制御は第８
図の方法により行なう。読出しの場合はメモリか
らデータを読出すアドレスを管理するアドレス・
メモリ８０を要素台数分だけ備える。これらのメ
モリをそれぞれRA₀，RA₁，…，RA_M-1としてこ
れらを総称してADM８１と呼ぶ。要素台数分の
メモリが必要になるのはむだ時間ごとに読出す間
隔が異なるためである。

まず、ADM８１にはむだ時間ごとに初期アド
レスINITが演算前にホスト・コンピユータ（図
示せず）から、マルチプレクサ（MPX）８２を
経由してセツトされる。この初期アドレスはメモ
リＡとメモリＢとでは異なり、次に示すステツプ
であらかじめ計算される。

第１ステツプ第２ステツプ IA_j：＝VA−（N_j−１）×Ｍ＋１ IB_j：VB−Q_j・Ｍ＋１ IA_j＝VAならばIA_j：＝０ IB_j＝VBならばIB_j：０（17）ここで、 IA_j；ｊ番目のむだ時間要素のメモリＡに関する
初期アドレス IB_j；ｊ番目のむだ時間要素のメモリＢに関する
初期アドレス VA；メモリＡのアドレスの最大値 VB；〃Ｂ〃Ｍ；むだ時間要素の総合数 N_j；ｊ番目のむだ時間要素における第４図中の
ｎ Q_j；ｊ番目のむだ時間要素における第４図中の
ｑそして、むだ時間発生の演算時には第６図中の
イタレーシヨン信号ITEに合わせてカウンタ
（C1）８３を信号RESETによりリセツトし、イ
ンクリメント信号UPでカウンタ８３を＋１だけ
インクリメントする。さらにカウンタ８３を指定
されるADM８１内のアドレスの内容を読出し、
加算回路８４を用いてインクリメント信号UPに
合わせてむだ時間要素の総合数Ｍだけ加算し、こ
の結果を再びカウンタ８３で指定されるADM８
１内のアドレスに書込む。その結果指定されたメ
モリＡ，Ｂのアドレスからデータを読出す。イン
クリメント信号UPはメモリＡの場合第６図の
TAとなり、メモリＢの場合はTBとなる。

ADM８１で取扱うことが出来るアドレスの範
囲は、第７図中のADC７１と同一で、最大Ｖ番
地まで指定できる。したがつて、メモリＡ，Ｂが
前記メモリ７２のように構成されているため上記
の方法によりメモリＡ，Ｂからの読出しアドレス
をむだ時間要素ごとに、かつ時間的に連続的に更
新することによつて無限にデータをメモリＡ，Ｂ
から読出すことが簡単に可能となつた。なお、メ
モリＡのアドレスの最大値VAおよびメモリＢの
アドレスの最大値VBは、次式をみたす範囲でな
ければならない。

VA＞（MAXN−１）×Ｍ VB＞（MAXQ−１）×Ｍ（18）ここで、MAXN＝MAX（N₀、N₁、N₂、…、
N_j…） MAXQ＝MAX（Q₀、Q₁、Q₂、…、Q_j、…）なお、メモリＡおよびメモリＢとしては個々に
メモリ手段を設けるようにしてもよいし、１個の
メモリ手段を２個のメモリ領域に分割してメモリ
Ａ領域、メモリＢ領域としてもよい。

以下、本発明を実施例を参照して詳細に説明す
る。

第９図は本発明を用いたDDAのブロツク構成
を示す。DDAの演算は演算の高速化をはかるた
めに第１０図に示すようなパイプライン制御（特
公昭54−15389号公報参照）で行なう。

DDAの各イタレーシヨンにおける積分演算は
大別して次の３つの演算フエーズにより実行され
る。

Ｐフエーズ；ピツクアツプ・フエーズｉ番目のイタレーシヨンにおけるｊ番目の入
力変数の微小増分ΔY_i,jをｊ＝１〜ｌについて
総計した増分ΔY_iを求める。

ΔY_i＝_l 〓^j=1 ΔY_i,j （19）Ｙフエーズ；アツプデート・フエーズ１イタレーシヨンだけ前の期間における積分
器のＹレジスタの内容（Y_i-1とする。）と上記
ΔY_iとの加算を行ない、その加算結果をｉイタ
レーシヨン時のＹレジスタの内容とする。すな
わち次の演算が実行される。

Y_i＝Y_i-1＋ΔY_i （20）Ｉフエーズ；インテグレーシヨン・フエーズ上記Y_iとＲレジスタの内容（R_i=1）との加算
をおこない、その加算結果（R_iとする。）から
オーバーフロー分を含めて１ビツトあるいは数
ビツトをΔZ_iとして出力し（ΔZ_iの求め方は、
同一出願人が先に出願した特願昭55−112739を
参照）、そしてR_iからΔZ_iを除いて、Ｒレジスタ
にセツトする。すなわち、次の演算が実行され
る。

R_i＝R_i-1＋Y_i・ΔX_i−ΔZ_i （21）ここでΔX_iはｉイタレーシヨンにおける積分独
立変数の微小増分である。

第９図Ａから第９図Ｃはそれぞれの演算フエー
ズに該当しており、第９図ＡはＰフエーズを、第
９図ＢはＹフエーズを、さらに第９図ＣはＩフエ
ーズを実行するDDAのブロツク構成を示す。

これらの図中にあるラツチ９１２１，９１２
２，９１２３，９１２４，９１２６，９１２７，
９１２８および９１２９は上記のパイプライン制
御の演算を行なうために使用するバツフアであ
る。

本発明のむだ時間発生の演算は式(11)の内挿補間
演算と式（16）のサンプリング間の入力信号（変
数）の変化分を求める演算の２個の部分からな
る。前者は積分演算のＩフエーズに該当し、後者
はＰフエーズとＹフエーズを合わせた演算に該当
する。

しかし、前者と後者ではＹレジスタの内容が異
なる点、さらにメモリＡおよびＢの書込みおよび
読出し時間等を考えるとＹフエーズおよびＩフエ
ーズがDDAによる通常の積分演算時に比べ長く
なるため、むだ時間発生の演算に要する各フエー
ズの演算時間をDDAの全体の演算フエーズ（Ｐ、
ＹおよびＩフエーズ）からなる１イタレーシヨン
以内におさめることは出来ない。そこで実施例で
はむだ時間発生の演算を２個の演算要素分の演算
サイクルで行なつている。第１０図で示すとＮと
（Ｎ＋１）番目の要素を１台のむだ時間要素とし、
フエーズY_NとI_Nで式(11)の演算を行ない、フエー
ズY_N+1とI_N+1で式（16）の演算を行なう。

第９図Ａ〜Ｃにおいて、コンピユータ９０１は
共通バス線９０２とマルチプレクサ９０２１，９
０２２，９０２３，９０２４および９０２５を経
由して、前記式（21）の演算における出力増分
ΔZ_iを格納するΔZメモリ９０３と前記式（20）の
演算結果を格納するＹメモリ９０４と前記式
（17）中の初期アドレスIA_jを格納するADMAメ
モリ９０５と前記式（21）の演算結果を格納する
Ｒメモリ９０６および前記式（17）中の初期アド
レスIB_jを格納するADMBメモリ９０７にそれぞ
れの初期値を伝送すると共に、制御メモリ９０８
にDDAの演算制御命令を伝送する。

また、コンピユータ９０１は制御メモリ９０８
のアドレスを指定するプログラム・カウンタ９０
９に所定の値を伝送するとともにBEKIレジスタ
９１０に前記式（15）中の指数部を伝送し、さら
にDDAの演算を実行するために必要な一連のタ
イミング信号を発生するコントローラ９１１の起
動と停止を行なう。

DDAの演算は、プログラム・カウンタ９０９
により指定された制御メモリ９０８のアドレス
PCより読出された演算制御命令を、コントロー
ラ９１１で発生される一連のタイミング信号に従
つて実行することによつて行なわれる。

ここで、プログラム・カウンタ９０９により指
定される上記アドレスに格納されている演算制御
命令は、所定のイタレーシヨン時（たとえば、ｉ
番目のイタレーシヨン時）における演算で使用さ
れる演算器の種別とこれに関連した演算モードな
どを指定するビツト構造を有する。

第１１図は上記演算制御命令におけるビツト構
造の一例を示す。

第１１図における各部分のうち、ELは所望の
演算を実行するために使用される演算器の種別、
ΔX_Aは前記式（21）の積分独立変数の微小増分
ΔX_iが格納されているΔZメモリ９０３のアドレ
ス、DTは上記ΔX_iが時間増分Δtであるか否かを
示すための１ビツトのフラグ、Pxは上記ΔX_iの
極性、ΔY_A1とΔY_A2およびΔY_A3（この例では入力
数を３入力としている。）はそれぞれ前記式（16）
と式（19）のΔY_i,1とΔY_i,2およびΔY_i,3が格納され
ているΔZメモリ９０３のアドレス、P₁とP₂およ
びP₃はそれぞれ上記ΔY_i,1とΔY_i,2およびΔY_i,3の
極性を制御するための１ビツトのフラグを示して
いる。

次に、第１１図のビツト構造を有する演算制御
命令に基づいて、本発明のむだ時間発生の演算を
実行する場合を例にとつて第９図の動作をさらに
詳細に説明する。

第１１図の例において、Ｎ番目の演算器は式(11)
の内挿補間演算を第１０図に示す演算フエーズ
Y_NとI_Nとで実行する演算器DLY_Iであり、（Ｎ＋
１）番目の演算器は式（16）のサンプリング間の
入力信号の変化分を第１０図中の演算フエーズ
P_N+1とY_N+1とで実行する演算器DLY〓であるとす
る。

まず、プログラム・カウンタ９０９により指定
されるアドレスがＮであると、制御メモリ９０８
より演算器DLY_Iの演算制御命令が読出される。
そして読出された演算制御命令はデコーダ９１３
により解読されて、命令各部の解読信号が対応す
る回路部に送られる。

使用すべき演算器の種別を示す前記ELの解読
結果（EL）はコントローラ９１１に送られ、こ
れを受けて指定された前記パイプライン制御によ
るむだ時間発生の演算を実行するためのタイミン
グ信号がコントローラ９１１で生成されて所定の
回路部に送られる。演算器DLY_Iの場合は前記式
(11)の内挿補間演算を行なうために、コントローラ
９１１よりΔZメモリ９０３とＹメモリ９０４お
よびADMAメモリ９０５のＥ端子にイネーブル
信号（ENABLE）が送出されることをはじめと
して式(11)）の演算に必要な一連のタイミング信号
が送出される。第９図では、コントローラ９１１
とそれらを結ぶ線は簡単化のため省略してある。

まず、演算器DLY_IのP_Nフエーズでは他の演算
器と同様にアドレスΔY_A1〜ΔY_A3の解読結果
ΔY_Ai，ΔY_A2，ΔY_A3をΔZメモリ９０３のアドレ
ス端子Ａに入力して、指定されたアドレスより
ΔY_i,j（ｊ＝１、２、３）が順次読出されてΔYレ
ジスタ９１４にセツトされる。

ΔYレジスタ９１４にセツトされたΔY_i,1と、ｉ
番目のイタレーシヨン時に先立つて第６図中の演
算タイミング信号ELGによつてリセツトされた
SDYレジスタ９１５の内容（SDY_i,0＝０）とが
浮動小数点加算器FADD９１６に入力されて、 SDY_i,0＋ΔY_i,1＝ΔY_i,1 （22）の浮動小数点演算が行なわれて、その結果ΔY_i,1
がSDY_i,1としてSDYレジスタ９１５にセツトさ
れる。

ここで本発明のDDAで取扱うデータの数値系
を簡単に述べておく。第１２図に本発明で取扱う
データの数値系を示す。演算に用いる変数はデー
タフオーマツトＡまたはＢのいずれかの数値系を
とる浮動小数点からなる。データ・フオーマツト
Ａに属する変数としては、被積分関数Ｙ、積分値
の残余Ｒ、および入力変数の総和SDYなど増分
形式によらない変数が該当する。これに対しデー
タフオーマツトＢに属する変数としては、入力変
数の微小増分ΔY、積分独立変数の微小増分ΔX、
および出力変数の微小増分ΔZなど増分形式によ
る変数が該当する。

式（22）の演算後、ΔYレジスタ９１４にセツ
トされたΔY_i,2と、SDYレジスタ９１５の内容
（SDY_i,1＝ΔY_i,1）とがFADD９１６に入力され
て、 SDY_i,1＋ΔY_i,2＝ΔY_i,1＋ΔY_i,2 （23）の演算が行なわれて、その結果がSDY_i,2として
SDYレジスタ９１５にセツトされる。

同様の演算を繰り返すことにより、式（19）の
ΔY_iがSPY_i,l＝SDY_i,3としてSDYレジスタ９１５
中に求められる。

上記の演算において、SDYレジスタ９１５と
FADD９１６とは累算器に相当している。

また、極性ビツトの解読結果P₁，P₂，P₃が負
極性の場合には、負極性微小増分に関する２の補
数とSDY_i,jとの加算がFADD９１６において実行
される。たとえば、ΔY_i,2が負極性となつた場合
には、 SDY_i,1−ΔY_i,2＝ΔY_i,1−ΔY_i,2 （24）の演算が行なわれる。

つぎに、アドレスΔX_Aの解読結果（ΔX_A）で
指定されたΔZメモリ９０３のアドレスより読出
されたΔX_iが、フラグ（DT）により時間増分Δt
に相当することが指示された場合、ΔXレジスタ
９１７にセツトされる。

ところが演算器DLY_Iの場合、アドレスΔY_A1〜
ΔY_A3はΔZメモリ９０３内の数値がゼロである特
定のアドレスを指定しており、上記P_Nフエーズ
で求められたSDYレジスタ９１５の内容がゼロ
となるようにしてあり、P_Nフエーズの演算は他
の演算器と同様な手順で行なうが求まつたSDY
の値は使用しない。

次のY_Nフエーズでは、最初にP_Nフエーズで求
められたSDY、Pc、ΔXおよびPxをバツフアラ
ツチ９１２１〜９１２４にそれぞれラツチしたの
ち、Ｙメモリ９０４に格納されている式(11)の演算
で用いる傾きY_iを読出し、次のI_Nフエーズの回路
に送ることを行なう。

この傾きの読出しは前記プログラム・カウンタ
９０９を出力をラツチしたバツフア用ラツチ９１
２１の内容をＹメモリ９０４に入力し、コントロ
ーラ９１１からのイネーブル信号により行なわ
れ、Y_iが演算器の番号と同一のＹメモリ９０４内
のアドレスから読出され、Ｙレジスタ９２５にセ
ツトされる。そして、アキユムレータ付き
FADD９２６経由でI_Nフエーズを実行する第９図
Ｃの回路に送られる。

演算器DLY_IのI_Nフエーズでは、第９図Ｂの回
路から送られて来たPx，Ｙ，ΔXおよびPcをバ
ツフア用ラツチ９１２６〜９１２９にそれぞれラ
ツチしたのち、式(11)のステツプ１の演算すなわち
時間増分Δtごとの内挿演算と出力信号の増分形
式への変換を行なうとともにメモリＢにおける書
込みと読出しによつて第４図に示したｑ・Δtに
相当するむだ時間を発生し、最終的にむだ時間Ｔ
＝ｍ・ｎ・Δt＋ｑ・Δt）を持つ出力信号を出力
する。

まず、式(11)の内挿補間演算はバツフア用ラツチ
９１２７の内容Y_iとバツフア用ラツチ９１２８の
内容ΔX_iとを乗算器９２７で掛けることから行な
われる。乗算器９２７の出力Y_i・ΔX_iは、FADD
９２８によつてＲメモリ９０６から読出された１
イタレーシヨン前の積分値の残余R_i-1と加算され
る。そして、その結果はFADD９２８を通つて
デコーダ９２９に入力され、第１２図のデータフ
オーマツトＢのような（m1＋１）〜m2の仮数部
が１ビツトないしは数ビツトからなる増分ΔZ_i′
がデコーダ９２９によつて作られ、ΔZ_i′はIDM
メモリ９３０に送られる。FADD９２８によつ
て求められた積分値から増分ΔZ_i′を除いた残余R_i
は、バツフア用ラツチ９１２９によつて指定され
る演算器DLY_Iの番号（Ｎ）と同一のＲメモリ９
０６内のアドレスにマルチプレクサ９０２４経由
で格納される。

一方、IDMメモリ９３０に送られたΔZ_i′は、
第７図に説明した方法によつて、第７図のメモリ
７２に対応するIDMメモリ９３０に格納される。
すなわち、IDMメモリ９３０およびADCBカウ
ンタ９３１は前記メモリＢとADCカウンタ７１
に相当し、ADCBカウンタ９３１の内容がマル
チプレクサ９３２の経由でIDMメモリ９３０の
Ａ端子に入力され、コントローラ９１１からイネ
ーブル信号Ｅによつてマルチプレクサ９３２の出
力で指定されたSDMメモリ９１８内のアドレス
に格納される。

むだ時間Ｔを持つ出力増分ΔZ_iのIDMメモリ９
３０からの読出しは、上記の書込みが終了したの
ち直ちに実行される。

第９図Ｃの回路中のADMBメモリ９０７およ
びカウンタCI９３３は、第８図中のアドレス・
メモリADM８１およびカウンタＣ１，８３に相
当する。カウンタCI９３３は、コントローラ９
１１によつて発せられるイタレーシヨン信号ITE
（第６図中の）ごとにリセツトされる。ΔZ_iの読
出しは、まず、カウンタCI９３３の内容を
ADMBメモリ９０７のＡ（アドレス）端子に入力
し、コントローラ９１１からのイネーブル信号Ｅ
によつて所望のΔZ_iが格納されているIDMメモリ
９３０内のアドレスＪをADMBメモリ９０７か
ら読出すことから行なわれる。読出されたアドレ
スＪはタイミング信号TB′がオフのままであるた
め算回路９３４において前記Ｍだけ加算されず
に、マルチプレクサ９３２経由でIDMメモリ９
３０のＡ（アドレス）端子に入力され、コントロ
ーラ９１１からのイネーブル信号Ｅによつて所望
の出力増分ΔZ_iがIDMメモリ９３０から読出され
る。

読出されたむだ時間Ｔを持つ出力増分ΔZ_iは、
マルチプレクサ９２４０と第９図Ａのマルチプレ
クサ９０２１経由でΔZメモリ９０３内の演算器
DLY_Iに相当するアドレス（Ｎ）に書込まれる。

所望のむだ時間出力が得られたのち、次のイタ
レーシヨンにおける演算器DLY_Iの演算のために
ADMBメモリ９０７内の演算器DLY_Iに相当する
アドレス（カウンタ９３３の内容）の内容が加算
回路９３４で前記Ｍだけ加算されマルチプレクサ
９０２５経由で再び演算器DLY_Iに相当する
ADMBメモリ９０７内のアドレスに格納される。
そして、カウンタCI９３３とADCB９３１の内
容は、第６図のタイミング信号TBの立下りでア
ドワンされる。インクリメント９３４によるアド
ワン操作は、タイミング信号TBよりも少し手前
に立下るコントローラ９１１により発せられるタ
イミング信号TB′により行なわれる。

以上で演算器DLY_Iの一連の演算が完了する。
次に、本発明のむだ時間要素において式（16）の
サンプリング間のむだ時間要素の入力信号の変化
分（SDY_P）を求める演算を行なう演算器DLY〓
の動きについて詳細に説明する。

まず、第１０図に示す演算フエースP_N+1にてｉ
イタレーシヨン時の演算器DLY〓の入力信号の総
和を求める。この演算は第９図Ａの回路で行なわ
れ、前記演算器DLY_IのP_Nフエーズと同様な手順
で行なわれる。

次のY_N+1フエーズでは、演算器DLY_IのY_Nフエ
ーズと同様にP_N+1フエーズで求められたSDY、
PC、ΔXおよびPxをバツフア用ラツチ９１２１
〜９１２４にそれぞれラツチしたのち、以下に述
べる所定の演算を行なう。

Y_N+1フエーズでは、まずサンプリング間の入
力信号の変化分をイタレーシヨンごとに累積して
求めるため、演算器DLY〓に相当するＹメモリ９
０４から１イタレーシヨン前のY_i-1が読出され、
マルチプレクサ９２４経由でＹレジスタにセツト
される。そして、Ｙレジスタ９２５の内容Y_i-1と
バツフア用ラツチ９１２２の内容SDY_iとが
FADD９２６に入力されて、 Y_i＝Y_i-1＋SDY_i （25）の演算が行なわれ、その結果求められたY_iがマル
チプレクサ９２４とSDMメモリ９１８に送出さ
れる。

つぎに、現在のｉイタレーシヨンがサンプリン
グ点にあたるイタレーシヨン（第４図参照）であ
るか否かを調べ、サンプリング点でない場合は
FADD９２６で求められたY_iがマルチプレクサ
９２４と９０２２経由で演算器DLY〓に相当する
Ｙメモリのアドレスに格納される。一方、サンプ
リング点に該当する場合は第７図に示した方法に
てSDMメモリ９１８に上記Y_iを書込むと共に、
第８図に示した方法にてSDMメモリ９１８から
（ｐ−ｎ＋１）イタレーシヨン時に格納した演算
器DLY〓の入力信号のサンプリング間の変化分
SDYを読出し、式（15）の指数部の演算を施し
て式(11)で用いる傾きY_iを求め、演算器DLY_Iに相
当するＹメモリ９０４内のアドレスに格納するこ
とを行なう。

上記のいずれの処理を行なうかは、コントロー
ラ９１１によつて判断され、その結果コントロー
ラ９１１によつて発せられる第６図中のタイミン
グ信号TAが第９図Ｂ中のカウンタCS９１９とア
ドレス・カウンタ（ADCA）９２０とに送出さ
れることにより上記の処理の切り換えが行なわれ
る。

以下、後者の処理について詳細に説明する。

第９図Ｂ中のSDMメモリ９１８は前記メモリ
Ａに該当するとともにカウンタ（CS）９１９、
アドレス・メモリ（ADMA）９０５およびアド
レス・カウンタ（ADCA）９２０は、それぞれ
第８図のカウンタ（C1）８３とアドレス・メモ
リ（ADM）８１ならびに第７図のカウンタ
（ADC）７１に該当する。

このSDMメモリ９１８へのY_iの書き込みは、
カウンタ（ADCA）９２０の内容をマルチプレ
クサ９２１経由でSDMメモリ９１８のＡ端子に
送り、タイミング信号TAに合せてコントローラ
９１１により発せられるイネーブル信号にてカウ
ンタ（ADCA）９２０の内容で指定されるアド
レスに書込むことにより行なわれる。

次に、SDMメモリ９１８から上記のデータを
読出す場合、カウンタ（CS）９１９の内容すな
わちSDMメモリ９１８内の読み出したいデータ
が格納されているアドレスを内容とするADMA
メモリ９０５内のアドレスをADMAメモリ９０
５内のＡ端子に入力する。そして、コントローラ
９１１により発せられるイネーブル信号がＥ端子
に入力され、ADMAメモリ９０５から上記アド
レスが読み出され、アドワンされずにSDMメモ
リ９１８のＡ端子にマルチプレクサ９２１経由で
入力される。

コントローラ９１１からのイネーブル信号によ
つて所望のデータすなわち演算器DLY〓の入力信
号のサンプリング間における変化分が読み出され
る。読み出されたデータはデコーダ９２２によつ
て第１２図のデータフオーマツトＡのように指数
部（１〜m1）と仮数部（m1＋１〜m2）に分理
される。分離された指数部は、加算器９２３によ
つて演算前にコンピユータ９０１から共通バス線
９０２経由でセツトされたレジスタ（BEKI）９
１０の内容と加算され、仮数部とともにマルチプ
レクサ９２４と９０２２経由でＹメモリ９０４に
送出される。

こうして求められた傾きY_iは、Ｙメモリ９０４
内の演算器DLY_Iに相当するアドレスに書き込ま
れる。また、マルチプレクサ９０２２を経由し
て、Ｙメモリ９０４内の演算器DLY〓に相当する
アドレスに数値ゼロが書き込まれる。

以上の手順により式(11)で用いる傾きY_iが得られ
たのち、次のサンプリングのためにADMAメモ
リ９０５内の演算器DLY〓）に相当するアドレス
（カウンタ（CS）９１９の内容）の内容が加算回
路９３５で前記Ｍだけ加算され、マルチプレクサ
９０２３経由で再び演算器DLY〓に相当する
ADMAメモリ９０５内のアドレスに格納される。
そして、カウンタ（CS）９１９とADCA９２０
の内容は、第６図のタイミング信号TAの立下り
でアドワンされる。加算回路９３５による加算操
作は、タイミング信号TAよりも少し手前に立下
るコントローラ９１１により発せられるタイミン
グ信号TA′により行なわれる。

なお、カウンタ（CS）９１９は、コントロー
ラ９１１によつて発せられるイタレーシヨン信号
（第６図中のITE）ごとにリセツトされる。

以上、本発明のむだ時間の発生方法をDDAに
適用し、実施した例について詳細に説明したが、
次にDDA以外に適用した場合の実施例について
簡単に述べておく。

第１３図にDDA以外の実施例の回路ブロツク
図を示す。破線で囲まれた部分１３００は、
DDAにおける第９図Ｂに相当する回路であり、
サンプリング間の入力信号の変化分を求め、これ
より内挿補間演算で用いる傾きを計算する働きを
する。同様に破線で囲まれた部分１３０１は、
DDAにおける第９図Ｃに相当する回路であり、
イタレーシヨンごとに部分１３００によつて求め
られた傾きを用いて内挿補間演算を行ない、所望
のむだ時間を持つ出力信号を出力する働きをす
る。

第１３図に示すむだ時間発生回路は、単独でむ
だ時間だけを発生するものとし、その入力信号と
してＹが端子１３１より入力され、結果として出
力信号Ｚが端子１３２より出力されるものとす
る。また、入出力信号はDDAとは異なり増分形
式で取扱わず、第１２図中のデータフオーマツト
Ａの形式で表わされているものとする。

さらに、メモリＡ制御回路１３０２は第９図Ｂ
におけるマルチプレクサ９０２３、ADMAメモ
リ９０５、カウンタ（CS）９１９、カウンタ
（ADCA）９２０、インクリメンタ９３５および
マルチプレクサ９２１からなる部分と同一の回路
であり、SDMメモリ１３０３に対する入力信号
e_io（Ｙ）の書込みおよび読み出しのアドレスを制
御する。メモリＢ制御回路１３０４は第９図Ｃに
おけるマルチプレクサ９０２５、ADMBメモリ
９０７、カウンタ（CI）９３３、カウンタ
（ADCB）９３１、加算回路９３４およびマルチ
プレクサ９３２からなる部分と同一の回路であ
り、IDMメモリ１３０５に対する書込みおよび
読み出しのアドレスを制御する。

共通バス線１３０８は、コンピユータ（図示せ
ず）からの情報を伝達する伝送路であり、メモリ
Ａ制御回路内のADMAメモリに格納する式（17）
中の初期アドレスIA_j、メモリＢ制御回路内の
ADMBメモリに格納する式（17）中の初期アド
レスIB_j、式（26）の傾き計算で使用する指数
（＝−ｂ）の値をそれぞれの回路に送るとともに
むだ時間の演算に必要な一連のタイミング信号を
発生するコントローラ１３０６の起動と停止の制
御信号を送る。

第１３図に示す演算回路は、DDAの実施例と
比べて入力信号から内挿補間演算に用いる傾きを
求める部分および内挿補間の演算法が異なるだけ
で、SDMメモリ１３０３とIDMメモリ１３０５
に対する書込みおよび読み出しの制御は第６図の
タイミング信号に基づいてDDAの場合と同様な
手続きにて行なうため、これらの部分については
簡単に説明する。

まず、第１３図の実施例におけるむだ時間発生
の演算はコンピユータからの共通バス線１３０８
経由の起動信号がコントローラ１３０６に送られ
ることにより開始される。コントローラ１３０６
は演算始動時にリセツト信号RSTを第１３図中
の所定の回路部に送り、それらの内容をリセツト
する。そして、むだ時間発生の演算に必要な一連
のタイミング信号を発生してゆく。

第１３図に示す実施例はDDAの演算器DLY_Iに
相当する演算内容を部分１３０１の回路で最初に
行ない、そののちDDAの演算器DLY〓に相当す
る演算内容を部分１３００の回路で実行し、１イ
タレーシヨンの演算を完了する。

内挿補間演算は、まずＹメモリ１３０７内の着
目するむだ時間要素の番号と同一のアドレスから
１サンプリング手前のサンプリング時に部分１３
００によつて演算された傾きG_p G_p＝ΔY_p-q+1（Ｍ）・２〔ΔYp-q+1(E)-b〕 (26) を読み出し、Ｙレジスタ１３０８０にセツトする。

ここで式（26）中の添字ｐとｑは第４図中のも
のと同一であり、変数ｂは式(12)中のものと同一で
ある。

次に、Ｚメモリ１３０９内の着目するむだ時間
要素の番号と同一のアドレスから１イタレーシヨ
ン前の内挿補間演算の結果Z′_i-1を読み出し、これ
を浮動小数点演算方式の加算器FADD１３１０
でＹレジスタ１３０８０の内容である傾きG_pと
加え、この結果をZ′_iとする。

Z′_i＝Z′_i-1＋G_p （27） Z′_iをZ′_i-1と同一なＺメモリ１３０９内のアド
レスに格納するとともにDDAの演算回路で述べ
た手続きと同様な手続きをメモリＢ制御回路１３
０４にて行ない、Z′_iをIDMメモリ１３０５に格
納する。そして、IDMメモリ１３０５からメモ
リＢ制御回路１３０４内の第９図Ｃにおけるカウ
ンタADCBに相当するカウンタの内容をアドレ
スとして、所望のむだ時間を持つ出力信号Z_iを読
み出し、バツフア・レジスタ（BR3）１３１１
にセツトし、出力端子１３２より他の演算要素に
出力する。

以上で述べた内挿補間演算は第６図に示したタ
イミング信号TBを基本信号として行なわれる。

次に、部分１３００で式（26）に示す演算を行
ない、前記傾きG_pを求める手続きについて説明
する。

傾きG_pは、式(12)で表わされるサンプリング周
期ｈごとに求められる。入力信号Ｙは第６図中の
タイミング信号TAに基づいてSDMメモリ１３
０３内に書込まれる。この書込み制御は、メモリ
Ａ制御回路１３０２によつて行なわれ、その手続
きはDDAの場合と同一なので、ここではその説
明を省略する。SDMメモリ１３０３に入力信号
のサンプリング値Y_pを格納したのち、着目する
むだ時間要素の（ｐ−ｑ＋１）番目のサンプリン
グ値Y_p-q+1をメモリＡ制御回路１３０２によつて
発せられるSDMメモリ１３０３内のアドレスか
ら読み出し、バツフア・レジスタ（BR1）１３
１２にセツトする。そして、バツフア・レジスタ
（BR1）１３１２の内容とバツフア・レジスタ
（BR２）１３１３の内容を浮動小数点演算方式
の加算器（FADD）１３１４にて加算し、 ΔY_p-q+1＝Y_p-q+1−Y_p-q （28）の演算により入力信号の変化分を求める。

ΔY_p-q+1はデコーダ１３１５により仮数部と指
数部に分離され、指数部は加算器１３１６により
コンピユータによつてあらかじめレジスタ
（BEKI）１３１７に設定されていた内容（＝−
ｂ）と加算され、再び上記仮数部とともにＹメモ
リ１３０７内の着目するむだ時間要素に該当する
アドレスに書込まれる。これと同時にBR１の内
容は、次のサンプリング間の傾き計算のために
BR２にセツトされる。

以上で本発明のむだ時間の発生方法をDDA以
外の演算回路に適用した場合の実施例についての
説明を終える。

なお、第９図Ａ〜第９図Ｃおよび第１３図に示
す実施例は浮動小数点数で表わされたデータを取
扱う演算回路であるが、固定小数点演算の場合は
傾き計算で用いるデコーダと加算器を除き、他は
同じブロツク構成から実施できる。この場合、デ
コーダと加算器を除き、代りにシフターを挿入
し、傾きの指数部の内容だけ仮数部をシフターで
シフトし、得られた仮数部だけを傾きの値として
用いる。

以上説明したごとく、本発明によればむだ時間
発生に用いるメモリの容量がただ単にサンプリン
グし、むだ時間だけ経過したのちに読み出し、再
生する方法に比べ約1/90だけでよくなるとともに
簡単なメモリ制御方式の開発により、メモリ容量
を増すだけで長時間のむだ時間が高速かつ精度よ
く発生でき、その効果は大である。

【図面の簡単な説明】

第１図は一般的なデイジタル・メモリを用いた
むだ時間の発生方法を示す図、第２図は内挿補間
方式によるむだ時間の出力信号を示す図、第３図
は内挿補間方式において最大誤差が生じる状態を
示す図、第４図および第５図は本発明の原理を説
明するための図、第６図は本発明を用いたDDA
の演算を実行する時の基本となる制御信号のタイ
ムチヤート、第７図は本発明におけるデイジタ
ル・メモリへの書き込み制御方式を示す図、第８
図は本発明におけるデイジタル・メモリからの読
み出し制御方式を示す図、第９図Ａ〜第９図Ｃは
本発明のむだ時間発生の演算を実行するDDAの
実施例の回路構成を示す図、第１０図は第９図の
DDAにおけるパイプライン制御のタイムチヤー
ト、第１１図は第９図のDDAにおける演算制御
命令のビツト構成を示す図、第１２図は第９図の
DDAの演算で用いる浮動小数点の数値系の構造
を示す図、第１３図は本発明をDDA以外の演算
に適用した場合の実施例の回路構成を示す図であ
る。７２……メモリ。

Claims

【特許請求の範囲】１演算サイクルごとに入力される入力信号を上
記演算サイクルのサイクル時間の整数倍に相当す
るむだ時間だけを遅らせたうえで出力するための
むだ時間発生方法において、上記演算サイクルの
サイクル時間の整数倍に相当するサンプリング周
期で上記入力信号をサンプリングし、このサンプ
リング区間における上記入力信号の変化分を求め
て該変化分を第１のメモリ手段に順次格納してい
き、上記むだ時間を上記サンプリング周期で割算
したときの商だけ以前のサンプリング区間におけ
る上記変化分を上記第１のメモリ手段より読み出
して、読み出された変化分を上記サンプリング区
間内の演算サイクル数で割り、上記以前のサンプ
リング区間における上記演算サイクルごとの上記
入力信号の増化分を計算して、上記得られた計算
値を第２のメモリ手段に順次格納していき、上記
むだ時間を上記サンプリング周期で割算したとき
の残余をさらに上記演算サイクル時間で割算した
ときの商だけ以前の演算サイクルにおいて格納さ
れた計算値を上記第２のメモリ手段より読み出し
た値を出力することを特徴とするむだ時間発生方
法。２上記変化分は仮数部と指数部とからなる浮動
小数点形式で表現し上記演算サイクルごとの演算
値（Ｄとする）はＤ＝ΔM×2〓^E（ΔMは仮数、ΔEは指数）の形式で表現し、更に第ｉ（ｉは正整数）番目の
むだ時間要素に対応した上記サンプリング周期
（h_iとする）を h_i＝2〓（αは整数）の形式で表現したことを特徴とする特許請求の範
囲第１項のむだ時間発生方法。