JPH07239774A - 除算方法および除算装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、２進化１０進数表記の１０進デー
タを被除数および除数として除算を行なう方法，装置に
関し、複雑な商予測回路やメモリ回路による商予測テー
ブルを使用することなく、簡単な回路構成で一桁の商を
確定するための処理時間を短縮し、１０進除算の高速化
を実現することを目的とする。 【構成】 被除数又は中間剰余から除数の複数の異なる
整数倍数をそれぞれ同時に減算し、その減算結果がいず
れも負である場合には減算前の被除数又は中間剰余をそ
のまま新たな中間剰余とする一方、その減算結果の一部
又は全部が正又は０となった場合には減算結果が正又は
０となったもののうち最大倍数の減算結果を新たな中間
剰余とするとともに、その減算結果に伴うキャリー信号
の状態を保持するという処理サイクルを複数回繰り返し
実行した後、保持しているキャリー信号の状態に基づい
て商を算出する構成する。

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例 （ａ）第１実施例の説明（図２〜図５） （ｂ）第２実施例の説明（図６〜図９） 発明の効果

【０００２】

【産業上の利用分野】本発明は、データ処理装置におい
て、２進化１０進数（ＢＣＤ；Binary-CodedDecimal no
tation)で表現される１０進データを被除数および除数
として除算を行なうための除算方法および除算装置に関
する。

【０００３】

【従来の技術】一般に、データ処理装置において１０進
データは２進化１０進数で表現される。このような１０
進データを被除数および除数として除算を行なう場合に
は、筆算で行なう場合と同様に、両オペランド（被除
数，除数）のゼロでない最上位桁の桁位置を合わせてお
き（左詰めの桁合わせ）、商の上位桁から順に商を算出
し、最終的な商を求めている。従って、ある一桁の商の
算出に要する時間を短縮することにより、１０進除算の
高速化をはかることができる。

【０００４】ここで、各桁毎の商を求めるための最も基
本的な手段としては、以下の２通りのものがある。 被除数または中間剰余（以下、特に被除数と中間剰余
とを区別する必要がない限り中間剰余という）から除数
を減算していき、減算結果が負になるまでの回数をカウ
ントし、そのカウント値に基づいて商を決定する手段。

【０００５】商予測回路もしくは商予測テーブルを予
め用意しておき、中間剰余と除数の上位数ビットとに基
づいて、商予測回路もしくは商予測テーブルにより一桁
の商を予測してから、予め用意した除数の倍数、また
は、その倍数を組み合わせることにより予測商に相当す
る除数の倍数を被除数から減算し、その減算結果の正負
によって予測商を補正する手段。

【０００６】上述したの手段では、商が“０”の場合
には１回の減算処理が、商が“１”の場合には２回の減
算処理が、…、商が“８”の場合には９回の減算処理
が、商が“９”の場合には９回（商が１０になることは
ないため）の減算処理が少なくとも必要であるため、一
桁の商算出処理に要する最小サイクル数は平均５．４
回，最大９回である。

【０００７】このようなの手段では、商の値が大きい
程、減算回数が増大するため、商の値が大きい場合の商
算出サイクル数を如何に少なくして処理時間を短縮する
かにより、１０進除算の高速化をはかることができる。
例えば、商の平均値を“５”と考え、除数の５倍数を用
意して、商算出処理において商が“５”以上か否か、即
ち中間剰余が除数の５倍よりも大きいか否かを検査し、
大きい場合には５倍数を減算してから除数の繰り返し減
算を行なうことにより（例えば特開昭５８−１３２８３
７号公報参照）、商が“０”の場合には２回の減算処理
で、商が“１”の場合には３回の減算処理で、商が
“２”の場合には４回の減算処理で、商が“３”の場合
には５回の減算処理で、商が“４”の場合には５回の減
算処理で、商が“５”の場合には２回の減算処理で、商
が“６”の場合には３回の減算処理で、商が“７”の場
合には４回の減算処理で、商が“８”の場合には５回の
減算処理で、商が“９”の場合には５回の減算処理で一
桁の商を算出することができる。従って、この場合、一
桁の商算出処理に要する最小サイクル数を平均３．８
回，最大５回まで削減することが可能である。

【０００８】また、一桁の商算出に要する繰り返し減算
回数をさらに削減するためには、数回の除数の減算をま
とめて１回の減算に変換すればよい。即ち、除数の倍数
を使用する必要があるが、この場合、必要な倍数の種類
と減算する倍数の選択アルゴリズムとが問題となる。一
般的にデータ処理装置においては１０進数は４ビットの
２進化１０進数で表現され、４ビットの各ビットの重み
は上位ビットから順に８，４，２，１であることに着目
し、除数の８倍数，４倍数，２倍数，１倍数を予め用意
し、一桁の商の各ビットの上位ビットに対応する倍数か
ら順に、即ち８倍数，４倍数，２倍数，１倍数の順に被
除数からの減算を行ない、減算結果が正であれば商の対
応するビットをオンにすることで、一桁の商を算出する
アルゴリズムが一般的である（例えば特開昭５５−８２
３５２号公報参照）。

【０００９】ここで、商は“９”以下であるから最初に
８倍数を減算した結果が正であれば、次に４倍数を減算
する必要はなく、１倍数を減算すれば十分である。従っ
て、一桁の商算出に要する倍数の最小減算回数は、商が
“０”〜“７”の場合には４回、商が“８”，“９”の
場合には２回となり、平均３．６回，最大４回となる。

【００１０】なお、上述した処理中の８倍数の減算を、
４倍数を２回減算することにより実現する以外（従って
使用する倍数は４倍数，２倍数，１倍数の３種類）、上
述の商算出アルゴリズムと全く同じものを採用した１０
進除算手段も提案されている（例えば特開昭５７−１１
１７３８号公報参照）。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
たの手段を採用した除算手段では、現状、一桁の商を
確定するために最も少ない例でも最大４回，平均３．６
回の減算が必要で、処理時間が比較的長く、さらなる処
理時間の短縮を可能にして１０進除算の高速化をはかる
ことが望まれている。

【００１２】一方、上述したの手段では、正しい商に
等しいかあるいはそれよりも１だけ大きい予測商を使用
することにより、減算回数を１回に減らすことができる
が、例えばメモリ回路で商予測テーブルを構成し、予測
商として正しいかあるいはそれよりも１だけ大きい値を
格納するためには、仮に中間剰余の上位３桁（１２ビッ
ト）と除数の上位２桁（８ビット）で商予測テーブルを
索引するとなると、予測商を４ビットとして、４ビット
×１０２４Ｋワードものメモリ容量が必要になり、かな
りの回路面積を消費することになるとともに、大容量の
メモリ程、十分な読出時間が必要となり、結局は処理時
間を要することになる。

【００１３】また、メモリ回路を使用せず論理ゲートに
よって商予測回路を構成する場合は、論理が複雑で設計
の困難さを増し、また多くの論理段数を必要とする。そ
こで、いずれの場合でも商を予測するために要する遅延
時間はマシンサイクルの増大を招くため、実際には商予
測サイクルと減算サイクルとの少なくとも２サイクルに
分けるのが現実的である。

【００１４】従って、上述したの手段のように予測商
を使用した場合には、減算結果の正負による商の補正を
次の桁の商予測サイクルとオーバラップさせて実行する
としても、一桁の商の算出に２サイクルを要する。さら
に、上述した，の手段のいずれでも、減算結果で減
算しすぎが発生した場合、中間剰余に除数の１倍数を加
算するリストア方式では、さらに１サイクルを必要と
し、また、除数の１倍数を加算する処理を実質的に次の
商算出サイクルに含めて行なうノンリストア方式では、
前回の商算出処理において減算しすぎが発生したか否か
により、除数の加算補正を含めて行なうため、制御がよ
り複雑になってしまう。

【００１５】以上のように、予測商を使用することによ
り、一桁の商算出サイクルに要する時間を２〜３サイク
ルに短縮することは可能であるが、予測商を得るために
要する回路面積の増大あるいは回路設計の複雑さの増大
という課題があった。本発明は、このような課題に鑑み
創案されたもので、予め決められた手順に従って除数の
整数倍数を複数個選択して被除数あるいは中間剰余から
複数の減算器で同時に減算していき、結果として一桁の
商を確定することにより、複雑な商予測回路あるいはメ
モリ回路による商予測テーブルを使用することなく、簡
単な回路構成で一桁の商を確定するための処理時間を短
縮し、１０進除算の高速化を実現した除算方法および除
算装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１は被除数あるいは中間
剰余を保持する剰余レジスタ、２は除数についての複数
の異なる整数倍数を保持する倍数保持手段、３はそれぞ
れ剰余レジスタ１の被除数あるいは中間剰余から倍数保
持手段２に保持される複数の異なる整数倍数のうちの一
つを減算する複数の減算回路、４はそれぞれ倍数保持手
段２に保持される複数の異なる整数倍数のうちの一つを
選択して各減算回路３へ出力する複数の倍数選択回路、
５は各倍数選択回路４により選択する整数倍数を切換制
御する第１の制御回路である。

【００１７】また、６は各減算回路３からのキャリー信
号の状態をフラグとして格納するフラグ回路、７は剰余
レジスタ１からの被除数（中間剰余）または各減算回路
３による減算結果のうちの一つを新たな中間剰余として
選択して剰余レジスタ１へ出力する中間剰余選択回路、
８は各減算回路３からのキャリー信号に基づいて中間剰
余選択回路７により選択する中間剰余を切換制御する第
２の制御回路、９はフラグ回路６に格納される各減算回
路３からのキャリー信号の状態に基づいて一桁の商を決
定する商決定回路９である。

【００１８】そして、本発明では、１回の処理サイクル
に際して、第１の制御回路５により各倍数選択回路４を
切換制御することにより、各倍数選択回路４にて倍数保
持手段２から複数の適当な整数倍数を選択して各減算回
路３へ出力し、各減算回路３により、剰余レジスタ１の
被除数あるいは中間剰余から、各倍数選択回路４にて選
択された前記複数の適当な整数倍数をそれぞれ同時に減
算する。

【００１９】ついで、第２の制御回路８にて各減算回路
３からのキャリー信号に基づいて中間剰余選択回路７を
切換制御することにより、各減算回路３による減算結果
がいずれも負である場合には中間剰余選択回路７により
剰余レジスタ１からの被除数あるいは中間剰余を新たな
中間剰余として選択して剰余レジスタ１へ出力する一
方、各減算回路３による減算結果の一部もしくは全部が
正または０である場合には中間剰余選択回路７により減
算結果が正または０であるもののうち最大倍数の減算結
果を新たな中間剰余として選択して剰余レジスタ１へ出
力するとともに、各減算回路３からのキャリー信号の状
態をフラグとしてフラグ回路６に順次格納する。

【００２０】このような処理サイクルを必要回数だけ繰
り返し実行する（以上、請求項１，６）。このとき、倍
数保持手段２が、除数の整数倍数として、１倍数と２倍
数とを含む異なる少なくとも４種類の倍数を保持するも
のとし、減算回路３および倍数選択回路４をそれぞれ２
つずつそなえてもよい。

【００２１】この場合、一桁の商算出処理の第１サイク
ルでは、第１の制御回路５により２つの倍数選択回路４
を切換制御することにより、２つの倍数選択回路４にて
倍数保持手段２から２倍数よりも大きい２つの整数倍数
を選択して２つの減算回路３へそれぞれ出力し、２つの
減算回路３により、剰余レジスタ１の被除数から、２つ
の倍数選択回路４にて選択された２つの整数倍数をそれ
ぞれ同時に減算する。

【００２２】そして、第２の制御回路８にて２つの減算
回路３からのキャリー信号に基づいて中間剰余選択回路
７を切換制御することにより、２つの減算回路３による
減算結果の両方が負である場合には中間剰余選択回路７
により剰余レジスタ１からの被除数を中間剰余として選
択して剰余レジスタ１へ出力し、２つの減算回路３によ
る減算結果の一方が正または０である場合には中間剰余
選択回路７により減算結果が正または０となった方の減
算結果を中間剰余として選択して剰余レジスタ１へ出力
し、２つの減算回路３による減算結果の両方が正または
０である場合には中間剰余選択回路７により最大倍数の
減算結果を中間剰余として選択して剰余レジスタ１へ出
力するとともに、２つの減算回路３からのキャリー信号
の状態をフラグとしてフラグ回路６に格納する。

【００２３】この後、一桁の商算出処理の第２サイクル
以降では、第１の制御回路５により２つの倍数選択回路
４を切換制御することにより、２つの倍数選択回路４に
て倍数保持手段２から１倍数および２倍数を選択して２
つの減算回路３へそれぞれ出力し、２つの減算回路３に
より、剰余レジスタ１の中間剰余から、２つの倍数選択
回路４にて選択された１倍数および２倍数をそれぞれ同
時に減算する。

【００２４】そして、第２の制御回路８にて２つの減算
回路３からのキャリー信号に基づいて中間剰余選択回路
７を切換制御することにより、２つの減算回路３による
減算結果の両方が負である場合には中間剰余選択回路７
により剰余レジスタ１からの中間剰余を新たな中間剰余
として選択して剰余レジスタ１へ出力し、２つの減算回
路３による減算結果の一方が正または０である場合には
中間剰余選択回路７により減算結果が正または０となっ
た方の減算結果を新たな中間剰余として選択して剰余レ
ジスタ１へ出力し、２つの減算回路３による減算結果の
両方が正または０である場合には中間剰余選択回路７に
より２倍数の減算結果を新たな中間剰余として選択して
剰余レジスタ１へ出力するとともに、２つの減算回路３
からのキャリー信号の状態をフラグとしてフラグ回路６
に格納する（以上、請求項２，７）。

【００２５】ここで、倍数保持手段２が保持する除数の
整数倍数としては、１倍数，２倍数，３倍数，６倍数の
４種類の倍数が適している（請求項３，８）。さらに、
本発明では、倍数保持手段２保持する除数の整数倍数
を、１倍数，２倍数，３倍数，６倍数の４種類の倍数と
し、減算回路３および倍数選択回路４をそれぞれ２つず
つそなえるとともに、一桁の商算出処理の第２サイクル
を開始するに当たり剰余レジスタ１に保持される中間剰
余の上位２桁と倍数保持手段２に保持される除数の３倍
数の上位２桁とを比較してその大小関係を求めその比較
結果を第１の制御回路５へ通知する比較回路をそなえて
もよい。

【００２６】この場合、一桁の商算出処理の第１サイク
ルでは、第１の制御回路５により２つの倍数選択回路４
を切換制御することにより、２つの倍数選択回路４にて
倍数保持手段２から３倍数および６倍数を選択して２つ
の減算回路３へそれぞれ出力し、２つの減算回路３によ
り、剰余レジスタ１の被除数から、２つの倍数選択回路
４にて選択された３倍数および６倍数をそれぞれ同時に
減算する。

【００２７】そして、第２の制御回路８にて２つの減算
回路３からのキャリー信号に基づいて中間剰余選択回路
７を切換制御することにより、２つの減算回路３による
減算結果の両方が負である場合には中間剰余選択回路７
により剰余レジスタ１からの被除数を中間剰余として選
択して剰余レジスタ１へ出力し、２つの減算回路３によ
る減算結果の一方が正または０である場合には中間剰余
選択回路７により減算結果が正または０となった方の減
算結果を中間剰余として選択して剰余レジスタ１へ出力
し、２つの減算回路３による減算結果の両方が正または
０である場合には中間剰余選択回路７により６倍数の減
算結果を中間剰余として選択して剰余レジスタ１へ出力
するとともに、２つの減算回路３からのキャリー信号の
状態をフラグとしてフラグ回路６に格納する。

【００２８】ついで、一桁の商算出処理の第２サイクル
では、まず、比較回路により、剰余レジスタ１に保持さ
れる中間剰余の上位２桁と倍数保持手段２に保持される
除数の３倍数の上位２桁とを比較し、その比較の結果、
中間剰余の上位２桁が除数の３倍数の上位２桁以上であ
る場合には、第１の制御回路５により２つの倍数選択回
路４を切換制御することにより、２つの倍数選択回路４
にて倍数保持手段２から２倍数および３倍数を選択して
２つの減算回路３へそれぞれ出力し、２つの減算回路３
により、剰余レジスタ１の中間剰余から、２つの倍数選
択回路４にて選択された２倍数および３倍数をそれぞれ
同時に減算する。

【００２９】そして、第２の制御回路８にて２つの減算
回路３からのキャリー信号に基づいて中間剰余選択回路
７を切換制御することにより、２つの減算回路３による
減算結果の一方が正または０である場合には中間剰余選
択回路７により減算結果が正または０となった方の減算
結果を新たな中間剰余として選択して剰余レジスタ１へ
出力し、２つの減算回路３による減算結果の両方が正ま
たは０である場合には中間剰余選択回路７により３倍数
の減算結果を新たな中間剰余として選択して剰余レジス
タ１へ出力するとともに、２つの減算回路３からのキャ
リー信号の状態および比較回路による比較結果をフラグ
としてフラグ回路６に格納する。

【００３０】一方、比較回路による比較の結果が中間剰
余の上位２桁が除数の３倍数の上位２桁よりも小さい場
合には、第１の制御回路５により２つの倍数選択回路４
を切換制御することにより、２つの倍数選択回路４にて
倍数保持手段２から１倍数および２倍数を選択して２つ
の減算回路３へそれぞれ出力し、２つの減算回路３によ
り、剰余レジスタ１の中間剰余から、２つの倍数選択回
路４にて選択された１倍数および２倍数をそれぞれ同時
に減算する。

【００３１】そして、第２の制御回路８にて２つの減算
回路３からのキャリー信号に基づいて中間剰余選択回路
７を切換制御することにより、２つの減算回路３による
減算結果の両方が負である場合には中間剰余選択回路７
により剰余レジスタ１からの中間剰余を新たな中間剰余
として選択して剰余レジスタ１へ出力し、２つの減算回
路３による減算結果の一方が正または０である場合には
中間剰余選択回路７により減算結果が正または０となっ
た方の減算結果を新たな中間剰余として選択して剰余レ
ジスタ１へ出力し、２つの減算回路３による減算結果の
両方が正または０である場合には中間剰余選択回路７に
より２倍数の減算結果を新たな中間剰余として選択して
剰余レジスタ１へ出力するとともに、２つの減算回路３
からのキャリー信号の状態および比較回路による比較結
果をフラグとしてフラグ回路６に格納する（以上、請求
項４，９）。

【００３２】なお、倍数保持手段２を、除数の１倍数を
保持する１倍数レジスタと、除数の３倍数を保持する３
倍数レジスタと、１倍数レジスタからの１倍数に２を乗
算して除数の２倍数を出力する第１の２倍回路と、３倍
数レジスタからの３倍数に２を乗算して除数の６倍数を
出力する第２の２倍回路とから構成してもよい（請求項
１０）。

【００３３】また、２つの減算回路３のうちの一方を加
算機能を有する加減算回路として構成するとともに、剰
余レジスタ１からの被除数と１倍数レジスタからの除数
の１倍数とのいずれか一方を選択して加減算回路へ出力
する選択回路をそなえ、加減算回路が、選択回路により
選択されて入力される１倍数レジスタからの除数の１倍
数と、２つの倍数選択回路４の一方により選択されて入
力される第１の２倍回路からの除数の２倍数とを加算す
ることにより除数の３倍数を算出し、３倍数レジスタに
格納するように構成してもよい（請求項１１）。

【００３４】さらに、２つの減算回路３による減算結果
の正負の状態が論理的に有り得ない組合せのものである
場合には、エラー通知を行なうエラー通知回路をそなえ
てもよい（請求項５，１２）。

【００３５】

【作用】上述した本発明の除算方法（請求項１）および
除算装置（請求項６）では、各処理サイクル毎に、除数
の整数倍数を倍数保持手段２から倍数選択回路４により
複数個選択して、複数の減算回路３により被除数あるい
は中間剰余からそれぞれ同時に減算し、各減算回路３の
減算結果の正負（キャリー信号の状態）に基づいて、中
間剰余選択回路７により、減算結果が正となった場合に
は最大の整数倍数を減算した結果を選択して剰余レジス
タ１に格納する一方、全ての減算結果が負である場合は
減算前の被除数あるいは中間剰余を選択して剰余レジス
タ１に格納し、各減算回路３の正負を示すキャリー信号
の状態をフラグ回路６に格納する動作を必要回数だけ繰
り返すことにより、複雑な商予測回路あるいはメモリ回
路による商予測テーブルを使用することなく、一桁の商
を少ないサイクル数で（つまりは短時間で）確定するこ
とが可能になる。

【００３６】また、除数の整数倍数として、１倍数と２
倍数とを含む異なる少なくとも４種類の倍数を予め用意
し、予め決められた手順（アルゴリズム的に決められた
順）に従って除数の整数倍数を２個ずつ選択して被除数
あるいは中間剰余からそれぞれ同時に減算することによ
り（請求項２，７）、一桁の商算出処理を最大３サイク
ル，最小２サイクルで実行することができる。

【００３７】特に、除数の整数倍数として、１倍数，２
倍数，３倍数，６倍数を使用する場合（請求項３，
８）、第１サイクルで被除数から３倍数および６倍数を
それぞれ同時に減算することにより、商が、“２”以
下の範囲，“３”〜“５”の範囲，“６”以上の範
囲のいずれに属するかを限定することができる。この
後、第２サイクル以降で中間剰余から１倍数および２倍
数を減算することにより、各範囲内で商を限定すること
ができる。従って、商が“７”以下の場合には２サイク
ルで、商が“８”，“９”の場合には３サイクルで一桁
の商を算出でき、一桁の商算出処理を最大３サイクル，
平均２．２サイクルで実行することができる。

【００３８】ここで、商が“６”以上の範囲にある場
合、商の候補は“６”〜“９”の４つとなるので、第２
サイクルに際して、１倍数と２倍数との２つを用いて減
算を行なうと、前述の通り、商を“８”，“９”を確定
するためには最低あと２サイクル（合計３サイクル）の
処理が必要となる。そこで、比較回路により、剰余レジ
スタ１の中間剰余の上位２桁と倍数保持手段２の除数の
３倍数の上位２桁とを比較し、その大小関係に応じて、
第１の制御回路５により、第２サイクルで減算すべき倍
数を、２倍数と３倍数、または、１倍数と２倍数のいず
れかに切り換える（請求項４，９）。

【００３９】即ち、中間剰余の上位２桁が除数の３倍数
の上位２桁以上である場合には、商は“８”以上つまり
“８”または“９”であると限定でき、中間剰余から２
倍数と３倍数とをそれぞれ減算することにより、商を
“８”または“９”に確定することができる。これに対
し、中間剰余の上位２桁が除数の３倍数の上位２桁より
も小さい場合には、商の候補は前述した，の範囲も
しくはの中の“６”〜“８”の範囲あると限定でき、
いずれの範囲においても商の候補数は３つであるので、
中間剰余から１倍数と２倍数とをそれぞれ減算すること
により、商を確定することができる。

【００４０】従って、中間除数の上位２桁と除数の３倍
数の上位２桁とを比較し、その大小関係に応じて減算す
べき倍数を倍数選択回路４により切換・選択すること
で、一桁の商算出処理を固定２サイクルで実行すること
ができる。なお、倍数保持手段２を、１倍数レジスタ，
３倍数レジスタと２つの２倍回路とから構成することに
より（請求項１０）、１倍数，３倍数はそれぞれ各レジ
スタから得られるとともに、２倍数，６倍数は、各レジ
スタに保持される１倍数，３倍数にそれぞれ２倍回路で
２を乗算することにより算出される。

【００４１】また、２つの減算回路３のうちの一方を加
算機能を有する加減算回路として構成するとともに、剰
余レジスタ１からの被除数と１倍数レジスタからの除数
の１倍数とのいずれか一方を選択して加減算回路へ出力
する選択回路をそなえておくことにより（請求項１
１）、選択回路により選択される１倍数レジスタからの
除数の１倍数と、２つの倍数選択回路４の一方により選
択される第１の２倍回路からの除数の２倍数とを、前記
加減算回路にて加算することで、除数の３倍数が算出さ
れ、これが３倍数レジスタに格納される。

【００４２】さらに、２つの減算回路３による減算結果
の一方が正または０である場合、当然、２つの減算結果
のうち、小さい方の整数倍数を減算した結果が正または
０で、大きい方の整数倍数を減算した結果が負である。
しかし、万一、有り得ない組合せ、つまり、小さい方の
整数倍数を減算した結果が正または０で、大きい方の整
数倍数を減算した結果が負であった場合など、２つの減
算回路３による減算結果の正負の状態が論理的に有り得
ない組合せのものである場合には、本発明の除算処理に
際して何らかの異常が生じたものとして、エラー通知回
路によりエラー通知を行なうことにより（請求項５，１
２）、本発明の除算処理の正常性の検査を行なうことが
可能である。

【００４３】

【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）第１実施例の説明 図２は本発明の第１実施例としての除算装置の構成例を
示すブロック図であり、この図２において、１０１は被
除数あるいは中間剰余Ｒを保持する剰余レジスタで、こ
の剰余レジスタ１０１には、除算処理開始前に被除数Ｒ
が選択回路１００を介して格納され、除算処理開始後に
は各処理サイクル毎に得られる中間除数Ｒが選択回路１
００を介して格納されるようになっている。

【００４４】また、１０２は除数Ｄについての複数の異
なる整数倍数を保持する倍数保持回路（倍数保持手段）
で、本実施例では、１倍数Ｄ，２倍数２Ｄ，３倍数３
Ｄ，６倍数６Ｄの４つを保持している。この倍数保持回
路１０２は、例えば、除数の１倍数Ｄを保持する１倍数
レジスタ２０１と、除数の３倍数３Ｄを保持する３倍数
レジスタ２０２と、１倍数レジスタ２０１からの１倍数
Ｄに２を乗算して除数の２倍数２Ｄを出力する第１の２
倍回路２０３と、３倍数レジスタ２０２からの３倍数３
Ｄに２を乗算して除数の６倍数６Ｄを出力する第２の２
倍回路２０４とから構成されている。

【００４５】１０３は後述する倍数選択回路１０４，１
０５および選択回路１０６による選択動作を制御するた
めの第１の制御回路、１０４，１０５はそれぞれ倍数保
持回路１０２に保持される４つの倍数のうちの一つを選
択して後述する減算回路１０７，１０８へ出力する倍数
選択回路である。ここで、倍数選択回路１０４は、第１
の制御回路１０３により制御され、倍数保持回路１０２
から１倍数Ｄ（１倍数レジスタ２０１の出力）と３倍数
３Ｄ（３倍数レジスタ２０２の出力）とのいずれか一方
を選択して後述の減算回路１０７へ出力するものであ
り、倍数選択回路１０５は、第１の制御回路１０３によ
り制御され、倍数保持回路１０２から２倍数Ｄ（第１の
２倍回路２０３の出力）と６倍数６Ｄ（第２の２倍回路
２０４の出力）とのいずれか一方を選択して後述の減算
回路１０８へ出力するものである。

【００４６】また、１０６は選択回路で、この選択回路
１０６は、第１の制御回路１０３により制御され、剰余
レジスタ１０１からの被除数Ｒと倍数保持回路１０２か
らの１倍数Ｄ（１倍数レジスタ２０１の出力）とのいず
れか一方を選択して後述の減算回路１０８へ出力するも
のである。この選択回路１０６は、第１の制御回路１０
３により、通常、剰余レジスタ１０１からの被除数Ｒを
選択しているが、後述するごとく、３倍数３Ｄを作成す
る場合のみ、倍数保持回路１０２からの１倍数Ｄを選択
して出力するようになっている。

【００４７】１０７，１０８はいずれも減算回路で、減
算回路１０７は、剰余レジスタ１０１のデータ内容（被
除数または中間剰余Ｒ）を入力されるとともに、倍数選
択回路１０４を介して倍数保持回路１０２から１倍数Ｄ
または３倍数３Ｄを入力され、剰余レジスタ１０１の被
除数または中間剰余Ｒから、１倍数Ｄまたは３倍数３Ｄ
を減算するものである。

【００４８】また、減算回路１０８は、通常、選択回路
１０６を介して剰余レジスタ１０１のデータ内容（被除
数または中間剰余Ｒ）を入力されるとともに、倍数選択
回路１０５を介して倍数保持回路１０２から２倍数２Ｄ
または６倍数６Ｄを入力され、剰余レジスタ１０１の被
除数または中間剰余Ｒから、２倍数２Ｄまたは６倍数６
Ｄを減算するものである。

【００４９】ただし、本実施例の減算回路１０８は、加
算機能を有する加減算回路として構成されており、除数
の３倍数３Ｄを作成する際のみ加算機能を実行するよう
になっている。つまり、第１実施例では、倍数保持回路
１０２の３倍数レジスタ２０２に保持される除数の３倍
数３Ｄは次のようにして作成されている。即ち、除数の
１倍数Ｄは除数そのものであり、２倍数２Ｄは第２の２
倍回路２０３により直ちに得られる。従って、１倍数Ｄ
と２倍数２Ｄとを加算することにより除数の３倍数３Ｄ
を得ることができる。そこで、除数の３倍数３Ｄの作成
時には、選択回路１０６で１倍数Ｄを、倍数選択回路１
０５で２倍数２Ｄを選択し、加減算回路１０８でＤ＋２
Ｄの加算を行ない、その結果を３倍数レジスタ２０２へ
格納するように構成している。

【００５０】なお、倍数保持回路１０２は、これに限定
されるものではなく、別途の手段により２倍数２Ｄ，３
倍数３Ｄ，６倍数６Ｄを生成し、それぞれをレジスタに
格納するように構成してもよい。また、選択回路１０６
が１倍数Ｄを選択するのは、３倍数の作成時のみであ
り、後述する商算出処理では、常に、被除数または中間
剰余Ｒを選択する。加減算回路１０８で加算を行なうの
も３倍数の作成時のみであり、後述する商算出処理で
は、常に、被除数中間剰余Ｒと倍数選択回路１０５で選
択された除数の倍数との減算のみを行なう。

【００５１】さらに、３倍数３Ｄを別途の手段で作成で
きる場合は選択回路１０６は不要で加減算回路１０８は
減算機能のみをもつ減算回路として構成することができ
る。従って、以下の商算出動作の説明においては、選択
回路１０６は常に中間剰余Ｒを選択しているものとし、
加減算回路１０８は単に減算回路と呼ぶものとする。さ
て、図２において、１０９は各減算回路１０７，１０８
からのキャリー信号（減算結果の正負情報をもつ桁上げ
信号）Ｃ１，Ｃ２に基づいて後述する中間剰余選択回路
１１０による選択動作を制御するための第２の制御回
路、１１０は第２の制御回路１０９により制御される中
間剰余選択回路である。

【００５２】この中間剰余選択回路１１０は、各減算回
路１０７，１０８による減算結果に応じて、剰余レジス
タ１０１からの被除数または中間剰余Ｒと、２つの減算
回路１０７，１０８による減算結果とのいずれか一つを
新たな中間剰余Ｒとして選択して、選択回路１００を介
して剰余レジスタ１０１へ出力するものである。また、
１１１は各減算回路１０７，１０８による減算結果であ
るキャリー信号（減算結果の正負情報で、正または０の
場合に“１”、負の場合に“０”となる信号）の状態を
フラグＣ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２
３として格納・保持するフラグ回路である。ここで、フ
ラグＣ１１，Ｃ２１は、それぞれ、第１サイクルで得ら
れる減算回路１０７，１０８からのキャリー信号の状態
であり、フラグＣ１２，Ｃ２２は、それぞれ、第２サイ
クルで得られる減算回路１０７，１０８からのキャリー
信号の状態であり、フラグＣ１３，Ｃ２３は、それぞ
れ、第３サイクルで得られる減算回路１０７，１０８か
らのキャリー信号の状態である。

【００５３】さらに、１１２は商決定回路で、この商決
定回路１１２は、フラグ回路１１１に格納されるフラグ
Ｃ１１，Ｃ１２，Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３（つ
まり各処理サイクルで得られた各減算回路１０７，１０
８からのキャリー信号の状態）に基づいて、後述するご
とく一桁の商を決定するものであり、１１３は商決定回
路１１２により決定された商を格納する商レジスタであ
る。

【００５４】なお、本実施例の第２の制御回路１０９
は、２つの減算回路１０７，１０８による減算結果の正
負の状態が論理的に有り得ない組合せ（図３，図４にて
後述する※印で示す）のものである場合には、エラー通
知を行なうエラー通知回路としての機能を併せもってい
る。次に、図２に示すごとく構成された第１実施例とし
ての除算装置の動作を、図５に示すフローチャートに従
い、図３および図４を参照しながら説明する。

【００５５】なお、図３は、第１実施例において各処理
サイクル（第１〜第３サイクル）で実行する減算動作
と、その減算結果の正負により選択される減算結果（中
間剰余）との関係を示す図であり、図４は、第１実施例
における各処理サイクル（第１〜第３サイクル）での減
算結果の正負と商との関係を示す図である。まず、被除
数Ｒは、選択回路１００を介して、ゼロでない最上位桁
を左詰めにして剰余レジスタ１００にセットされるとと
もに、除数Ｄは、ゼロでない最上位桁を左詰めにして倍
数保持回路１０２の１倍数レジスタ２０１にセットされ
る。

【００５６】一桁の商算出処理の第１サイクルでは、第
１の制御回路１０３により倍数選択回路１０４，１０５
が切換制御され、倍数選択回路１０４は倍数保持回路１
０２から除数の３倍数３Ｄを選択し、倍数選択回路１０
５は倍数保持回路１０２から除数の６倍数６Ｄを選択す
る。これにより、減算回路１０７では被除数Ｒと除数の
３倍数３Ｄとの減算（Ｒ１＝Ｒ−３Ｄ）が実行されると
同時に、減算回路１０８では被除数Ｒと６倍数６Ｄとの
減算（Ｒ２＝Ｒ−６Ｄ）が実行される（図５のステップ
Ｓ１）。

【００５７】ここで、１０進数の減算は、例えば被減数
に減数の９の補数を最下位桁へのキャリー入力を“１”
として加算することで実行される。この場合、加算結果
の最上位桁からのキャリー出力が“０”であれば減算結
果は負であり、キャリー出力が“１”であれば減算結果
はゼロまたは正である（以下、ゼロの場合も正に含める
ものとする）。

【００５８】第２の制御回路１０９は、減算回路１０
７，１０８のキャリー信号Ｃ１およびＣ２に基づいて、
２つの減算回路１０７，１０８による減算結果Ｒ１，Ｒ
２の正負を判断し（図５のステップＳ２）、中間剰余選
択回路１１０を切換制御することにより、選択された結
果を中間剰余Ｒとして選択回路１００を介して剰余レジ
スタ１０１へ再び格納する（図５のステップＳ３〜Ｓ
５）。

【００５９】つまり、Ｒ１＜０かつＲ２＜０（即ちＣ１
＝Ｃ２＝０）の場合には、中間剰余選択回路１１０によ
り、剰余レジスタ１０１からの被除数Ｒを中間剰余Ｒと
して選択し剰余レジスタ１０１に格納し（ステップＳ
３）、Ｒ１≧０かつＲ２＜０（即ちＣ１＝１かつＣ２＝
０）の場合には、中間剰余選択回路１１０により、減算
回路１０７による減算結果Ｒ１を中間剰余Ｒとして選択
し剰余レジスタ１０１に格納し（ステップＳ４）、Ｒ１
≧０かつＲ２≧０（即ちＣ１＝Ｃ２＝１）の場合には、
中間剰余選択回路１１０により、減算回路１０８からの
減算結果Ｒ２を中間剰余Ｒとして選択し剰余レジスタ１
０１に格納する（ステップＳ５）。

【００６０】なお、被除数Ｒから除数の１倍数Ｄを減算
した結果Ｒ１が負になり、且つ、同じ被除数Ｒから１倍
数Ｄよりも大きい除数の２倍数２Ｄを減算した結果Ｒ２
が正または０になることは考えられず、従って、Ｒ１＜
０かつＲ２≧０なる正負の組合せは論理的に有り得な
い。そこで、本実施例では、ステップＳ２の判断によ
り、万一、Ｒ１＜０かつＲ２≧０（即ちＣ１＝０かつＣ
２＝１）であると判定された場合には、第２の制御回路
１０９のエラー通知機能により、除算処理に際して何ら
かの異常が生じたものとして、オペレータ等に対してエ
ラー通知を行なうことにより（図５のステップＳ６）、
除算処理の正常性の検査を行なっている。

【００６１】また、図３の上段に、第１サイクルで実行
する減算動作とその減算結果の正負により選択される減
算結果との関係を示す。そして、ステップＳ１における
減算処理に伴い減算回路１０７，１０８から出力される
キャリー信号Ｃ１，Ｃ２の状態は、それぞれフラグＣ１
１，Ｃ２１としてフラグ回路１１１に格納される（図５
のステップＳ８）。

【００６２】次に、一桁の商算出処理の第２サイクルで
は、第１の制御回路１０３により倍数選択回路１０４，
１０５が切換制御され、倍数選択回路１０４は倍数保持
回路１０２から除数の１倍数Ｄを選択し、倍数選択回路
１０５は倍数保持回路１０２から除数の２倍数２Ｄを選
択する。これにより、減算回路１０７では中間剰余Ｒと
除数の１倍数Ｄとの減算（Ｒ１＝Ｒ−Ｄ）が実行される
と同時に、減算回路１０８では中間除数Ｒと２倍数２Ｄ
との減算（Ｒ２＝Ｒ−２Ｄ）が実行される（図５のステ
ップＳ８）。

【００６３】制御回路１０９は、１サイクル目と同様
に、減算回路１０７，１０８のキャリー信号Ｃ１および
Ｃ２に基づいて、２つの減算回路１０７，１０８による
減算結果Ｒ１，Ｒ２の正負を判断し（図５のステップＳ
９）、中間剰余選択回路１１０を切換制御することによ
り、選択された結果を新たな中間剰余Ｒとして選択回路
１００を介して剰余レジスタ１０１へ再び格納する（図
５のステップＳ１０〜Ｓ１２）。

【００６４】つまり、前述したステップＳ３〜Ｓ５と同
様に、Ｒ１＜０かつＲ２＜０（即ちＣ１＝Ｃ２＝０）の
場合には、中間剰余選択回路１１０により、剰余レジス
タ１０１からの被除数Ｒを中間剰余Ｒとして選択し剰余
レジスタ１０１に格納し（ステップＳ１０）、Ｒ１≧０
かつＲ２＜０（即ちＣ１＝１かつＣ２＝０）の場合に
は、中間剰余選択回路１１０により、減算回路１０７に
よる減算結果Ｒ１を中間剰余Ｒとして選択し剰余レジス
タ１０１に格納し（ステップＳ１１）、Ｒ１≧０かつＲ
２≧０（即ちＣ１＝Ｃ２＝１）の場合には、中間剰余選
択回路１１０により、減算回路１０８からの減算結果Ｒ
２を中間剰余Ｒとして選択し剰余レジスタ１０１に格納
する（ステップＳ１２）。

【００６５】また、ここでも、ステップＳ６にて説明し
た通り、ステップＳ９の判断により、万一、Ｒ１＜０か
つＲ２≧０（即ちＣ１＝０かつＣ２＝１）であると判定
された場合には、第２の制御回路１０９のエラー通知機
能により、除算処理に際して何らかの異常が生じたもの
として、オペレータ等に対してエラー通知を行なうこと
により（図５のステップＳ１３）、除算処理の正常性の
検査を行なっている。

【００６６】なお、図３の中段に、第２サイクルで実行
する減算動作とその減算結果の正負により選択される減
算結果との関係を示す。そして、ステップＳ８における
減算処理に伴い減算回路１０７，１０８から出力される
キャリー信号Ｃ１，Ｃ２の状態は、それぞれフラグＣ１
２，Ｃ２２としてフラグ回路１１１に格納される（図５
のステップＳ１４）。

【００６７】ここで、図４に示す各処理サイクルでの減
算結果の正負と商との関係から分かるように、商が
“０”〜“７”のいずれかである場合は、２サイクルま
での減算結果によって商は確定する。従って、第２サイ
クルにおいて、第１サイクルのキャリー信号Ｃ１，Ｃ２
の状態（フラグＣ１１，Ｃ２１）と第２サイクルのキャ
リー信号Ｃ１，Ｃ２の状態（フラグＣ１２，Ｃ２２）に
より商が確定すると判断された場合、つまり、図５のス
テップＳ１５において、フラグ回路１１１に格納された
フラグＣ２１，Ｃ２２が両方とも１ではない〔（Ｃ１
２，Ｃ２２）＝（０，０），（１，０），（０，１）〕
と判断された場合には、商算出動作は第２サイクルで終
了し、次の桁の商算出動作に移行する。

【００６８】この場合、中間剰余選択回路１１０から剰
余レジスタ１０１へ格納される結果は、実際には次の商
算出処理のために一桁左へシフトして格納される。ま
た、商決定回路１１２は、フラグ回路１１１のフラグＣ
１１，Ｃ１２，Ｃ２１，Ｃ２２に基づき、図４に従って
一桁の商を決定し、商レジスタ１１３に格納する（図５
のステップＳ２３）。

【００６９】さて、図４から分かるように、商が
“８”，“９”の場合、つまり、つまり、図５のステッ
プＳ１５において、フラグ回路１１１に格納されたフラ
グＣ２１，Ｃ２２が両方とも１である〔（Ｃ２１，Ｃ２
２）＝（１，１）〕と判断された場合には、まだ、商は
確定していないので、第３サイクルの処理を実行する。
この場合は、中間剰余選択回路１１０の出力はシフトさ
れずに剰余レジスタ１０１に格納され、引き続き第３サ
イクルの処理に移行する。

【００７０】一桁の商算出処理の第３サイクルでは、第
２サイクルのステップＳ８と同様に、減算回路１０７で
は中間剰余Ｒと除数の１倍数Ｄとの減算（Ｒ１＝Ｒ−
Ｄ）が実行されると同時に、減算回路１０８では中間除
数Ｒと２倍数２Ｄとの減算（Ｒ２＝Ｒ−２Ｄ）が実行さ
れる（図５のステップＳ１６）。そして、制御回路１０
９も、第２サイクルと同様に、減算回路１０７，１０８
のキャリー信号Ｃ１およびＣ２に基づいて、２つの減算
回路１０７，１０８による減算結果Ｒ１，Ｒ２の正負を
判断し（図５のステップＳ１７）、Ｒ１＜０かつＲ２＜
０（即ちＣ１＝Ｃ２＝０）の場合には、中間剰余選択回
路１１０により、剰余レジスタ１０１からの被除数Ｒを
中間剰余Ｒとして選択し剰余レジスタ１０１に格納し
（図５のステップＳ１８）、Ｒ１≧０かつＲ２＜０（即
ちＣ１＝１かつＣ２＝０）の場合には、中間剰余選択回
路１１０により、減算回路１０７による減算結果Ｒ１を
中間剰余Ｒとして選択し剰余レジスタ１０１に格納する
（ステップＳ１９）。

【００７１】また、ここでも、ステップＳ６にて説明し
た通り、ステップＳ１７の判断により、万一、Ｒ１＜０
かつＲ２≧０（即ちＣ１＝０かつＣ２＝１）であると判
定された場合には、第２の制御回路１０９のエラー通知
機能により、除算処理に際して何らかの異常が生じたも
のとして、オペレータ等に対してエラー通知を行なうこ
とにより（図５のステップＳ２１）、除算処理の正常性
の検査を行なっている。

【００７２】さらに、ここでは、ステップＳ１７の判断
によりＲ１≧０かつＲ２≧０（即ちＣ１＝Ｃ２＝１）で
あると判定された場合にも、第２の制御回路１０９のエ
ラー通知機能により、除算処理に際して何らかの異常が
生じたものとして、オペレータ等に対してエラー通知を
行なっている（図５のステップ２０）。これは、第３サ
イクルで、Ｒ１≧０かつＲ２≧０（即ちＣ１＝Ｃ２＝
１）となるということは商が“９”よりも大きい場合で
あり、このようなことは論理的に有り得ないからであ
る。

【００７３】なお、図３の下段に、第３サイクルで実行
する減算動作とその減算結果の正負により選択される減
算結果との関係を示す。そして、ステップＳ１６におけ
る減算処理に伴い減算回路１０７，１０８から出力され
るキャリー信号Ｃ１，Ｃ２の状態は、それぞれフラグＣ
１３，Ｃ２３としてフラグ回路１１１に格納される（図
５のステップＳ２２）。

【００７４】本実施例によれば、図４から分かるよう
に、３サイクルまでの減算結果によって商は完全に確定
する。従って、一桁の商算出動作は多くても３サイクル
で終了し、次の桁の商算出動作に移行する。このとき、
剰余レジスタ１０１へ格納される結果は次の商算出処理
のために一桁左へシフトして格納される。また、商決定
回路１１２は、フラグ回路１１１のフラグＣ１１，Ｃ１
２，Ｃ２１，Ｃ２２，Ｃ１３，Ｃ２３に基づき、図４に
従って一桁の商を決定し、商レジスタ１１３に格納する
（図５のステップＳ２３）。

【００７５】ここで、より具体的な例として、商が
“５”である場合について説明する。本実施例では、第
１サイクルで被除数Ｒから３倍数３Ｄと６倍数６Ｄとを
それぞれ同時に減算すると、６倍数６Ｄの減算結果Ｒ２
が負になるとともに３倍数３Ｄの減算結果Ｒ１が正とな
るため、商は“３”〜“５”の間であることが分かる。
次に、第２サイクルでは、３倍数３Ｄを減じた結果（中
間剰余）Ｒから２倍数２Ｄと１倍数Ｄとの減算をそれぞ
れ同時に行なう。この結果、２倍数２Ｄの減算結果Ｒ２
が正であるから、商は“５”以上であり、且つ、前回の
結果より商は“３”〜“５”の範囲であるから商は
“５”であることが確定する（フラグ回路１１１におい
てＣ１１＝１，Ｃ２１＝０，Ｃ１２＝１，Ｃ２２＝
１）。このように、被除数もしくは中間剰余Ｒから２つ
の倍数の減算をそれぞれ同時に行なうことにより、商の
範囲が順次絞られて一桁の商が確定される。

【００７６】また、本実施例においては、除数の整数倍
数の種類にも特徴がある。２サイクルで商を確定するた
めには、１倍数〜９倍数を２つの倍数の和で表現できる
必要がある。本実施例における１倍数，２倍数，３倍
数，６倍数の組合せは以下のようにこの条件を満足して
いる。 ９倍数＝６倍数＋３倍数 ８倍数＝６倍数＋２倍数 ７倍数＝６倍数＋１倍数 ６倍数＝６倍数 ５倍数＝３倍数＋２倍数 ４倍数＝３倍数＋１倍数 ３倍数＝３倍数 ２倍数＝ ２倍数 １倍数＝ １倍数 一方、例えば１倍数，２倍数，４倍数，８倍数の組合せ
では、以下のように７倍数が２つの倍数の和では表現す
ることができない。

【００７７】９倍数＝８倍数＋１倍数 ８倍数＝８倍数 ７倍数＝４倍数＋２倍数＋１倍数 ６倍数＝４倍数＋２倍数 ５倍数＝４倍数＋１倍数 ４倍数＝４倍数 ３倍数＝２倍数＋１倍数 ２倍数＝ ２倍数 １倍数＝ １倍数 このように、本発明の第１実施例によれば、除数の整数
倍数として１倍数Ｄ，２倍数２Ｄ，３倍数３Ｄ，６倍数
６Ｄを使用し、第１サイクルで被除数から３倍数３Ｄお
よび６倍数６Ｄをそれぞれ同時に減算することにより、
商が“２”以下の範囲，“３”〜“５”の範囲，
“６”以上の範囲のいずれに属するかが限定され、この
後、第２サイクル以降で中間剰余から１倍数Ｄおよび２
倍数２Ｄを減算することにより、各範囲内で商を限定す
ることができる。

【００７８】従って、図４にも示すように、商が“７”
以下の場合には２サイクルで、商が“８”，“９”の場
合には３サイクルで一桁の商を算出でき、一桁の商算出
処理を最大３サイクル，最小２サイクル，平均２．２サ
イクルで実行することができるので、より簡単な論理構
成で一桁の商を確定するための処理時間を短縮でき、１
０進除算を大幅に高速化できるのである。

【００７９】また、本実施例では、倍数保持回路１０２
を、１倍数レジスタ２０１，３倍数レジスタ２０２と２
つの２倍回路２０３，２０４とから構成することで、１
倍数Ｄ，２倍数２Ｄ，３倍数３Ｄおよび６倍数６Ｄを保
持するものを容易に構成することができる。さらに、減
算回路１０８に加算機能をもたせ、剰余レジスタ１から
の被除数Ｒと１倍数レジスタ２０１からの除数の１倍数
Ｄとのいずれか一方を選択して減算回路１０８へ出力す
る選択回路１０６をそなえることにより、３倍数レジス
タ２０２に格納されるべき除数の３倍数３Ｄを、選択回
路１０６により選択した除数の１倍数Ｄと、倍数選択回
路１０５により選択した除数の２倍数２Ｄとの加算によ
り容易に算出することができる。

【００８０】またさらに、２つの減算回路１０７，１０
８による減算結果Ｒ１，Ｒ２の正負の状態が論理的に有
り得ない組合せのものである場合には、第２の制御回路
１０９のもつエラー通知機能により、オペレータ等に対
するエラー通知が行なわれるので、除算処理の正常性を
検査することができ、除算処理の信頼性を向上できる利
点もある。

【００８１】（ｂ）第２実施例の説明 図６は本発明の第２実施例としての除算装置の構成例を
示すブロック図であり、この図６に示すように、本実施
例の除算装置も図２に示す第１実施例の除算装置とほぼ
同様に構成されているが、第２実施例では、比較回路１
１４が新たに設けられている この比較回路１１４は、一桁の商算出処理の第２サイク
ルを開始するに当たり剰余レジスタ１０１に保持される
中間剰余Ｒの上位２桁ｒと、倍数保持回路１０２の３倍
数レジスタ２０２に保持される除数の３倍数３Ｄの上位
２桁３ｄとを比較し、３倍数３Ｄが大きい（以下、ｒ＜
３ｄと表現する）か中間剰余Ｒ側が大きいまたは等しい
（以下、ｒ≧３ｄと表現する）かを第１の制御回路１０
３に通知するとともに、フラグ回路１１１の大小比較フ
ラグＰ（ｒ≧３ｄのときＰ＝１）をセットするものであ
る。ここで、比較回路１１４による大小比較は上位２桁
（８ビット）の内、下位６ビットだけでも十分である。

【００８２】そして、本実施例の第１の制御回路１０３
は、第２サイクルにおいて、比較回路１１４によりｒ≧
３ｄと判定された場合には倍数選択回路１０４により倍
数保持回路１０２から除数の３倍数３Ｄを選択して減数
回路１０７へ出力する一方、比較回路１１４によりｒ＜
３ｄと判定された場合には倍数選択回路１０４により倍
数保持回路１０２から除数の１倍数Ｄを選択して減数回
路１０７へ出力するようになっている。

【００８３】また、本実施例のフラグ回路１１１では、
第１実施例と同様に、第１サイクルで得られる減算回路
１０７，１０８からのキャリー信号の状態をフラグＣ１
１，Ｃ２１としてそれぞれ保持し、第２サイクルで得ら
れる減算回路１０７，１０８からのキャリー信号の状態
をフラグＣ１２，Ｃ２２としてそれぞれ保持するが、第
３サイクルに対応するフラグＣ１３，Ｃ２３は保持せ
ず、代わって、比較回路１１４による比較結果を大小比
較フラグＰとして保持している。この大小比較フラグＰ
は、比較回路１１４によりｒ≧３ｄと判定された場合に
“１”となり、ｒ＜３ｄと判定された場合に“０”とな
るものである。

【００８４】以上の点を除けば、第２実施例における除
算装置も図２に示した第１実施例の除算装置と全く同様
に構成されており、図６中、既述の符号と同一の符号は
同一部分を示しているので、その説明は省略する。次
に、図６に示すごとく構成された第１実施例としての除
算装置の動作を、図９に示すフローチャートに従い、図
７および図８を参照しながら説明する。

【００８５】なお、図７は、第２実施例において各処理
サイクル（第１，第２サイクル）で実行する減算動作
と、その減算結果の正負により選択される減算結果（中
間剰余）との関係を示す図であり、図８は、第１実施例
における各処理サイクル（第１，第２サイクル）での減
算結果の正負と商との関係を示す図である。ここで、ま
ず、第２実施例の除算装置が、第１実施例の除算装置と
機能的に異なる点について具体的に説明する。

【００８６】第１実施例の除算装置では、図４に示した
通り、商が“６”以上の範囲にある場合、商の候補は
“６”〜“９”の４つとなるので、第２サイクルに際し
て、１倍数と２倍数との２つを用いて減算を行なうと、
商を“８”，“９”を確定するためには、さらに１サイ
クル（合計３サイクル）の処理が必要となる。そこで、
第２実施例の除算装置では、比較回路１１４により、剰
余レジスタ１０１の中間剰余Ｒの上位２桁ｒと倍数保持
回路１０２の除数の３倍数３Ｄの上位２桁３ｄとを比較
し、その大小関係に応じて、第１の制御回路１０３によ
り倍数選択回路１０４が選択する倍数を１倍数Ｄまたは
３倍数３Ｄのいずれかに切り換えることで、第２サイク
ルで減算すべき倍数を、２倍数２Ｄと３倍数３Ｄ、また
は、１倍数Ｄと２倍数２Ｄのいずれかに切り換えてい
る。

【００８７】即ち、図８に示すように、ｒ≧３ｄの場合
には、商は“８”以上つまり“８”または“９”である
と限定でき、中間剰余Ｒから２倍数２Ｄと３倍数３Ｄと
をそれぞれ減算回路１０８，１０７にて減算することに
より、商を“８”または“９”に確定することができ
る。これに対し、ｒ＜３ｄの場合には、商の候補は第１
実施例で前述した，の範囲もしくはの中の“６”
〜“８”の範囲あると限定でき、いずれの範囲において
も商の候補数は３つであるので、中間剰余Ｒから１倍数
Ｄと２倍数Ｄとをそれぞれ減算回路１０７，１０８にて
減算することにより、商を確定することができる。

【００８８】さて、第２実施例においても、除算処理に
際しては、まず、被除数Ｒは、選択回路１００を介し
て、ゼロでない最上位桁を左詰めにして剰余レジスタ１
００にセットされるとともに、除数Ｄは、ゼロでない最
上位桁を左詰めにして倍数保持回路１０２の１倍数レジ
スタ２０１にセットされる。一桁の商算出処理の第１サ
イクルでは、第１実施例と全く同様の処理が行なわれ
る。図９に示す第２実施例におけるステップＳ３１〜Ｓ
３７の各処理は、図５に示す第１実施例におけるステッ
プＳ１〜Ｓ７の各処理と全く同じであるので、ここで
は、その説明を省略する。なお、図７の上段に、第１サ
イクルで実行する減算動作とその減算結果の正負により
選択される減算結果との関係を示す。

【００８９】そして、第２実施例では、一桁の商算出処
理の第２サイクルの開始に際して、まず、比較回路１１
４により、剰余レジスタ１０１の中間剰余Ｒの上位２桁
ｒと倍数保持回路１０２の除数の３倍数３Ｄの上位２桁
３ｄとを比較する（図９のステップＳ３８）。その比較
の結果、ｒ≧３ｄの場合（ステップＳ３８によりＹＥＳ
判定の場合）には、フラグ回路１１１に大小比較フラグ
Ｐ＝１を設定してから（図９のステップ３９）、第１の
制御回路１０３により倍数選択回路１０４，１０５が切
換制御され、倍数選択回路１０４は倍数保持回路１０２
から除数の３倍数３Ｄを選択し、倍数選択回路１０５は
倍数保持回路１０２から除数の２倍数２Ｄを選択する。

【００９０】これにより、減算回路１０７では中間剰余
Ｒと除数の３倍数３Ｄとの減算（Ｒ１＝Ｒ−３Ｄ）が実
行されると同時に、減算回路１０８では中間除数Ｒと２
倍数２Ｄとの減算（Ｒ２＝Ｒ−２Ｄ）が実行される（図
９のステップＳ４０）。そして、制御回路１０９は、第
１実施例とほぼ同様に、減算回路１０７，１０８のキャ
リー信号Ｃ１およびＣ２に基づいて、２つの減算回路１
０７，１０８による減算結果Ｒ１，Ｒ２の正負を判断し
（図９のステップＳ４１）、Ｒ１＜０かつＲ２≧０（即
ちＣ１＝０かつＣ２＝１）の場合には、中間剰余選択回
路１１０により、減算回路１０８による演算結果Ｒ２を
中間剰余Ｒとして選択し剰余レジスタ１０１に格納し
（図９のステップＳ４２）、Ｒ１≧０かつＲ２≧０（即
ちＣ１＝Ｃ２＝１）の場合には、中間剰余選択回路１１
０により、減算回路１０８による減算結果Ｒ１を中間剰
余Ｒとして選択し剰余レジスタ１０１に格納する（ステ
ップＳ１９）。

【００９１】なお、第１実施例のステップＳ６にて説明
した通り、ステップＳ４１の判断により、万一、Ｒ１≧
０かつＲ２＜０（即ちＣ１＝１かつＣ２＝０）であると
判定された場合には、第２の制御回路１０９のエラー通
知機能により、除算処理に際して何らかの異常が生じた
ものとして、オペレータ等に対してエラー通知を行なう
ことにより（図９のステップＳ４５）、除算処理の正常
性の検査を行なっている。ここで、減算回路１０７，１
０８により減算される倍数値の大小関係は、前述の例と
は逆転しているため、不等号の関係も逆転している。

【００９２】さらに、ここでは、ステップＳ４１の判断
によりＲ１＜０かつＲ２＜０（即ちＣ１＝Ｃ２＝０）で
あると判定された場合にも、第２の制御回路１０９のエ
ラー通知機能により、除算処理に際して何らかの異常が
生じたものとして、オペレータ等に対してエラー通知を
行なっている（図９のステップ４４）。これは、比較回
路１１４によりｒ≧３ｄであると判定された場合に、Ｒ
１＜０かつＲ２＜０（即ちＣ１＝Ｃ２＝０）となるとい
うことは商が“８”よりも小さい場合であり、このよう
なことは論理的に有り得ないからである。

【００９３】なお、図７の中段に、第２サイクルでｒ≧
３ｄの場合に実行する減算動作とその減算結果の正負に
より選択される減算結果との関係を示す。そして、ステ
ップＳ４０における減算処理に伴い減算回路１０７，１
０８から出力されるキャリー信号Ｃ１，Ｃ２の状態は、
それぞれフラグＣ１２，Ｃ２２としてフラグ回路１１１
に格納される（図９のステップＳ４６）。

【００９４】一方、第２サイクルの開始に際して、比較
回路１１４によりｒ＜３ｄであると判定された場合（ス
テップＳ３８によりＮＯ判定の場合）には、フラグ回路
１１１に大小比較フラグＰ＝０を設定してから（図９の
ステップＳ４７）、第１の制御回路１０３により倍数選
択回路１０４，１０５が切換制御され、倍数選択回路１
０４は倍数保持回路１０２から除数の１倍数Ｄを選択
し、倍数選択回路１０５は倍数保持回路１０２から除数
の２倍数２Ｄを選択する。

【００９５】これにより、減算回路１０７では中間剰余
Ｒと除数の１倍数Ｄとの減算（Ｒ１＝Ｒ−Ｄ）が実行さ
れると同時に、減算回路１０８では中間除数Ｒと２倍数
２Ｄとの減算（Ｒ２＝Ｒ−２Ｄ）が実行される（図９の
ステップＳ４８）。そして、制御回路１０９による図９
のステップＳ４９〜Ｓ５３およびＳ４６の各処理は、図
５に示す第１実施例におけるステップＳ９〜Ｓ１４の各
処理と全く同じであるので、ここでは、その説明を省略
する。なお、図７の下段に、第２サイクルでｒ＜３ｄの
場合に実行する減算動作とその減算結果の正負により選
択される減算結果との関係を示す。

【００９６】本実施例によれば、図８から分かるよう
に、２サイクルまでの減算結果によって商は完全に確定
する。従って、一桁の商算出動作は固定２サイクルで終
了し、次の桁の商算出動作に移行する。このとき、剰余
レジスタ１０１へ格納される結果は次の商算出処理のた
めに一桁左へシフトして格納される。また、商決定回路
１１２は、フラグ回路１１１のフラグＣ１１，Ｃ１２，
Ｃ２１，Ｃ２２と、第２サイクルにおいてｒ≧３ｄであ
ったか否かを示す大小比較フラグＰに基づき、図８に従
って一桁の商を決定し、商レジスタ１１３に格納する
（図９のステップＳ５４）。

【００９７】このように、本発明の第２実施例によれ
ば、第１実施例と同様の作用効果が得られるほか、この
第２実施例では、比較回路１１４により中間除数Ｒの上
位２桁ｒと除数の３倍数３Ｄの上位２桁３ｄとを比較
し、その大小関係に応じて減算すべき倍数を切換・選択
することで、一桁の商算出処理を固定２サイクルで実行
することができ、第１実施例よりもさらに処理時間がさ
らに短縮され、１０進除算を大幅に高速化できるのであ
る。

【００９８】なお、上述した各実施例では、商算出処理
と商レジスタ１１３への商の格納処理とを別サイクルで
行なっているが、商の格納と次の商算出処理の第１サイ
クルとは同時に実行可能であるため、第１実施例では一
桁当たりの商算出は２〜３サイクルで実行可能であり、
第２実施例では一桁当たりの商算出は固定２サイクルで
実行可能である。また、いれずれの実施例においても、
第２サイクルあるいは第３サイクルにおいて商が確定す
ると同時に、その商を商レジスタ１１３へ格納するよう
に変更することは容易に可能である。

【００９９】また、上述した各実施例では、倍数保持回
路１０２により保持される除数の倍数が、１倍数，２倍
数，３倍数，６倍数の４種類の場合について説明した
が、本発明は、これに限定されるものではなく、例え
ば、１倍数，２倍数，５倍数，８倍数の組合せや、１倍
数，２倍数，４倍数，８倍数の組合せや、１倍数，２倍
数，３倍数，４倍数，８倍数の組合せなど、種々の組合
せが考えられ、いずれの場合も、上述した実施例の場合
と同様、一桁の商算出処理を２〜３サイクルで実行する
ことができ、上述した実施例と同様の作用効果が得られ
ることは言うまでもない。

【０１００】さらに、上述した各実施例では、減算回路
を２つそなえ、２つの異なる除数の倍数を同時に減算す
る場合について説明したが、本発明は、これに限定され
るものではなく、ハードウエア上あるいは製造コスト上
の問題がなければ、３つ以上の減算回路をそなえ、３つ
以上の異なる除数の倍数を同時に減算してもよい。ただ
し、前述したように２つの減算回路を用いる場合が、最
もハードウエア上簡素で且つ製造コストも低く、効率の
よい除算処理が行なうことができる。

【０１０１】

【発明の効果】以上詳述したように、本発明の除算方法
（請求項１）および除算装置（請求項６）によれば、各
処理サイクル毎に除数の整数倍数を複数個選択して被除
数あるいは中間剰余からそれぞれ同時に減算することに
より、複雑な商予測回路あるいはメモリ回路による商予
測テーブルを使用することなく、一桁の商を少ないサイ
クル数で確定することが可能で、より簡単な論理構成で
一桁の商を確定するための処理時間が短縮され、１０進
除算を大幅に高速化できる効果がある。

【０１０２】また、除数の整数倍数として、１倍数と２
倍数とを含む異なる少なくとも４種類の倍数を予め用意
し、アルゴリズム的に決められた順に従って除数の整数
倍数を２個ずつ選択して被除数あるいは中間剰余からそ
れぞれ同時に減算することにより（請求項２，７）、一
桁の商算出処理を最大３サイクル，最小２サイクルで実
行することができ、より簡単な論理構成で一桁の商を確
定するための処理時間が短縮され、１０進除算を大幅に
高速化できる。

【０１０３】特に、除数の整数倍数として、１倍数，２
倍数，３倍数，６倍数を使用する場合、第１サイクルで
被除数から３倍数および６倍数をそれぞれ同時に減算
し、その減算結果に基づいて商が“２”以下の範囲，
“３”〜“５”の範囲，“６”以上の範囲のいずれに属
するかを限定してから、第２サイクル以降で中間剰余か
ら１倍数および２倍数を減算し、その減算結果に基づい
て各範囲内で商を限定することにより（請求項３，
８）、商が“７”以下の場合には２サイクルで、商が
“８”，“９”の場合には３サイクルで一桁の商を算出
でき、一桁の商算出処理を最大３サイクル，平均２．２
サイクルで実行でき、より簡単な論理構成で一桁の商を
確定するための処理時間が短縮され、１０進除算を大幅
に高速化できる。

【０１０４】さらに、第１サイクルにおける２つの減算
結果の両方が正であった場合には、中間剰余の上位２桁
と除数の３倍数の上位２桁とを比較し、その大小関係に
応じて、第２サイクルで減算すべき倍数を、２倍数と３
倍数、または、１倍数と２倍数のいずれかに切り換える
ことにより（請求項４，９）、一桁の商算出処理を
“０”〜“９”のいずれの商についても固定２サイクル
で実行でき、より簡単な論理構成で一桁の商を確定する
ための処理時間がさらに短縮され、１０進除算を大幅に
高速化できる。

【０１０５】なお、倍数保持手段を、１倍数レジスタ，
３倍数レジスタと２つの２倍回路とから構成することに
より（請求項１０）、１倍数，３倍数はそれぞれ各レジ
スタから得られるとともに、２倍数，６倍数は、各レジ
スタに保持される１倍数，３倍数にそれぞれ２倍回路で
２を乗算することにより算出され、これら４種類の倍数
を保持する倍数保持手段を容易に構成することができ
る。

【０１０６】また、２つの減算回路のうちの一方を加算
機能を有する加減算回路として構成し、剰余レジスタか
らの被除数と１倍数レジスタからの除数の１倍数とのい
ずれか一方を選択して加減算回路へ出力する選択回路を
そなえることにより（請求項１１）、選択回路により選
択した除数の１倍数と、２つの倍数選択回路の一方によ
り選択した除数の２倍数とを前記加減算回路にて加算す
ることで、３倍数レジスタに保持されるべき除数の３倍
数が、減算回路を兼ねる回路を用いて容易に算出され
る。

【０１０７】さらに、２つの減算回路による減算結果の
正負の状態が論理的に有り得ない組合せのものである場
合には、本発明の除算処理に際して何らかの異常が生じ
たものと判断して、エラー通知が行なわれ（請求項５，
１２）、除算処理の正常性の検査を行なうことができ、
本発明の除算処理の信頼性の向上に寄与する効果もあ
る。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１実施例としての除算装置の構成例
を示すブロック図である。

【図３】第１実施例において各処理サイクルで実行する
減算動作とその減算結果の正負により選択される減算結
果（中間剰余）との関係を示す図である。

【図４】第１実施例における各処理サイクルでの減算結
果の正負と商との関係を示す図である。

【図５】第１実施例の動作を説明するためのフローチャ
ートである。

【図６】本発明の第２実施例としての除算装置の構成例
を示すブロック図である。

【図７】第２実施例において各処理サイクルで実行する
減算動作とその減算結果の正負により選択される減算結
果（中間剰余）との関係を示す図である。

【図８】第２実施例における各処理サイクルでの減算結
果の正負と商との関係を示す図である。

【図９】第２実施例の動作を説明するためのフローチャ
ートである。

【符号の説明】

１ 剰余レジスタ ２ 倍数保持手段 ３ 減算回路 ４ 倍数選択回路 ５ 第１の制御回路 ６ フラグ回路 ７ 中間剰余選択回路 ８ 第２の制御回路 ９ 商決定回路 １００ 選択回路 １０１ 剰余レジスタ １０２ 倍数保持回路（倍数保持手段） １０３ 第１の制御回路 １０４，１０５ 倍数選択回路 １０６ 選択回路 １０７，１０８ 減算回路 １０９ 第２の制御回路 １１０ 中間剰余選択回路 １１１ フラグ回路 １１２ 商決定回路 １１３ 商レジスタ １１４ 比較回路 ２０１ １倍数レジスタ ２０２ ３倍数レジスタ ２０３ 第１の２倍回路 ２０４ 第２の２倍回路

Claims (12)

【特許請求の範囲】
1. 【請求項１】 被除数または中間剰余から、除数につい
   ての複数の異なる整数倍数をそれぞれ同時に減算し、当
   該減算結果がいずれも負である場合には減算前の被除数
   または中間剰余をそのまま新たな中間剰余とする一方、
   当該減算結果の一部もしくは全部が正または０である場
   合には減算結果が正または０であるもののうち最大倍数
   の減算結果を新たな中間剰余とするとともに、当該減算
   結果に伴うキャリー信号の状態を保持するという処理サ
   イクルを複数回繰り返し実行した後、 保持している当該減算結果に伴うキャリー信号の状態に
   基づいて、商を算出することを特徴とする、除算方法。
2. 【請求項２】 除数の整数倍数として、１倍数と２倍数
   とを含む異なる少なくとも４種類の倍数を予め用意し、 一桁の商算出処理の第１サイクルでは、 被除数から２倍数よりも大きい２つの整数倍数をそれぞ
   れ同時に減算し、当該２つの減算結果の両方が負である
   場合には前記被除数をそのまま中間剰余とし、当該２つ
   の減算結果の一方が正または０である場合には減算結果
   が正または０となった方の減算結果を中間剰余とし、当
   該２つの減算結果の両方が正または０である場合には最
   大倍数の減算結果を中間剰余とし、当該２つの減算結果
   に伴うキャリー信号の状態を保持し、 前記一桁の商算出処理の第２サイクル以降では、 前記中間剰余から除数の１倍数および２倍数をそれぞれ
   同時に減算し、当該２つの減算結果の両方が負である場
   合には前記中間剰余をそのまま新たな中間剰余とし、当
   該２つの減算結果の一方が正または０である場合には減
   算結果が正または０となった方の減算結果を新たな中間
   剰余とし、当該２つの減算結果の両方が正または０であ
   る場合には２倍数の減算結果を新たな中間剰余とし、当
   該２つの減算結果に伴うキャリー信号の状態を保持した
   後、 保持している当該２つの減算結果に伴うキャリー信号の
   状態に基づいて、一桁の商を算出することを特徴とす
   る、除算方法。
3. 【請求項３】 前記除数の整数倍数が、１倍数，２倍
   数，３倍数，６倍数の４種類であることを特徴とする、
   請求項２記載の除算方法。
4. 【請求項４】 除数の整数倍数として、１倍数，２倍
   数，３倍数，６倍数の４種類を予め用意し、 一桁の商算出処理の第１サイクルでは、 被除数から除数の３倍数，６倍数をそれぞれ同時に減算
   し、当該２つの減算結果の両方が負である場合には前記
   被除数をそのまま中間剰余とし、当該２つの減算結果の
   一方が正または０である場合には減算結果が正または０
   となった方の減算結果を中間剰余とし、当該２つの減算
   結果の両方が正または０である場合には６倍数の減算結
   果を中間剰余とし、当該２つの減算結果に伴うキャリー
   信号の状態を保持し、 前記一桁の商算出処理の第２サイクルでは、 前記第１サイクルにおける２つの減算結果の両方が正ま
   たは０であった場合には、まず、前記中間剰余の上位２
   桁と除数の３倍数の上位２桁とを比較し、 前記中間剰余の上位２桁が前記除数の３倍数の上位２桁
   以上であれば、 前記中間剰余から除数の２倍数および３倍数をそれぞれ
   同時に減算し、当該２つの減算結果の両方が負である場
   合には前記中間剰余をそのまま新たな中間剰余とし、当
   該２つの減算結果の一方が正または０である場合には減
   算結果が正または０となった方の減算結果を新たな中間
   剰余とし、当該２つの減算結果の両方が正または０であ
   る場合には３倍数の減算結果を新たな中間剰余とし、当
   該２つの減算結果に伴うキャリー信号の状態を保持する
   一方、 前記第１サイクルにおける２つの減算結果の両方が正ま
   たは０で且つ前記中間剰余の上位２桁が前記除数の３倍
   数の上位２桁よりも小さい場合、または、前記第１サイ
   クルにおける２つの減算結果の両方が負であった場合も
   しくは一方が正または０であった場合には、 前記中間剰余から除数の１倍数および２倍数をそれぞれ
   同時に減算し、当該２つの減算結果の両方が負である場
   合には前記中間剰余をそのまま新たな中間剰余とし、当
   該２つの減算結果の一方が正または０である場合には減
   算結果が正または０となった方の減算結果を新たな中間
   剰余とし、当該２つの減算結果の両方が正または０であ
   る場合には２倍数の減算結果を新たな中間剰余とし、当
   該２つの減算結果に伴うキャリー信号の状態を保持し、 保持している当該２つの減算結果に伴うキャリー信号の
   状態と、前記中間剰余の上位２桁と除数の３倍数の上位
   ２桁との比較結果とに基づいて、一桁の商を算出するこ
   とを特徴とする、除算方法。
5. 【請求項５】 当該２つの減算結果の正負の状態が論理
   的に有り得ない組合せのものである場合には、エラー通
   知を行なうことを特徴とする、請求項２〜４のいずれか
   に記載の除算方法。
6. 【請求項６】 被除数あるいは中間剰余を保持する剰余
   レジスタ（１）と、 除数についての複数の異なる整数倍数を保持する倍数保
   持手段（２）と、 該剰余レジスタ（１）の被除数あるいは中間剰余から、
   前記複数の異なる整数倍数のうちの一つを減算する複数
   の減算回路（３）と、 該倍数保持手段（２）に保持される前記複数の異なる整
   数倍数のうちの一つを選択して、各減算回路（３）へ出
   力する複数の倍数選択回路（４）と、 各倍数選択回路（４）により選択する整数倍数を切換制
   御する第１の制御回路（５）と、 前記の各減算回路（３）からのキャリー信号の状態をフ
   ラグとして格納するフラグ回路（６）と、 該剰余レジスタ（１）からの被除数あるいは中間剰余、
   または、前記の各減算回路（３）による減算結果のうち
   の一つを新たな中間剰余として選択して、該剰余レジス
   タ（１）へ出力する中間剰余選択回路（７）と、 前記の各減算回路（３）からのキャリー信号に基づい
   て、該中間剰余選択回路（７）により選択する中間剰余
   を切換制御する第２の制御回路（８）と、 該フラグ回路（６）に格納される前記の各減算回路
   （３）からのキャリー信号の状態に基づいて、一桁の商
   を決定する商決定回路（９）とがそなえられ、 １回の処理サイクルでは、 該第１の制御回路（５）により前記の各倍数選択回路
   （４）を切換制御することにより、前記の各倍数選択回
   路（４）にて該倍数保持手段（２）から複数の適当な整
   数倍数を選択して前記の各減算回路（３）へ出力し、 前記の各減算回路（３）により、該剰余レジスタ（１）
   の被除数あるいは中間剰余から、前記の各倍数選択回路
   （４）にて選択された前記複数の適当な整数倍数をそれ
   ぞれ同時に減算し、 該第２の制御回路（８）にて前記の各減算回路（３）か
   らのキャリー信号に基づいて該中間剰余選択回路（７）
   を切換制御することにより、前記の各減算回路（３）に
   よる減算結果がいずれも負である場合には該中間剰余選
   択回路（７）により該剰余レジスタ（１）からの被除数
   あるいは中間剰余を新たな中間剰余として選択して該剰
   余レジスタ（１）へ出力する一方、前記の各減算回路
   （３）による減算結果の一部もしくは全部が正または０
   である場合には該中間剰余選択回路（７）により減算結
   果が正または０であるもののうち最大倍数の減算結果を
   新たな中間剰余として選択して該剰余レジスタ（１）へ
   出力するとともに、 前記の各減算回路（３）からのキャリー信号の状態をフ
   ラグとして該フラグ回路（６）に順次格納することを特
   徴とする、除算装置。
7. 【請求項７】 該倍数保持手段（２）が、除数の整数倍
   数として、１倍数と２倍数とを含む異なる少なくとも４
   種類の倍数を保持するとともに、 該減算回路（３）および該倍数選択回路（４）がそれぞ
   れ２つずつそなえられ、 一桁の商算出処理の第１サイクルでは、 該第１の制御回路（５）により前記２つの倍数選択回路
   （４）を切換制御することにより、前記２つの倍数選択
   回路（４）にて該倍数保持手段（２）から２倍数よりも
   大きい２つの整数倍数を選択して前記２つの減算回路
   （３）へそれぞれ出力し、 前記２つの減算回路（３）により、該剰余レジスタ
   （１）の被除数から、前記２つの倍数選択回路（４）に
   て選択された２つの整数倍数をそれぞれ同時に減算し、 該第２の制御回路（８）にて前記２つの減算回路（３）
   からのキャリー信号に基づいて該中間剰余選択回路
   （７）を切換制御することにより、前記２つの減算回路
   （３）による減算結果の両方が負である場合には該中間
   剰余選択回路（７）により該剰余レジスタ（１）からの
   被除数を中間剰余として選択して該剰余レジスタ（１）
   へ出力し、前記２つの減算回路（３）による減算結果の
   一方が正または０である場合には該中間剰余選択回路
   （７）により減算結果が正または０となった方の減算結
   果を中間剰余として選択して該剰余レジスタ（１）へ出
   力し、前記２つの減算回路（３）による減算結果の両方
   が正または０である場合には該中間剰余選択回路（７）
   により最大倍数の減算結果を中間剰余として選択して該
   剰余レジスタ（１）へ出力するとともに、 前記２つの減算回路（３）からのキャリー信号の状態を
   フラグとして該フラグ回路（６）に格納し、 前記一桁の商算出処理の第２サイクル以降では、 該第１の制御回路（５）により前記２つの倍数選択回路
   （４）を切換制御することにより、前記２つの倍数選択
   回路（４）にて該倍数保持手段（２）から１倍数および
   ２倍数を選択して前記２つの減算回路（３）へそれぞれ
   出力し、 前記２つの減算回路（３）により、該剰余レジスタ
   （１）の中間剰余から、前記２つの倍数選択回路（４）
   にて選択された１倍数および２倍数をそれぞれ同時に減
   算し、 該第２の制御回路（８）にて前記２つの減算回路（３）
   からのキャリー信号に基づいて該中間剰余選択回路
   （７）を切換制御することにより、前記２つの減算回路
   （３）による減算結果の両方が負である場合には該中間
   剰余選択回路（７）により該剰余レジスタ（１）からの
   中間剰余を新たな中間剰余として選択して該剰余レジス
   タ（１）へ出力し、前記２つの減算回路（３）による減
   算結果の一方が正または０である場合には該中間剰余選
   択回路（７）により減算結果が正または０となった方の
   減算結果を新たな中間剰余として選択して該剰余レジス
   タ（１）へ出力し、前記２つの減算回路（３）による減
   算結果の両方が正または０である場合には該中間剰余選
   択回路（７）により２倍数の減算結果を新たな中間剰余
   として選択して該剰余レジスタ（１）へ出力するととも
   に、 前記２つの減算回路（３）からのキャリー信号の状態を
   フラグとして該フラグ回路（６）に格納することを特徴
   とする、請求項６記載の除算装置。
8. 【請求項８】 該倍数保持手段（２）が、除数の整数倍
   数として、１倍数，２倍数，３倍数，６倍数の４種類の
   倍数を保持していることを特徴とする、請求項７記載の
   除算装置。
9. 【請求項９】 該倍数保持手段（２）が、除数の整数倍
   数として、１倍数，２倍数，３倍数，６倍数の４種類の
   倍数を保持し、 該減算回路（３）および該倍数選択回路（４）がそれぞ
   れ２つずつそなえられるとともに、 一桁の商算出処理の第２サイクルを開始するに当たり、
   該剰余レジスタ（１）に保持される中間剰余の上位２桁
   と該倍数保持手段（２）に保持される除数の３倍数の上
   位２桁とを比較してその大小関係を求め、該第１の制御
   回路（５）へ通知する比較回路がそなえられ、 一桁の商算出処理の第１サイクルでは、 該第１の制御回路（５）により前記２つの倍数選択回路
   （４）を切換制御することにより、前記２つの倍数選択
   回路（４）にて該倍数保持手段（２）から３倍数および
   ６倍数を選択して前記２つの減算回路（３）へそれぞれ
   出力し、 前記２つの減算回路（３）により、該剰余レジスタ
   （１）の被除数から、前記２つの倍数選択回路（４）に
   て選択された３倍数および６倍数をそれぞれ同時に減算
   し、 該第２の制御回路（８）にて前記２つの減算回路（３）
   からのキャリー信号に基づいて該中間剰余選択回路
   （７）を切換制御することにより、前記２つの減算回路
   （３）による減算結果の両方が負である場合には該中間
   剰余選択回路（７）により該剰余レジスタ（１）からの
   被除数を中間剰余として選択して該剰余レジスタ（１）
   へ出力し、前記２つの減算回路（３）による減算結果の
   一方が正または０である場合には該中間剰余選択回路
   （７）により減算結果が正または０となった方の減算結
   果を中間剰余として選択して該剰余レジスタ（１）へ出
   力し、前記２つの減算回路（３）による減算結果の両方
   が正または０である場合には該中間剰余選択回路（７）
   により６倍数の減算結果を中間剰余として選択して該剰
   余レジスタ（１）へ出力するとともに、 前記２つの減算回路（３）からのキャリー信号の状態を
   フラグとして該フラグ回路（６）に格納し、 前記一桁の商算出処理の第２サイクルでは、 まず、該比較回路により、該剰余レジスタ（１）に保持
   される中間剰余の上位２桁と該倍数保持手段（２）に保
   持される除数の３倍数の上位２桁とを比較し、 該比較回路による比較の結果、前記中間剰余の上位２桁
   が前記除数の３倍数の上位２桁以上である場合には、 該第１の制御回路（５）により前記２つの倍数選択回路
   （４）を切換制御することにより、前記２つの倍数選択
   回路（４）にて該倍数保持手段（２）から２倍数および
   ３倍数を選択して前記２つの減算回路（３）へそれぞれ
   出力し、 前記２つの減算回路（３）により、該剰余レジスタ
   （１）の中間剰余から、前記２つの倍数選択回路（４）
   にて選択された２倍数および３倍数をそれぞれ同時に減
   算し、 該第２の制御回路（８）にて前記２つの減算回路（３）
   からのキャリー信号に基づいて該中間剰余選択回路
   （７）を切換制御することにより、前記２つの減算回路
   （３）による減算結果の一方が正または０である場合に
   は該中間剰余選択回路（７）により減算結果が正または
   ０となった方の減算結果を新たな中間剰余として選択し
   て該剰余レジスタ（１）へ出力し、前記２つの減算回路
   （３）による減算結果の両方が正または０である場合に
   は該中間剰余選択回路（７）により３倍数の減算結果を
   新たな中間剰余として選択して該剰余レジスタ（１）へ
   出力するとともに、 前記２つの減算回路（３）からのキャリー信号の状態お
   よび該比較回路による比較結果をフラグとして該フラグ
   回路（６）に格納する一方、 該比較回路による比較の結果が前記中間剰余の上位２桁
   が前記除数の３倍数の上位２桁よりも小さい場合には、 該第１の制御回路（５）により前記２つの倍数選択回路
   （４）を切換制御することにより、前記２つの倍数選択
   回路（４）にて該倍数保持手段（２）から１倍数および
   ２倍数を選択して前記２つの減算回路（３）へそれぞれ
   出力し、 前記２つの減算回路（３）により、該剰余レジスタ
   （１）の中間剰余から、前記２つの倍数選択回路（４）
   にて選択された１倍数および２倍数をそれぞれ同時に減
   算し、 該第２の制御回路（８）にて前記２つの減算回路（３）
   からのキャリー信号に基づいて該中間剰余選択回路
   （７）を切換制御することにより、前記２つの減算回路
   （３）による減算結果の両方が負である場合には該中間
   剰余選択回路（７）により該剰余レジスタ（１）からの
   中間剰余を新たな中間剰余として選択して該剰余レジス
   タ（１）へ出力し、前記２つの減算回路（３）による減
   算結果の一方が正または０である場合には該中間剰余選
   択回路（７）により減算結果が正または０となった方の
   減算結果を新たな中間剰余として選択して該剰余レジス
   タ（１）へ出力し、前記２つの減算回路（３）による減
   算結果の両方が正または０である場合には該中間剰余選
   択回路（７）により２倍数の減算結果を新たな中間剰余
   として選択して該剰余レジスタ（１）へ出力するととも
   に、 前記２つの減算回路（３）からのキャリー信号の状態お
   よび該比較回路の比較結果をフラグとして該フラグ回路
   （６）に格納することを特徴とする、請求項６記載の除
   算装置。
10. 【請求項１０】 該倍数保持手段（２）が、 除数の１倍数を保持する１倍数レジスタと、 除数の３倍数を保持する３倍数レジスタと、 該１倍数レジスタからの１倍数に２を乗算して除数の２
    倍数を出力する第１の２倍回路と、 該３倍数レジスタからの３倍数に２を乗算して除数の６
    倍数を出力する第２の２倍回路とから構成されているこ
    とを特徴とする、請求項８または９に記載の除算装置。
11. 【請求項１１】 前記２つの減算回路（３）のうちの一
    方が加算機能を有する加減算回路として構成されるとと
    もに、 該剰余レジスタ（１）からの被除数と該１倍数レジスタ
    からの除数の１倍数とのいずれか一方を選択して該加減
    算回路へ出力する選択回路がそなえられ、 該加減算回路が、該選択回路により選択されて入力され
    る該１倍数レジスタからの除数の１倍数と、前記２つの
    倍数選択回路（４）の一方により選択されて入力される
    該第１の２倍回路からの除数の２倍数とを加算すること
    により除数の３倍数を算出し、該３倍数レジスタに格納
    することを特徴とする、請求項１０記載の除算装置。
12. 【請求項１２】 前記２つの減算回路（３）による減算
    結果の正負の状態が論理的に有り得ない組合せのもので
    ある場合には、エラー通知を行なうエラー通知回路がそ
    なえられたことを特徴とする、請求項７〜１１のいずれ
    かに記載の除算装置。