JPH02252023A - 引き去り法または引き戻し法アルゴリズムで除算を行う除算器 - Google Patents
引き去り法または引き戻し法アルゴリズムで除算を行う除算器Info
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- JPH02252023A JPH02252023A JP1072673A JP7267389A JPH02252023A JP H02252023 A JPH02252023 A JP H02252023A JP 1072673 A JP1072673 A JP 1072673A JP 7267389 A JP7267389 A JP 7267389A JP H02252023 A JPH02252023 A JP H02252023A
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- 238000000034 method Methods 0.000 title claims description 12
- 244000208734 Pisonia aculeata Species 0.000 claims description 2
- 238000011410 subtraction method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、情報処理装置の演算器の一つである除算器
に関するものである。
に関するものである。
第３図は従来の除算器のブロック図である。
図において、１は被除数Ａを入力するボート、２はＡ及
び中間値Ｘをセーブするレジスタ、３は２の内容を選択
するセレクタ、４は除数Ｂを人力するボート、６は除数
Ｂ及び中間値Ｙをセーブするシフト機能付レジスタ、７
はＸ−Ｙを実行する除算器、８は新Ｘを旧Ｘか旧Ｘ−Ｙ
から選択するセレクタ、９は余りＲを出力するボート、
１０は商Ｑ及びその中間値をセーブするシフト機能付レ
ジスタ、１１は商Ｑを出力するボートである。
び中間値Ｘをセーブするレジスタ、３は２の内容を選択
するセレクタ、４は除数Ｂを人力するボート、６は除数
Ｂ及び中間値Ｙをセーブするシフト機能付レジスタ、７
はＸ−Ｙを実行する除算器、８は新Ｘを旧Ｘか旧Ｘ−Ｙ
から選択するセレクタ、９は余りＲを出力するボート、
１０は商Ｑ及びその中間値をセーブするシフト機能付レ
ジスタ、１１は商Ｑを出力するボートである。
次に動作によついて説明する。動作の概要は第４図のフ
ローチャートに示す。
ローチャートに示す。
ステップ４１ 人力ボート１からｍビットの被除数Ａを
人力し、セ１ノクタ３を経由してレジスタ２にセーブす
る（Ｘ４−Ａ）。また、人力ボート２からｎビットの除
数Ｂを人力し、シフト機能付レジスタ６に取り込み（ｉ
ｔｎ−ｎ）ビット左（ζシフトする（Ｙ＋−５ｈｉｆｔ
（Ｂ、左、ｍ−ｎ）］、。
人力し、セ１ノクタ３を経由してレジスタ２にセーブす
る（Ｘ４−Ａ）。また、人力ボート２からｎビットの除
数Ｂを人力し、シフト機能付レジスタ６に取り込み（ｉ
ｔｎ−ｎ）ビット左（ζシフトする（Ｙ＋−５ｈｉｆｔ
（Ｂ、左、ｍ−ｎ）］、。
レジスタ１０を０にする（Ｑ←０）、、カウンタをｍ−
ｎに設定する（ｃｏｕｎｔ←ｍ−ｎ）。
ｎに設定する（ｃｏｕｎｔ←ｍ−ｎ）。
ステップ４２．４３．４４ 減Ｑ器７で２の内容−６
の内容を求め（Ｒ４−ｘ−ｙ）、この値が正または零な
らセレクタ８を経由しＸ−Ｙを新た１、ｍ２１ｃセツト
しくＸ＋Ｒ）、１０の内容に１加える（Ｑ４−Ｑ＋１）
、７の結果が負ならセレクタ８を経由し、２にはもどの
Ｘがセットされ、１０の内容も変わらない。
の内容を求め（Ｒ４−ｘ−ｙ）、この値が正または零な
らセレクタ８を経由しＸ−Ｙを新た１、ｍ２１ｃセツト
しくＸ＋Ｒ）、１０の内容に１加える（Ｑ４−Ｑ＋１）
、７の結果が負ならセレクタ８を経由し、２にはもどの
Ｘがセットされ、１０の内容も変わらない。
ステップ４５ カウンタ値が０または負なら終γして、
このときのレジスタ１０の内容が商Ｑとして出力ボート
１１に出力され、ｆ４算器７の出力が余りＲとして出力
ボート９に出力さ第１る。
このときのレジスタ１０の内容が商Ｑとして出力ボート
１１に出力され、ｆ４算器７の出力が余りＲとして出力
ボート９に出力さ第１る。
ステップ４６ カウンタ値が正ならレジスタ６の内容を
１ビツト右にシフトし［Ｙ ４−５ｈｉｆｔ（Ｙ、１１
）］、 レジスタ１０の内容を左に１ビツトシフトする
［ Ｑ ４−ｓｈｉｆｔ （Ｑ 、左２１）］。
１ビツト右にシフトし［Ｙ ４−５ｈｉｆｔ（Ｙ、１１
）］、 レジスタ１０の内容を左に１ビツトシフトする
［ Ｑ ４−ｓｈｉｆｔ （Ｑ 、左２１）］。
ステップ４７ カウンタ値を１減らしてステップ４２へ
戻る。
戻る。
以後、上述の動作をカウンタ値がｏｙｊ口こは負になる
までくり返１ノて終了する。
までくり返１ノて終了する。
そのときのレジスタ１０の内容が商Ｑとして、また減算
３７の出力が余りＲとして出力される。
３７の出力が余りＲとして出力される。
従来の除算器は以トのように構成されているので、求め
る商のビット数たり直列動作の減算を縁り返さなければ
ならず、結果が求まるまで実行時間がかかるという問題
があった。
る商のビット数たり直列動作の減算を縁り返さなければ
ならず、結果が求まるまで実行時間がかかるという問題
があった。
この発明は前述のような問題を解消するためになされた
もので、にり少ない直列動作の減算回数で結果を求める
ことができる除算器を得ることを目的とする。
もので、にり少ない直列動作の減算回数で結果を求める
ことができる除算器を得ることを目的とする。
〔課題を解決するための手段）
前記目的を達成するため、この発明では、並列に動作す
るＮ個の減算器を用いるもので、詳しくは除算器をつぎ
の（１）のとおりに構成するものである。
るＮ個の減算器を用いるもので、詳しくは除算器をつぎ
の（１）のとおりに構成するものである。
（１）つぎのａ、ｂ、ｅの構成要素を備えている、引き
去り法または引き戻し法アルゴリズムで除算を行う除算
器。
去り法または引き戻し法アルゴリズムで除算を行う除算
器。
ａ、入力された被除数、及び演算の中間値をセーブする
被除数レジスタ。
被除数レジスタ。
ｂ、人力された除数のに倍（ｋ＝１．２．……・Ｎ、但
しｋ＝３の値）及び演算の中間値を夫々セーブする第１
の除数レジスタ、第２の除数レジスタ、・・・・・・第
Ｎの除数レジスタからなるＮ個の除数レジスタ。
しｋ＝３の値）及び演算の中間値を夫々セーブする第１
の除数レジスタ、第２の除数レジスタ、・・・・・・第
Ｎの除数レジスタからなるＮ個の除数レジスタ。
Ｃ１被除数レジスタの値−第１．の除数レジスタの値を
実行する第１の減算器、被除数レジスタの値−第２の除
数１／ジスタの値を実行する第２の減算器、・−・・・
被除数レジスタの値−第Ｎの除数レジスタの値を実行す
る第Ｎの減算器からなる並列に動作するＮ個の減算器。
実行する第１の減算器、被除数レジスタの値−第２の除
数１／ジスタの値を実行する第２の減算器、・−・・・
被除数レジスタの値−第Ｎの除数レジスタの値を実行す
る第Ｎの減算器からなる並列に動作するＮ個の減算器。
（作用）
前記（１）の構成により、複数回の減算処理を一度に実
行することどなり、結果（商と余り）を高速で算出する
。即ち、商の［１ｏｇｚ（Ｎ＋１）］ビット分を減算処
理−回分の時間で算出する。
行することどなり、結果（商と余り）を高速で算出する
。即ち、商の［１ｏｇｚ（Ｎ＋１）］ビット分を減算処
理−回分の時間で算出する。
（実施例）
以下、この発明を実施例で説明する。
第１図は、この発明の一実施例である引き去り法アルゴ
リズムで除算を行う除算・器を示すブロック図である。
リズムで除算を行う除算・器を示すブロック図である。
図において、１は被除数Ａを人力するボート、２は八及
び演算の中間値Ｘをセーブするｌノジスタ（被除数にか
かるレジスタなので、便宜１−゛被除数レジスタ”とい
う）、３はレジスタ２の内容を選択するセレクタ、４は
除数Ｂを入力するボート、５２は２倍器、５３は３倍器
、６１゜６２゜６３は夫々ＢまたはＢＸ２ま、たはＢＸ
３及び演算の中間値Ｙ１またはＹ２またはＹ３をセーブ
するシフト機能付レジスタ（除数にかかるレジスタなの
で、便宜上“除数レジスタ“という）、７ｍ。
び演算の中間値Ｘをセーブするｌノジスタ（被除数にか
かるレジスタなので、便宜１−゛被除数レジスタ”とい
う）、３はレジスタ２の内容を選択するセレクタ、４は
除数Ｂを入力するボート、５２は２倍器、５３は３倍器
、６１゜６２゜６３は夫々ＢまたはＢＸ２ま、たはＢＸ
３及び演算の中間値Ｙ１またはＹ２またはＹ３をセーブ
するシフト機能付レジスタ（除数にかかるレジスタなの
で、便宜上“除数レジスタ“という）、７ｍ。
７２．７３はＸ−Ｙｌ、Ｘ−Ｙ２．Ｘ−Ｙ３を実行する
減算器、８は新Ｘを旧Ｘか旧Ｘ−Ｙ１か旧Ｘ−Ｙ２か旧
Ｘ−Ｙ３から選択するセレクタ、９は余りＲを出力する
ボート、１ｏは商Ｑ及びその中間値をセーブするシフト
機能付レジスタ、１１はＱを出力するボートである。
減算器、８は新Ｘを旧Ｘか旧Ｘ−Ｙ１か旧Ｘ−Ｙ２か旧
Ｘ−Ｙ３から選択するセレクタ、９は余りＲを出力する
ボート、１ｏは商Ｑ及びその中間値をセーブするシフト
機能付レジスタ、１１はＱを出力するボートである。
動作の概要は第２図のフローチャートに示す。
ステップ２１ 入力ボート１からｍビットの被除数Ａを
人力し、セレクタ３を経由して被除数レジスタ２にセー
ブする（Ｘ４−Ａ）。また。
人力し、セレクタ３を経由して被除数レジスタ２にセー
ブする（Ｘ４−Ａ）。また。
入力ボート４からｎビットの除数Ｂを入力し、パススル
ーまたは２倍器５２または３倍器５３を経由して、それ
ぞれシフト機能付除数レジスタ６１．６２．６３に取り
込む。これらの内容を（ｍ−ｎ−α）ビット（ｍ−ｎが
奇数ならα＝１．ｍ−ｎが偶数ならα＝０）左にシフト
する［Ｙ １ ←５ｈｉｆｔ （Ｂ、左、ｍ−ｎ−ＣＥ
）。
ーまたは２倍器５２または３倍器５３を経由して、それ
ぞれシフト機能付除数レジスタ６１．６２．６３に取り
込む。これらの内容を（ｍ−ｎ−α）ビット（ｍ−ｎが
奇数ならα＝１．ｍ−ｎが偶数ならα＝０）左にシフト
する［Ｙ １ ←５ｈｉｆｔ （Ｂ、左、ｍ−ｎ−ＣＥ
）。
Ｙ ２←５ｈｉｆｔ （Ｂ ＊ ２．左、ｍ−ｎ−ｃｃ
）。
）。
Ｙ３＋５ｈｉｆｔ （Ｂ１０．左、ｍ−ｎ−ａ）］。
レジスタ１０を０にする（Ｑ←０）。カウンタを１未満
は切りすてる）。
は切りすてる）。
ステップ２２ 減算器７１，７２．７３で２の内容−６
１の内容、２の内容−６２の内容。
１の内容、２の内容−６２の内容。
２の内容−６３の内容を同時に求める（Ｒ１←Ｘ−Ｙｌ
、Ｒ２４−Ｘ−Ｙ２．Ｒ３←Ｘ−Ｙ３）。
、Ｒ２４−Ｘ−Ｙ２．Ｒ３←Ｘ−Ｙ３）。
ステップ２３．２４ この結果、Ｒ１〈０ならレジス
タ２にはセレクタ８によりもとのＸがセットされレジス
タ１０の内容も変らない。
タ２にはセレクタ８によりもとのＸがセットされレジス
タ１０の内容も変らない。
Ｒ１≧ＯかつＲ２く０ならレジスタ２にはセレクタ８に
より減算器７１の出力がセットされ（Ｘ４−Ｒ１）、レ
ジスタｌＯの内容に１を加える（Ｑ−Ｑ＋１ ）。Ｒ２
≧０かつＲ３〈０ならレジスタ２にはセレクタ８により
減算器７２の出力がセットされ（Ｘ＋Ｒ２） 、レジス
タ１０の内容に２を加える（Ｑ＋−Ｑ＋２）。Ｒ３≧０
ならレジスタ２にはセレクタ８により減算器７３の出力
がセットされ（Ｘ＋Ｒ３）、 レジスタ１０の内容に３
を加える（Ｑ４−Ｑ＋３’）。
より減算器７１の出力がセットされ（Ｘ４−Ｒ１）、レ
ジスタｌＯの内容に１を加える（Ｑ−Ｑ＋１ ）。Ｒ２
≧０かつＲ３〈０ならレジスタ２にはセレクタ８により
減算器７２の出力がセットされ（Ｘ＋Ｒ２） 、レジス
タ１０の内容に２を加える（Ｑ＋−Ｑ＋２）。Ｒ３≧０
ならレジスタ２にはセレクタ８により減算器７３の出力
がセットされ（Ｘ＋Ｒ３）、 レジスタ１０の内容に３
を加える（Ｑ４−Ｑ＋３’）。
ステップ２５ カウント値が０または負なら終了し、こ
のときのレジスタ１０の内容が商Ｑとして出力ボート１
１に出力され、減算器７１の出力が余りＲとして出力ボ
ート９に出力される。
のときのレジスタ１０の内容が商Ｑとして出力ボート１
１に出力され、減算器７１の出力が余りＲとして出力ボ
ート９に出力される。
ステップ２６ カウント値が正ならレジスタ６１．６２
．６３の内容を２ビツト右にシフトし［Ｙ４−ｓｈｉｆ
ｔ （Ｙ １ 、右、２）など］、レジスタ１０の内容
を左に２ビツトシフトする［Ｑ４−ｓｈｉｆｔ （Ｑ、
左、２）］。
．６３の内容を２ビツト右にシフトし［Ｙ４−ｓｈｉｆ
ｔ （Ｙ １ 、右、２）など］、レジスタ１０の内容
を左に２ビツトシフトする［Ｑ４−ｓｈｉｆｔ （Ｑ、
左、２）］。
ステップ２７ カウントの値を１減らしてステップ２２
へ戻る。
へ戻る。
以後、上述の動作をカウンタ値が０または負になるまで
くり返して終了する。
くり返して終了する。
そのときのレジスタｌＯの内容が商Ｑとして、また減算
器７１の出力が余りＲとして出力される。
器７１の出力が余りＲとして出力される。
なお、前記実施例では゛減算器の数は３としてか、この
数は任意である。
数は任意である。
また、ｎ倍器５２．５３を別に設けたが、２倍器ばレジ
スタ６２のシフト機能で代替でき、３倍器もシフト機能
と加算の組み合せで代替できる。
スタ６２のシフト機能で代替でき、３倍器もシフト機能
と加算の組み合せで代替できる。
さらに、前記実施例では、除数レジスタ６１゜６２．６
３はシフト機能を仮定し、被除数レジスタ２にはシフト
機能を仮定しなかったが、逆に被除数レジスタ２にシフ
ト機能を設け、除数レジスタ６１，６２．６３にはシフ
ト機能を設けない手法もある。
３はシフト機能を仮定し、被除数レジスタ２にはシフト
機能を仮定しなかったが、逆に被除数レジスタ２にシフ
ト機能を設け、除数レジスタ６１，６２．６３にはシフ
ト機能を設けない手法もある。
また、前記実施例の除算アルゴリズムは引き去り法に基
づくが、引き戻し法によっても良い。
づくが、引き戻し法によっても良い。
以上のように、この発明によれば、減算器を複数持ち、
並列動作させるので、直列に動く減算回数が減少し、高
速に除算結果が得られる。
並列動作させるので、直列に動く減算回数が減少し、高
速に除算結果が得られる。
第１図はこの発明の一実施例の除算器のブロック図、第
２図はその動作概要を示すフローチャート、第３図は従
来の除算器のブロック図、第４図はその動作概要を示す
フローチャートである。 図中、２は被除数レジスタ、６ｍ、６２．６３は除数１
ノジスタ、 ７１゜ ７２゜ ７３は除粋器でＡ・ム なお、 図中、 同 符号は同 又（・虚相当部分を示
２図はその動作概要を示すフローチャート、第３図は従
来の除算器のブロック図、第４図はその動作概要を示す
フローチャートである。 図中、２は被除数レジスタ、６ｍ、６２．６３は除数１
ノジスタ、 ７１゜ ７２゜ ７３は除粋器でＡ・ム なお、 図中、 同 符号は同 又（・虚相当部分を示
Claims (1)
- （１）つぎのａ、ｂ、ｃの構成要素を備えていることを
特徴とする引き去り法または引き戻し法アルゴリズムで
除算を行う除算器。 ａ、入力された被除数、及び演算の中間値をセーブする
被除数レジスタ。 ｂ、入力された除数のｋ倍（ｋ＝１、２、……Ｎ、但し
Ｎ≧３の値）及び演算の中間値を夫々セーブする第１の
除数レジスタ、第２の除数レジスタ、……第Ｎの除数レ
ジスタからなるＮ個の除数レジスタ。 ｃ、被除数レジスタの値−第１の除数レジスタの値を実
行する第１の減算器、被除数レジスタの値−第２の除数
レジスタの値を実行する第２の減算器、……被除数レジ
スタの値−第Ｎの除数レジスタの値を実行する第Ｎの減
算器からなる並列に動作するＮ個の減算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072673A JPH02252023A (ja) | 1989-03-24 | 1989-03-24 | 引き去り法または引き戻し法アルゴリズムで除算を行う除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072673A JPH02252023A (ja) | 1989-03-24 | 1989-03-24 | 引き去り法または引き戻し法アルゴリズムで除算を行う除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252023A true JPH02252023A (ja) | 1990-10-09 |
Family
ID=13496116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072673A Pending JPH02252023A (ja) | 1989-03-24 | 1989-03-24 | 引き去り法または引き戻し法アルゴリズムで除算を行う除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252023A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305335A (ja) * | 2007-06-11 | 2008-12-18 | Sanyo Electric Co Ltd | 除算回路 |
| JP2011118633A (ja) * | 2009-12-02 | 2011-06-16 | Nec Corp | 浮動小数点除算器、及びそれを用いた情報処理装置 |
-
1989
- 1989-03-24 JP JP1072673A patent/JPH02252023A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008305335A (ja) * | 2007-06-11 | 2008-12-18 | Sanyo Electric Co Ltd | 除算回路 |
| JP2011118633A (ja) * | 2009-12-02 | 2011-06-16 | Nec Corp | 浮動小数点除算器、及びそれを用いた情報処理装置 |
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