JP2001243051A - 除算器 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、基数が４の回復型除算器において、
高速な除算演算を可能にすることを目的とする。 【解決手段】除算器は、キャリーセーブアダ−と、該キ
ャリーセーブアダ−と直列に接続された全加算器を含
み、該キャリーセーブアダーと該全加算器とによって除
算演算に必要な加算演算を実行することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に除算器に関
し、詳しくは回復型の除算器に関する。

【０００２】

【従来の技術】除算を行う回路である除算回路には、回
復型と非回復型とがある。回復型除算器は、通常の筆算
のように部分ごとの商及び部分剰余を繰り返し求めてい
くことで、最終的な商及び剰余を求める回路である。回
復型除算器には基数の異なるものがあり、基数に応じ
て、まとめて除算を行うビット数が異なる。

【０００３】例えば、３ビットまとめて除算を行うのは
基数８の除算器であり、２ビットまとめて除算を行うの
は基数４の除算器である。また１ビットづつ除算を行う
基数１の除算器も用いられる。基数が多いと回路構成が
複雑になるが、一度に計算できるビット数が多いために
高速な演算が可能となる。何れの基数の除算器を用いる
かは、一般に、ケースバイケースである。

【０００４】

【発明が解決しようとする課題】回復型除算器において
は、部分除算演算が繰り返し行われるために、各サイク
ルでの除算演算が高速でないと、全体の除算演算に時間
がかかることになる。

【０００５】本発明は、基数が４の回復型除算器におい
て、高速な除算演算を可能にすることを目的とする。

【０００６】

【課題を解決するための手段】請求項１記載の発明にお
ける除算器は、キャリーセーブアダ−と、該キャリーセ
ーブアダ−と直列に接続された全加算器を含み、該キャ
リーセーブアダーと該全加算器とによって除算演算に必
要な加算演算を実行することを特徴とする。

【０００７】請求項２記載の発明において、請求項１記
載の除算器は、回復型の除算器であることを特徴とす
る。

【０００８】請求項３記載の発明において、請求項２記
載の除算器は、前記キャリーセーブアダーと前記全加算
器とによって被除数の一部分と、除数と、除数の２倍と
を加算する演算を実行することを特徴とする。

【０００９】請求項４記載の発明において、請求項３記
載の除算器は、基数４の回復型の除算器であることを特
徴とする。

【００１０】上記除算器によれば、除算計算を行う際に
なる必要になる加算演算を、キャリーセーブアダーと全
加算器との直列接続によって実行する。キャリーセーブ
アダーにおいては、各段のキャリービット出力を上段に
繰り上げることなく、対応するビット毎にそのまま出力
する。従って通常の全加算器のように、最下位ビットか
ら最上位ビットまでキャリーを伝播させる必要がなく、
高速に加算演算を行うことが出来る。これによって、回
復型除算器において、繰り返し実行される各除算サイク
ルの演算時間を短縮することが出来る。

【００１１】

【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて説明する。

【００１２】図１は、本発明の実施例による除算器の回
路構成を示す図である。

【００１３】図１の除算器１０は、基数４の回復型除算
器である。除算器１０は、全加算器１１乃至１３、キャ
リーセーブアダー（CSA：Carry Save Adder）１４、ビ
ットシフト器１５及び１６、結果選択論理回路１７、セ
レクタ１８、レジスタ１９及び２０、セレクタ２１乃至
２６、及びインバータ２７を含む。図１の除算器１０
は、符号無し３２ビット整数であるＡを符号無し３２ビ
ット整数であるＤで除算して、符号無し３２ビット整数
である商Ｘを求める除算器である。

【００１４】レジスタ２０は、４つのレジスタ２０−１
乃至２０−４を含み、全体で６４ビットのレジスタであ
る。レジスタ２０には、被除数Ａを２ビットずつ除算す
る際に得られる部分剰余Rが格納されると共に、２ビッ
トずつ得られる結果（商）が下位ビットから順に格納さ
れていく。図１において、例えば、レジスタ２０−１は
R[61,32]と表記されているが、これはレジスタ２０の下
位から数えて３３ビット目から６２ビット目までを意味
する。

【００１５】図１の除算器１０においては、キャリーセ
ーブアダー１４が用いられている。このキャリーセーブ
アダー１４の使用によって、高速な除算演算を実行する
ことが出来る。

【００１６】まず除算器１０の動作の概略を説明する。

【００１７】被除数Ａが、レジスタ２０の下位３２ビッ
トに、セレクタ２３乃至２５を介して設定される。この
ときレジスタ２０−１には、全てゼロが格納されてい
る。また除数Ｄが、ビット毎のインバータ２７及びセレ
クタ２１を介して、レジスタ１９にビット反転値として
格納される。レジスタ１９に格納されたビット反転値
は、その後全加算器１１によって、セレクタ２６が選択
した値“１”と加算されて、レジスタ１９に再び格納さ
れる。これによって、レジスタ１９には、除数Ｄの符号
反転値−Ｄが格納されることになる。

【００１８】その後、全加算器１１乃至１３、キャリー
セーブアダー１４、ビットシフト器１５及び１６、及び
結果選択論理回路１７からなる除算ブロックによって、
最初に、被除数Ａの上位２ビットの値を除数Ｄで除算し
て、商と余りを求める。即ち、まずR[61:30]をレジスタ
２０から取ってくることで、R[31:0]に格納された非除
数Ａの上位２ビット（ビット３１及びビット３０）が、
除算ブロックに入力される。この入力値を、Ｙとして表
す。

【００１９】結果選択論理回路１７は、Ｙ、Ｙ−Ｄ、Ｙ
−２Ｄ、及びＹ−３Ｄのうちで、負にならない一番右側
のものを選択する。この選択判断は、Ｙ−Ｄ、Ｙ−２
Ｄ、及びＹ−３Ｄの演算の最上位ビット（ｐ、ｑ、ｒ：
各々結果が負なら１）に基づいてなされる。例えば、Ｙ
がＤより大きく２Ｄより小さければ、Ｙ及びＹ−Ｄは正
であるが、Ｙ−２Ｄ及びＹ−３Ｄは負になる。この場
合、結果選択論理回路１７からの選択信号によって、セ
レクタ１８がＹ−Ｄを選択し、被除数Ａの上位２ビット
を除数Ｄで割った剰余として、レジスタ２０のR[61:32]
に格納する。

【００２０】このときレジスタ２０の下位３０ビットは
各々左に２ビットシフトされ、最初にR[29:0]に格納さ
れていた被除数Ａの下位３０ビットはR[31:2]にシフト
され格納される。従って剰余Ｙ−Ｄがレジスタ２０のR
[61:32]に設定されると、被除数Ａの上位２ビットを剰
余Ｙ−Ｄで置き換えたことになり、R[33:2]で部分剰余
全体が表されることになる。即ちR[33:2]には、被除数
Ａの上位２ビットを除数Ｄで除算した後の部分剰余が格
納されることになる。

【００２１】説明の簡略化のために、馴染みのある十進
数で対応させて説明する。例えば５６４÷３は、最初の
１桁の５に対して、５÷３で商１がたち、余りが２であ
る。上記説明では、この５がＹに対応し、３がＤに対応
する。５は３より大きく３の２倍より小さいので、剰余
として２即ちＹ−Ｄが選択され、レジスタ２０に格納さ
れる。このとき、５６４の上位１桁が１桁分の剰余２で
書き換えられ、２６４が部分剰余となる。なおこの結果
は、５６４を３００で割った剰余に等しい。

【００２２】十進数演算の基数は１０であるので、十進
数の演算例での一桁ごとの除算が、上記の基数４の演算
例での２ビットごとの除算に対応する。なお十進数で
は、Ｙ−Ｄ乃至Ｙ−９Ｄを計算する必要があるが、図１
の構成は基数４であるので、Ｙ−Ｄ乃至Ｙ−３Ｄを計算
すればよい。

【００２３】図１の説明に戻ると、結果選択論理回路１
７は、Ｙ、Ｙ−Ｄ、Ｙ−２Ｄ、Ｙ−３Ｄの何れか一つを
選択すると共に、商に対応する値（result[1:0]）を求
める。この商は、レジスタ２０の下位２ビットに格納さ
れる。即ちＹ−Ｄが選択された場合には、１（２進で0
1）が結果選択論理回路１７より出力され、レジスタ２
０のR[1:0]に格納される。レジスタ２０に格納された結
果は、各除算が行われるたびに、２ビットずつ左にシフ
トされていく。

【００２４】この後は繰り返し演算である。即ち今度
は、レジスタ２０に格納された部分剰余の上位４ビット
が、全加算器１１乃至１３、キャリーセーブアダー１
４、ビットシフト器１５及び１６、及び結果選択論理回
路１７からなる除算ブロックに入力される。この入力値
をＹとして、上記と同様の演算制御が行われる。

【００２５】この際、上位４ビットとは言っても、その
うちの上位２ビットは前回の除算の剰余であるので、こ
の４ビットに対して３以上の商がたつことは有り得な
い。上記十進数の例に対応させれば、部分剰余２６４の
上位２桁２６のうち、上位一桁２は前回の除算の剰余で
あるので、２６を除数３で割ったときに、９以上の商が
立つことは有り得ない。

【００２６】このようにレジスタ２０に格納される部分
剰余のうちで、それまで除算対象となっていない部分の
上位２ビットを新たな除算対象として、最上位ビットか
らこの２ビット迄を含む上位ビットを除算ブロック（全
加算器１１乃至１３、キャリーセーブアダー１４、ビッ
トシフト器１５及び１６、及び結果選択論理回路１７）
に供給し、商と剰余とを求める。求めた商と剰余とは、
レジスタ２０に格納され、このうちの部分剰余部分が更
に次の除算演算に用いられる。最終的に被除数Ａの全て
のビットに対する処理が終了した時点で、レジスタ２０
のR[31:0]には、最終的な商Ｘが格納されていることに
なる。

【００２７】上記動作を実現するために、全加算器１１
は、レジスタ１９から供給される−Ｄとセレクタ２６で
選択されたＹとを加算する。全加算器１２は、レジスタ
１９からの−Ｄをビットシフト器１５で１ビットシフト
して得られた−２Ｄと、レジスタ２０から供給されるＹ
とを加算する。キャリーセーブアダー１４及び全加算器
１３は、レジスタ１９からの−Ｄをビットシフト器１５
で１ビットシフトして得られた−２Ｄと、レジスタ１９
から直接に供給される−Ｄと、レジスタ２０から供給さ
れるＹとを加算する。結果選択論理回路１７は、図２に
示すような論理演算を行うことで、適切な剰余を選択す
ると共に、商をレジスタ２０に供給する。

【００２８】またレジスタ２０−３の出力とレジスタ２
０−４の出力は、セレクタ２３及び２４を介して、レジ
スタ２０−２及びレジスタ２０−３への入力として供給
される。これによって、各２ビットに対する除算が行わ
れる度に、レジスタの内容を左に２ビットずつシフトさ
せる。

【００２９】図３は、キャリーセーブアダー１４の回路
構成を全加算器１３の回路構成と共に示す。図３のキャ
リーセーブアダー１４は、説明及び図面を簡略化するた
めに、４ビット演算に対する構成を示している。

【００３０】図３のキャリーセーブアダー１４は、１ビ
ット加算用の全加算回路１４−０乃至１４−３を含み、
全加算回路１４−０乃至１４−３は対応するビット毎に
並べられる。通常の全加算器では、ビット毎の全加算回
路のキャリー出力は次段の全加算回路の入力に供給さ
れ、各全加算回路は、前段からのキャリーと２つの入力
との和を求める。このような通常の全加算器と異なり、
キャリーセーブアダーにおいては、各全加算回路の出力
のキャリービットは、次段に入力されることなくビット
毎にそのまま出力される。

【００３１】図１で説明したように、キャリーセーブア
ダー１４は、レジスタ１９からの−Ｄ、ビットシフト器
１６からの−２Ｄ、及びレジスタ２０からのＹを受け取
る。図３においては、便宜上、これら３つの入力の各ビ
ットをＡｎ、Ｂｎ、Ｃｎ（ｎ＝０〜３）として示してい
る。また各全加算回路１４−ｎの出力は、Ｓｎ及びＣＯ
ｎ（ｎ＝０〜３）として示している。

【００３２】全加算回路１４−０乃至１４−３の各々
は、通常の加算動作どおりに、３つの１ビット入力の和
を求め、２ビット出力として出力する。即ち、Ｓｎを下
位ビットとしＣＯｎを上位ビットとする出力ＣＯｎＳｎ
が、３つの１ビット入力Ａｎ、Ｂｎ、及びＣｎの和を表
すことになる。

【００３３】全加算器１３は、ビット毎の全加算回路１
３−０乃至１３−４を含む。最下位ビットの全加算回路
１３−０は、“０”、“０”、Ｓ０の和を求める。即ち
Ｓ０をそのまま出力する。それ以外の全加算回路１３−
ｎは、キャリーセーブアダー１４の対応する桁の和出力
Ｓｎと、キャリーセーブアダー１４の一つ下の桁のキャ
リー出力ＣＯｎ−１と、下段の全加算回路１３−ｎ−１
からの桁上がり（キャリー出力）との和を求める。この
動作を説明のために筆算にして表すと、図４のように各
ビットの加算結果を桁合わせして総加算することにな
り、結果として得られる出力Ｘ０乃至Ｘ５は、キャリー
セーブアダー１４の３つの入力を正しく加算した結果と
なる。

【００３４】このようにして、キャリーセーブアダー１
４と全加算器１３との組み合わせによって、３つの入力
の加算結果を正しく求めることが出来る。

【００３５】３つの数Ａ、Ｂ、及びＣの和を求める場
合、Ａ＋Ｂを第１の全加算器で求め、第１の全加算器の
出力とＣとの和を第２の全加算器で求めるのが通常の方
法である。従来の回復型除算器では、全加算器を２段直
列に接続して、これによってＹ−３Ｄの計算をしてい
た。全加算器は、各ビットに対応する全加算回路間でキ
ャリー伝播をさせる必要があるため、計算するビット数
が大きい程、最下位ビットから最上位ビットまでキャリ
ーが順次伝播するのに時間がかかり、計算結果が得られ
るまでに長い時間を要することになる。

【００３６】それに対してキャリーセーブアダーを用い
ると、キャリーセーブアダー内ではキャリー伝播をさせ
ないために、キャリーセーブアダーと全加算器とを直列
接続することで、高速に加算演算を実行することが出来
る。

【００３７】図１の構成で説明すると、仮にキャリーセ
ーブアダー１４の代わりに全加算器を使用したのでは、
全加算器を２段直列接続することになり、Ｙ−３Ｄの計
算が、Ｙ−Ｄ及びＹ−２Ｄの計算と比較して遅くなって
しまう。それに対して図１に示す構成では、キャリーセ
ーブアダー１４を使用することで、第１段でキャリー伝
播にかかる時間を無くし、高速にＹ−３Ｄの計算を実行
することが可能になる。結果として、Ｙ−３Ｄの計算
を、Ｙ−Ｄ及びＹ−２Ｄの計算と略同時に終了させるこ
とが出来る。

【００３８】このようにして本発明による基数４の回復
型除算器においては、キャリーセーブアダーを加算演算
の一部に用いることで、各サイクルの除算演算を高速に
行うことが可能となる。

【００３９】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。

【００４０】

【発明の効果】上記除算器によれば、除算計算を行う際
になる必要になる加算演算を、キャリーセーブアダーと
全加算器との直列接続によって実行する。キャリーセー
ブアダーにおいては、各段のキャリービット出力を上段
に繰り上げることなく、対応するビット毎にそのまま出
力する。従って通常の全加算器のように、最下位ビット
から最上位ビットまでキャリーを伝播させる必要がな
く、高速に加算演算を行うことが出来る。これによっ
て、回復型除算器において、繰り返し実行される各除算
サイクルの演算時間を短縮することが出来る。

【図面の簡単な説明】

【図１】本発明の実施例による除算器の回路構成を示す
図である。

【図２】結果選択論理回路の入出力関係を示す図であ
る。

【図３】キャリーセーブアダーの回路構成を全加算器の
回路構成と共に示す図である。

【図４】キャリーセーブアダーのビット毎の出力を全加
算器で加算する際の処理を説明する図である。

【符号の説明】

１１、１２、１３ 全加算器 １４ キャリーセーブアダー １５、１６ ビットシフト １７ 結果選択論理回路 １８ セレクタ １８、２０ レジスタ ２１、２２、２３、２４、２５、２６ セレクタ ２７ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 泰造 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 多湖 真一郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B016 AA01 BA07 CA10 CB01 EA12 FA05

Claims (4)

【特許請求の範囲】
1. 【請求項１】キャリーセーブアダ−と、該キャリーセー
   ブアダ−と直列に接続された全加算器を含み、該キャリ
   ーセーブアダーと該全加算器とによって除算演算に必要
   な加算演算を実行することを特徴とする除算器。
2. 【請求項２】前記除算器は、回復型の除算器であること
   を特徴とする請求項１記載の除算器。
3. 【請求項３】前記除算器は、前記キャリーセーブアダー
   と前記全加算器とによって被除数の一部分と、除数と、
   除数の２倍とを加算する演算を実行することを特徴とす
   る請求項２記載の除算器。
4. 【請求項４】前記除算器は、基数４の回復型の除算器で
   あることを特徴とする請求項３記載の除算器。