KR20200049937A - 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법 - Google Patents

불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들에 연결되고, 워드 라인들을 각각 선택하는 스위치들을 포함하는 행 디코더 회로, 비트 라인들을 통해 메모리 셀들에 연결되는 페이지 버퍼 회로, 그리고 행 디코더가 워드 라인들 중 특정한 워드 라인에 대응하는 스위치를 턴-온 한 때에 스위치를 통해 특정한 워드 라인에 충전 전압을 공급하고, 특정한 워드 라인에 충전 전압이 공급된 후에 충전 전압의 공급을 중지하고, 충전 전압의 공급이 중지된 후에 스위치를 통해 특정한 워드 라인으로부터 고정 전류를 유출하고, 그리고 고정 전류가 유출되기 시작한 후부터 특정한 워드 라인의 전압이 기준 전압보다 낮아질 때까지의 시간에 대한 정보를 외부 장치로 출력하도록 구성되는 제어 로직 회로를 포함한다.

Description

불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM INCLUDING NONVOLATILE MEMORY DEVICE, AND METHOD OF CONTROLLING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치의 특성을 측정하는 것을 지원하는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법에 관한 것이다.
불휘발성 메모리 장치는 통상적으로 반도체를 기반으로 제조된다. 불휘발성 메모리는 읽기 전용 메모리(Read Only Memory, ROM)), 프로그램 가능한 ROM(Programmable ROM, PROM), 전기적으로 프로그램 가능한 ROM (Electrically Programmable ROM, EPROM), 전기적으로 소거 및 프로그램 가능한 ROM (Electrically Erasable and Programmable ROM, EEPROM), 플래시 메모리, 상 변화 랜덤 액세스 메모리(Phase-change Random Access Memory, PRAM), 자기 RAM (Magnetic RAM, MRAM), 저항성 RAM (Resistive RAM, RRAM), 강유전체 RAM (Ferroelectric RAM, FRAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 불휘발성 메모리 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 불휘발성 메모리 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나 불휘발성 메모리 장치의 고집적화로 인해 불휘발성 메모리 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되는 다양한 문제들을 해소하기 위하여, 불휘발성 메모리 장치의 특성을 더 정확하게 측정하기 위한 새로운 방법 또는 장치가 요구되고 있다.
본 발명의 목적은 불휘발성 메모리 장치의 특성을 측정하는 것을 지원하는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들에 연결되고, 워드 라인들을 각각 선택하는 스위치들을 포함하는 행 디코더 회로, 비트 라인들을 통해 메모리 셀들에 연결되는 페이지 버퍼 회로, 그리고 행 디코더가 워드 라인들 중 특정한 워드 라인에 대응하는 스위치를 턴-온 한 때에 스위치를 통해 특정한 워드 라인에 충전 전압을 공급하고, 특정한 워드 라인에 충전 전압이 공급된 후에 충전 전압의 공급을 중지하고, 충전 전압의 공급이 중지된 후에 스위치를 통해 특정한 워드 라인으로부터 고정 전류를 유출하고, 그리고 고정 전류가 유출되기 시작한 후부터 특정한 워드 라인의 전압이 기준 전압보다 낮아질 때까지의 시간에 대한 정보를 외부 장치로 출력하도록 구성되는 제어 로직 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 워드 라인들 및 비트 라인들에 연결된 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치에 명령 및 주소를 전송하도록 구성되는 제어기를 포함한다. 명령에 응답하여, 불휘발성 메모리 장치는 워드 라인들 중 주소에 대응하는 워드 라인 및 워드 라인과 연관된 주변 회로의 총 커패시턴스를 나타내는 제1 정보 그리고 주변 회로의 커패시턴스를 나타내는 제2 정보를 제어기로 전송하도록 구성된다. 제어기는 제1 정보 및 제2 정보에 기반하여 워드 라인의 커패시턴스를 계산하도록 구성된다.
워드 라인에 연결된 메모리 셀들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 제어 방법은 워드 라인 및 워드 라인과 연관된 주변 회로에 충전 전압을 충전하는 단계, 주변 회로로부터 고정 전류를 유출함으로써 워드 라인 및 주변 회로의 총 커패시턴스를 검출하는 단계, 주변 회로에 충전 전압을 충전하는 단계, 주변 회로로부터 고정 전류를 유출함으로써 주변 회로의 커패시턴스를 검출하는 단계, 그리고 총 커패시턴스로부터 주변 회로의 커패시턴스를 감하여 워드 라인의 커패시턴스를 계산하는 단계를 포함한다.
본 발명에 따르면, 불휘발성 메모리 장치는 워드 라인 및 주변 회로의 총 커패시턴스를 나타내는 제1 정보를 출력하고, 그리고 주변 회로의 커패시턴스를 나타내는 제2 정보를 출력할 수 있다. 따라서, 불휘발성 메모리 장치의 워드 라인의 커패시턴스를 측정하는 것을 지원하는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나의 메모리 블록의 예를 보여주는 회로도이다.
도 3은 워드 라인들의 커패시턴스들을 측정하는 것을 지원하기 위한 본 발명의 실시 예에 따른 메모리 셀 어레이, 행 디코더, 그리고 제어 로직 회로의 구성 요소들을 보여준다.
도 4는 불휘발성 메모리 장치가 특정한 라인의 커패시턴스를 측정하는 방법을 보여주는 순서도이다.
도 5는 제1 검출 동작이 수행되는 예를 보여준다.
도 6은 제2 검출 동작이 수행되는 예를 보여준다.
도 7은 누설 전류의 양을 측정하는 예를 보여준다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 9는 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 10은 도 2의 메모리 블록의 일부의 구조를 보여주는 사시단면도이다.
도 11은 도 3의 제어 로직 회로의 응용 예를 보여준다.
도 12는 도 11의 제어 로직 회로의 응용 예를 보여준다.
도 13은 메모리 시스템이 적응적으로 커패시턴스를 검출하는 예를 보여주는 순서도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 회로(120), 페이지 버퍼 회로(130), 데이터 입력 및 출력 회로(140), 그리고 제어 로직 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(120)에 연결될 수 있다.
각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(120)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더 회로(120)는 제어 로직 회로(150)의 제어에 따라 동작한다.
행 디코더 회로(120)는 외부의 제어기로부터 제1 채널(예를 들어, 입력 및 출력 채널)을 통해 주소(ADDR)를 수신하고, 수신된 주소(ADDR)를 디코딩하고, 그리고 디코딩된 주소에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 회로(130)는 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 회로(140)와 연결된다. 페이지 버퍼 회로(130)는 제어 로직 회로(150)의 제어에 따라 동작한다.
쓰기 동작 시에, 페이지 버퍼 회로(130)는 메모리 셀들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 읽기 동작, 또는 쓰기 동작 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 회로(130)는 비트 라인들(BL)의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
데이터 입력 및 출력 회로(140)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결된다. 데이터 입력 및 출력 회로(140)는 페이지 버퍼 회로(130)에 의해 읽힌 데이터를 제1 채널(입력 및 출력 채널)을 통해 제어기로 출력하고, 제어기로부터 제1 채널(입력 및 출력 채널)을 통해 수신되는 데이터를 페이지 버퍼 회로(130)로 전달할 수 있다.
제어 로직 회로(150)는 제2 채널(예를 들어, 제어 채널)을 통해 제어기와 제어 신호(CTRL)를 교환할 수 있다. 제어 로직 회로(150)는 제어 신호(CTRL)에 응답하여 제1 채널(입력 및 출력 채널)을 통해 명령(CMD)을 수신할 수 있다. 제어 로직 회로(150)는 수신된 명령(CMD)을 디코딩하고, 디코딩된 명령에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 제어 로직 회로(150)는 제어 신호(CTRL)에 응답하여 제1 채널(입력 및 출력 채널)을 행 디코더 회로(120)로 라우팅하거나 데이터 입력 및 출력 회로(140)로 라우팅할 수 있다.
제어 로직 회로(150)는 커패시턴스 검출기(160) 및 전압 생성기(170)를 포함할 수 있다. 커패시턴스 검출기(160)는 불휘발성 메모리 장치(100)의 내부의 구성 요소들의 커패시턴스들을 검출할 수 있다. 커패시턴스 검출기(160)는 커패시턴스들을 나타내는 정보들을 출력함으로써, 제어기가 불휘발성 메모리 장치(100)의 특성들을 측정하는 것을 지원할 수 있다.
전압 생성기(170)는 불휘발성 메모리 장치(100)에서 사용되는 다양한 전압들을 생성할 수 있다. 또한, 전압 생성기(170)는 커패시턴스 검출기(160)가 커패시턴스들을 검출하는 데에 필요한 전압들을 생성할 수 있다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 예를 보여주는 회로도이다. 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다.
도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLKa)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8), 그리고 스트링 선택 라인들(SSL1, SSL2, SSL3 또는 SSL4)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다.
각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 기판(SUB)과 수직인 방향을 따라 직렬 연결되고, 기판(SUB)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들(MC1~MC8) 중 적어도 하나가 더미 메모리 셀로 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC1~MC8)과 다르게 프로그램될 수 있다.
예시적으로, 동일한 높이에 위치하고, 하나의 스트링 선택 라인(SSL1, SSL2, SSL3 또는 SSL4)과 연관된 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다. 하나의 물리 페이지의 메모리 셀들은 하나의 서브 워드 라인에 연결될 수 있다. 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 하나의 워드 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 서브 워드 라인들이 형성되는 높이에서 서로 연결될 수 있다. 다른 예로서, 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 메탈 층과 같은 서브 워드 라인들이 형성되는 높이와 다른 높이를 갖는 다른 층에서 서로 간접 연결될 수 있다.
도 2에 도시된 바와 같이, 워드 라인들(WL1~WL8)의 각각은 대응하는 메모리 셀들의 제어 게이트들에 연결된다. 워드 라인들(WL1~WL8)의 커패시턴스들(예를 들어, 기생 커패시턴스들)은 워드 라인들(WL1~WL8)의 전압들이 변화하는 시 상수(time constant)와 연관된다. 따라서, 워드 라인들(WL1~WL8)의 커패시턴스들은 메모리 셀들(MC1~MC8)의 동작 속도에 영향을 준다.
특히, 메모리 셀 어레이(110)의 미세화 및 고 집적화가 진행되면서, 하나의 워드 라인에 연결되는 메모리 셀들의 수가 급격히 증가한다. 이는 워드 라인들(WL1~WL8)의 커패시턴스들의 증가를 유발할 수 있다. 또한, 메모리 셀 어레이(110)의 미세화 및 고 집적화는 워드 라인들(WL1~WL8)의 각각이 다른 워드 라인들 또는 다른 도전 라인들과 더 인접하게 배치되게 하며, 이 또한 워드 라인들(WL1~WL8)의 커패시턴스들의 증가를 유발할 수 있다.
불휘발성 메모리 장치(100)의 성능을 정확히 파악하고 그리고 불휘발성 메모리 장치(100)의 전력 소비를 정확히 예측하기 위하여, 워드 라인들(WL1~WL8)의 커패시턴스들이 정확히 측정되어야 한다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 커패시턴스 검출기(160)를 이용하여 워드 라인들(WL1~WL8)의 커패시턴스들을 측정하는 것을 지원할 수 있다.
도 3은 워드 라인들(WL1~WL8)의 커패시턴스들을 측정하는 것을 지원하기 위한 본 발명의 실시 예에 따른 메모리 셀 어레이(110), 행 디코더 회로(120), 그리고 제어 로직 회로(150)의 구성 요소들을 보여준다.
도 1 내지 도 3을 참조하면, 메모리 셀 어레이(110)의 스트링 선택 라인들(SSL1~SSL4)의 커패시턴스들은 제1 내지 제8 스트링 커패시터들(CS1~CS8)로 모델링될 수 있다. 워드 라인들(WL1~WL8)의 커패시턴스들은 제1 내지 제8 워드 커패시터들(CW1~CW8)로 모델링될 수 있다. 접지 선택 라인(GSL)의 커패시턴스는 접지 커패시터(CG)로 모델링될 수 있다.
행 디코더 회로(120)는 스트링 선택 라인들(SSL1~SSL4)에 각각 대응하는 제1 내지 제8 스트링 스위치들(SS1~SS8)을 포함할 수 있다. 제1 내지 제8 스트링 스위치들(SS1~SS8)은 제1 내지 제8 스트링 커패시터들(CS1~CS8)에 각각 대응할 수 있다.
행 디코더 회로(120)는 워드 라인들(WL1~WL8)에 각각 대응하는 제1 내지 제8 워드 스위치들(SW1~SW8)을 포함할 수 있다. 제1 내지 제8 워드 스위치들(SW1~SW8)은 제1 내지 제8 워드 커패시터들(CW1~CW8)에 각각 대응할 수 있다. 행 디코더 회로(120)는 접지 선택 라인(GSL)에 대응하는 접지 스위치(SG)를 포함할 수 있다. 접지 스위치(SG)는 접지 커패시터(CG)에 대응할 수 있다.
행 디코더 회로(120)는 주소 디코더(DEC)를 포함할 수 있다. 주소 디코더(DEC)는 주소(ADDR)를 수신할 수 있다. 주소 디코더(DEC)는 주소(ADDR)에 따라 제1 내지 제8 스트링 스위치들(SS1~SS8), 제1 내지 제8 워드 스위치들(SW1~SW8), 그리고 접지 스위치(SG)를 각각 제1 내지 제8 스트링 커패시터들(CS1~CS8), 제1 내지 제8 워드 커패시터들(CW1~CW8), 그리고 접지 커패시터(CG)에 선택적으로 그리고 전기적으로 연결할 수 있다.
제어 로직 회로(150)는 제1 내지 제8 스트링 스위치들(SS1~SS8)에 각각 대응하는 제1 내지 제8 스트링 전압 스위치들(SSV1~SSV8), 그리고 제1 내지 제8 스트링 검출 스위치들(SSD1~SSD8)을 포함할 수 있다. 제1 내지 제8 스트링 전압 스위치들(SSV1~SSV8)은 제1 내지 제8 스트링 스위치들(SS1~SS8)을 각각 선택적으로 전압 생성기(170)와 연결할 수 있다. 제1 내지 제8 스트링 검출 스위치들(SSD1~SSD8)은 제1 내지 제8 스트링 스위치들(SS1~SS8)을 각각 선택적으로 커패시턴스 검출기(160)와 연결할 수 있다.
제어 로직 회로(150)는 제1 내지 제8 워드 스위치들(SW1~SW8)에 각각 대응하는 제1 내지 제8 워드 전압 스위치들(SWV1~SWV8), 그리고 제1 내지 제8 워드 검출 스위치들(SWD1~SWD8)을 포함할 수 있다. 제1 내지 제8 워드 전압 스위치들(SWV1~SWV8)은 제1 내지 제8 워드 스위치들(SW1~SW8)을 각각 선택적으로 전압 생성기(170)와 연결할 수 있다. 제1 내지 제8 워드 검출 스위치들(SWD1~SWD8)은 제1 내지 제8 워드 스위치들(SW1~SW8)을 각각 선택적으로 커패시턴스 검출기(160)와 연결할 수 있다.
제어 로직 회로(150)는 접지 스위치(SG)에 대응하는 접지 전압 스위치(SGV) 및 접지 검출 스위치(SGD)를 포함할 수 있다. 접지 전압 스위치(SGV)는 접지 스위치(SG)를 전압 생성기(170)와 선택적으로 연결할 수 있다. 접지 검출 스위치(SGD)는 접지 스위치(SG)를 커패시턴스 검출기(160)와 선택적으로 연결할 수 있다.
커패시턴스 검출기(160)는 특정한 순서에 따라 접지 커패시터(CG), 제1 내지 제8 워드 커패시터들(CW1~CW8), 그리고 제1 내지 제8 스트링 커패시터들(CS1~CS8) 중 특정한 커패시터의 커패시턴스(예를 들어, 특정한 라인의 기생 커패시턴스)를 나타내는 정보를 외부로(예를 들어, 제어기로) 출력할 수 있다. 전압 생성기(170)는 커패시턴스 검출기(160)가 커패시턴스를 나타내는 정보를 검출하는 데에 필요한 전압들을 출력할 수 있다.
도 4는 불휘발성 메모리 장치(100)가 특정한 라인의 커패시턴스를 측정하는 방법을 보여주는 순서도이다. 도 1 내지 도 4를 참조하면, S110 단계에서, 커패시턴스 검출기(160)는 제1 검출 동작을 수행할 수 있다. 제1 검출 동작을 통해, 커패시턴스 검출기(160)는 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL1~SSL4) 중 특정한 라인의 총 커패시턴스를 검출할 수 있다.
총 커패시턴스는 특정한 라인의 기생 커패시턴스 및 특정한 라인과 연관된 주변 회로의 기생 커패시턴스를 포함할 수 있다. 특정한 라인과 연관된 주변 회로는 행 디코더 회로(120)의 특정한 라인과 연관된 스위치와 제어 로직 회로(150)의 커패시턴스 검출기(160)의 사이에 배치되는 경로들 및 구성 요소들의 기생 커패시턴스를 포함할 수 있다.
S120 단계에서, 커패시턴스 검출기(160)는 특정한 라인과 연관된 주변 회로의 기생 커패시턴스를 검출할 수 있다. S130 단계에서, 총 커패시턴스 및 주변 회로의 커패시턴스에 기반하여 특정한 라인의 커패시턴스가 계산될 수 있다. 예를 들어, 총 커패시턴스로부터 주변 회로의 커패시턴스를 감함으로써 특정한 라인의 커패시턴스가 계산될 수 있다. 예를 들어, S130 단계는 불휘발성 메모리 장치(100)의 외부의 제어기에 의해 수행될 수 있다.
도 5는 제1 검출 동작이 수행되는 예를 보여준다. 예를 들어, 제1 워드 라인(WL1)과 연관되어 제1 검출 동작이 수행되는 예가 도 5에 도시된다. 도 2 및 도 5를 참조하면, 행 디코더 회로(120)는 제1 워드 라인(WL1)에 대응하는 제1 워드 스위치(SW1)를 턴-온 할 수 있다.
S210 단계에서, 제어 로직 회로(150)는 제1 워드 전압 스위치(SWV1)를 턴-온 하고 제1 워드 검출 스위치(SWD1)를 턴-오프 할 수 있다. 전압 생성기(170)는 충전 전압(VCAR)을 출력할 수 있다. 충전 전압(VCAR)은 불휘발성 메모리 장치(100)에서 통상적으로 사용되는 임의의 전압이거나 또는 검출 동작을 위한 특정 레벨을 가질 수 있다. 제1 워드 커패시터(CW1)로 모델링되는 제1 워드 라인(WL1) 및 제1 워드 라인(WL1)과 연관된 주변 회로는 충전 전압(VCAR)에 의해 충전될 수 있다.
S220 단계에서, 제어 로직 회로(150)는 제1 워드 전압 스위치(SWV1)를 턴-오프 하고, 제1 워드 검출 스위치(SWD1)를 턴-온 할 수 있다. 커패시턴스 검출기(160)는 제1 워드 커패시터(CW1)로부터 제1 워드 스위치(SW1) 및 제1 워드 검출 스위치(SWD1)를 통해 고정 전류, 예를 들어 누설 전류(ILKG)를 유출할 수 있다.
예를 들어, 커패시턴스 검출기(160)는 누설 생성기(161), 커패시터(162), 그리고 비교기(163)를 포함한다. 누설 생성기(161)는 누설 전류(ILKG)를 유출할 수 있다. 예를 들어, 누설 생성기(161)는 전류 미러와 같이 복합 소자들로 구성될 수 있다. 다른 예로서, 누설 생성기(161)는 저항, 다이오드, 트랜지스터 등과 같이 단일 소자로 구성될 수 있다.
커패시터(162)는 제1 워드 커패시터(CW1) 및 주변 회로의 전압을 비교 전압(VC)으로서 비교 노드(NC)로 전달할 수 있다. 비교기(163)의 양의 입력에 비교 전압(VC)이 입력되고, 음의 입력에 기준 전압(Vref)이 전달될 수 있다. 기준 전압(Vref)은 전압 생성기(170)에 의해 생성될 수 있다.
누설 생성기(161)가 누설 전류(ILKG)를 유출하는 동안, 제1 워드 커패시터(CW1) 및 주변 회로의 전압은 충전 전압(VCAR)으로부터 점차 감소한다. 이에 따라, 비교 노드(NC)의 비교 전압(VC) 또한 감소한다. 비교 전압(VC)이 기준 전압(Vref)보다 높을 때, 비교기(163)는 하이 레벨을 갖는 검출 신호(DET)를 출력할 수 있다. 비교 전압(VC)이 기준 전압(Vref)보다 낮아지면, 비교기(163)는 로우 레벨을 갖는 검출 신호(DET)를 출력할 수 있다.
커패시턴스는 수학식 1에 의해 계산될 수 있다.
Figure pat00001
수학식 1에 따르면, 누설 생성기(161)가 누설을 시작한 때로부터 검출 신호(DET)가 로우 레벨이 될 때까지의 시간(t), 누설 생성기(161)가 누설을 시작한 때로부터 검출 신호(DET)가 로우 레벨이 될 때까지의 비교 전압(VC)의 변화(V), 그리고 누설 전류(ILKG)의 양(I)에 기반하여, 제1 워드 라인(WL1)과 연관된 총 커패시턴스(C)가 계산될 수 있다.
커패시터(162)는 비교기(163)의 양의 입력에 전달된다. 비교기(163)의 양의 입력은 비교기(163)의 내부의 트랜지스터의 게이트일 수 있다. 즉, 커패시터(162)는 비교기(163) 측에서 부유 상태일 수 있다. 따라서, 제1 워드 커패시터(CW1) 및 주변 회로가 충전 전압(VCAR)으로 충전될 때에, 비교 전압(VC) 또한 충전 전압(VCAR)으로 상승할 수 있다. 누설 전류(ILKG)에 의해 전압아 낮아지면, 비교 전압(VC) 또한 낮아진다. 따라서, 비교 전압(VC)의 변화(V)는 충전 전압(VCAR)과 기준 전압(Vref)의 차이로부터 획득될 수 있다.
누설 전류(ILKG)의 양(I)은 누설 생성기(161)의 설계에 의존할 수 있다. 따라서, 누설 전류(ILKG)의 양(I)은 주어진 정보일 수 있다. 시간(t)은 검출 신호(DET)가 변화하는 타이밍으로부터 검출될 수 있다. 예를 들어, 비교기(163)는 누설 생성기(161)가 누설을 시작할 때에 검출 신호(DET)를 하이 레벨로 출력하고, 비교 전압(VC)이 기준 전압(Vref)보다 낮아질 때에 검출 신호(DET)를 로우 레벨로 출력할 수 있다.
누설 전류(ILKG)의 양(I) 및 전압의 변화(V)가 주어지므로, 검출 신호(DET)의 천이 타이밍으로부터 시간(t)이 획득되면 총 커패시턴스가 계산될 수 있다. 시간(t)의 정보를 외부(예를 들어, 제어기)에 알리기 위해, 제어 로직 회로(150)는 검출 신호(DET)를 외부의 제어기로 출력할 수 있다.
도 6은 제2 검출 동작이 수행되는 예를 보여준다. 예를 들어, 제1 워드 라인(WL1)과 연관되어 제2 검출 동작이 수행되는 예가 도 6에 도시된다. 도 2 및 도 6을 참조하면, 행 디코더 회로(120)는 제1 워드 라인(WL1)에 대응하는 제1 워드 스위치(SW1)를 턴-오프 할 수 있다.
S230 단계에서, 제어 로직 회로(150)는 제1 워드 전압 스위치(SWV1)를 턴-온 하고 제1 워드 검출 스위치(SWD1)를 턴-오프 할 수 있다. 전압 생성기(170)는 충전 전압(VCAR)을 출력할 수 있다. 제1 워드 라인(WL1)과 연관된 주변 회로는 충전 전압(VCAR)에 의해 충전될 수 있다.
S240 단계에서, 제어 로직 회로(150)는 제1 워드 전압 스위치(SWV1)를 턴-오프 하고, 제1 워드 검출 스위치(SWD1)를 턴-온 할 수 있다. 누설 생성기(161)는 제1 워드 라인(WL1)의 주변 회로로부터 제1 워드 검출 스위치(SWD1)를 통해 누설 전류(ILKG)를 유출할 수 있다. 비교 전압(VC)이 기준 전압(Vref)보다 낮아질 때, 비교기(163)는 로우 레벨의 검출 신호(DET)를 출력할 수 있다.
수학식 1에 따라, 그리고 검출 신호(DET)가 천이하는 타이밍들에 따라, 주변 회로의 커패시턴스가 계산될 수 있다. 제어 로직 회로(150)는 검출 신호(DET)를 외부의 제어기로 출력할 수 있다. 외부의 제어기에서, 제1 검출 동작에서 검출된 총 커패시턴스로부터 제2 검출 동작에서 검출된 주변 회로의 커패시턴스를 감함으로써, 제1 워드 라인(WL1)이 모델링된 제1 워드 커패시터(CW1)의 커패시턴스가 계산될 수 있다.
도 5 및 도 6을 참조하여 설명된 것과 동일한 방식으로, 다른 워드 라인, 다른 스트링 선택 라인 또는 다른 접지 선택 라인의 커패시턴스 또한 계산될 수 있다.
도 7은 누설 전류(ILKG)의 양을 측정하는 예를 보여준다. 도 1 및 도 7을 참조하면, 행 디코더 회로(120)는 제1 워드 스위치(SW1)를 턴-오프 할 수 있다. 제어 로직 회로(150)는 제1 워드 전압 스위치(SWV1) 및 제1 워드 검출 스위치(SWD1)를 턴-온 할 수 있다.
S250 단계에서, 전압 생성기(170)는 충전 전압(VCAR)을 출력할 수 있다. S260 단계에서, 누설 생성기(161)는 누설 전류(ILKG)를 유출할 수 있다. 누설 생성기(161)에서 또는 전압 생성기(170)에서 누설 전류(ILKG)에 의한 전압 강하를 측정함으로써, 누설 전류(ILKG)의 양이 검출될 수 있다. 제어 로직 회로(150)는 검출된 누설 전류(ILKG)의 양을 제어 신호(CTRL)로서 또는 데이터(DATA)로서 외부의 제어기로 출력할 수 있다.
예시적으로, 공정 변인으로 인해, 불휘발성 메모리 장치들의 누설 전류들의 양들은 서로 다를 수 있다. 도 7을 참조하여 설명된 바와 같이 누설 전류(ILKG)의 양이 검출되고, 그리고 검출된 누설 전류(ILKG)의 양을 이용하여 특정한 라인의 커패시턴스가 계산되면, 계산된 커패시턴스의 정확도가 향상된다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 8을 참조하면, 메모리 시스템(10)은 불휘발성 메모리 장치(100) 및 제어기(200)를 포함할 수 있다. 불휘발성 메모리 장치(100)는 도 1 내지 도 7을 참조하여 설명된 것과 동일하게 구성되고 동일하게 동작할 수 있다.
제어기(200)는 불휘발성 메모리 장치(100)를 제어할 수 있다. 제어기(200)는 불휘발성 메모리 장치(100)에 명령(CMD) 및 주소(ADDR)를 전송할 수 있다. 제어기(200)는 불휘발성 메모리 장치(100)와 제어 신호(CTRL)를 통신하고, 데이터(DATA)를 통신할 수 있다.
제어기(200)는 불휘발성 메모리 장치(100)가 제조된 후에 불휘발성 메모리 장치(100)를 조율하고 테스트하도록 구성되는 테스트 제어기를 포함할 수 있다. 제어기(200)는 외부의 호스트 장치의 요청에 따라 불휘발성 메모리 장치(100)에 대해 쓰기 동작, 읽기 동작 또는 소거 동작을 수행하도록 구성되는 메모리 제어기를 포함할 수 있다.
예를 들어, 제어기(200)는 호스트 장치로부터 전달되는 데이터를 쓰기 동작을 통해 불휘발성 메모리 장치(100)에 기입할 수 있다. 제어기(200)는 불휘발성 메모리 장치(100)에 기입된 데이터를 읽기 동작을 통해 읽어 호스트 장치로 전달할 수 있다. 제어기(200)는 불휘발성 메모리 장치(100)에 기입된 데이터를 소거 동작을 통해 삭제할 수 있다.
제어기(200)는 불휘발성 메모리 장치(100)를 관리하기 위해 필요한 메타 데이터를 불휘발성 메모리 장치(100)에 기입하고, 필요한 때에 읽을 수 있다. 예를 들어, 메타 데이터는 호스트 장치의 논리 주소와 불휘발성 메모리 장치의 물리 주소를 변환하기 위한 매핑 테이블, 불휘발성 메모리 장치(100)의 사용 히스토리에 대한 데이터 등을 포함할 수 있다.
도 9는 메모리 시스템(10)의 동작 방법을 보여주는 순서도이다. 도 8 및 도 9를 참조하면, S310 단계에서, 제어기(200)는 불휘발성 메모리 장치(100)에 제1 명령(CMD1)을 전송할 수 있다. 예를 들어, 제1 명령(CMD1)은 누설 전류(ILKG)의 양을 측정할 것을 요청할 수 있다.
S320 단계에서, 제1 명령(CMD1)에 응답하여, 불휘발성 메모리 장치(100)는 도 7을 참조하여 설명된 S250 단계 및 S260 단계를 수행하여 누설 전류(ILKG)의 양을 측정할 수 있다. S330 단계에서, 제1 명령(CMD1)에 응답하여, 불휘발성 메모리 장치(100)는 누설 전류(ILKG)의 양의 정보를 제어기(200)로 전송할 수 있다. 제어기(200)는 누설 전류(ILKG)의 양의 정보를 저장할 수 있다.
S340 단계에서, 제어기(200)는 불휘발성 메모리 장치(100)에 제2 명령(CMD2) 및 주소(ADDR)를 전송할 수 있다. 제2 명령(CMD2)은 총 커패시턴스 및 주변 회로의 커패시턴스를 요청할 수 있다. 주소(ADDR)는 커패시턴스의 측정 대상인 라인을 가리킬 수 있다.
S350 단계에서, 제2 명령(CMD2)에 응답하여, 불휘발성 메모리 장치(100)는 도 5를 참조하여 설명된 S210 단계 및 S220 단계를 수행할 수 있다. S360 단계에서, 제2 명령(CMD2)에 응답하여, 불휘발성 메모리 장치(100)는 총 커패시턴스를 나타내는 검출 신호(DET)를 제어기(200)로 전송할 수 있다. 제어기(200)는 검출 신호(DET)의 천이 타이밍들로부터 수학식 1과 연관된 시간(t)을 획득할 수 있다.
또한, 제어기(200)는 누설 전류(ILKG)의 양(I)을 획득할 수 있다(S330 단계). 제어기(200)는 수학식 1의 전압의 변화(V)를 미리 알려진 정보로 저장할 수 있다. 시간(t), 전류의 양(I) 및 전압의 변화(V)에 기반하여, 제어기(200)는 총 커패시턴스를 계산할 수 있다.
S370 단계에서, 제2 명령(CMD2)에 응답하여, 불휘발성 메모리 장치(100)는 도 6을 참조하여 설명된 S230 단계 및 S240 단계를 수행할 수 있다. S380 단계에서, 제2 명령(CMD2)에 응답하여, 불휘발성 메모리 장치(100)는 주변 회로의 커패시턴스를 나타내는 검출 신호(DET)를 제어기(200)로 전송할 수 있다. 제어기(200)는 검출 신호(DET)의 천이 타이밍들로부터 수학식 1과 연관된 시간(t)을 획득할 수 있다. 시간(t), 누설 전류(ILKG)의 양(I) 및 전압의 변화(V)에 기반하여, 제어기(200)는 주변 회로의 커패시턴스를 계산할 수 있다.
S390 단계에서, 제어기(200)는 총 커패시턴스로부터 주변 회로의 커패시턴스를 감함으로써, 라인의 커패시턴스를 계산할 수 있다. 예를 들어, 제어기(200)는 주소(ADDR)가 가리키는 라인의 커패시턴스를 계산할 수 있다.
예시적으로, 제어기(200)는 커패시턴스의 측정이 필요한 라인들의 각각에 대해 S340 단계 내지 S390 단계를 수행할 수 있다. 다른 예로서, 제어기(200)로부터 제2 명령(CMD2) 및 주소(ADDR)가 수신되면, 불휘발성 메모리 장치(100)는 S350 단계 내지 S380 단계를 두 번 이상 수행하여 두 개 이상의 라인들의 커패시턴스들에 대한 정보를 제어기(200)에 제공할 수 있다. 누설 전류(ILKG)의 양을 측정하는 S310 단계 내지 S330 단계는 최초에 한 번만 수행될 수 있다.
도 10은 도 2의 메모리 블록(BLKa)의 일부의 구조를 보여주는 사시단면도이다. 도 2 및 도 10을 참조하면, 기판(SUB)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다.
공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다. 예시적으로, 기판(SUB)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 공통 소스 영역(CSR) 상에 공통 소스 라인(CSL)의 도전율을 높이기 위한 도전 물질이 배치될 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)이 기판과 수직한 제3방향을 따라 기판(SUB) 상에 순차적으로 적층된다. 절연 층들(112, 112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연 층들(112, 112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적으로, 절연 층들(112, 112a) 중 기판(SUB)과 접촉하는 절연 층(112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연 층들(112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연 층들(112, 112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연 층들(112, 112a)을 관통하여 기판(SUB)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(114), 채널 막(115), 그리고 제1 절연 막(116)을 포함할 수 있다.
내부 물질(114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널 막(115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연 막(116)은 실리콘 산화 막, 실리콘 질화 막, 알루미늄 산화 막과 같은 하나 또는 그보다 많은 절연 막들(예를 들어 서로 다른 절연 막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연 막들(117)이 제공된다. 절연 층들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연 막들(117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연 막(116) 및 제2 절연 막(117)은 서로 인접하게 결합된 때에 정보 저장 막을 형성할 수 있다. 예를 들어, 제1 절연 막(116) 및 제2 절연 막(117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminium)을 포함할 수 있다. 제1 절연 막(116) 및 제2 절연 막(117)은 터널링 절연 막, 전하 포획 막, 그리고 블로킹 절연 막을 형성할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연 층들(112, 112a) 사이에서, 제2 절연 막들(117)의 노출된 외부 면들에 도전 물질들(CM1~CM11)이 제공된다. 도전 물질들(CM1~CM11)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(118)이 제공된다. 예시적으로, 드레인들(118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(118)은 필라들(PL)의 채널 막들(115)의 상부 면들과 접촉할 수 있다.
드레인들(118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 비트 라인들(BL2, BL3)이 제공된다. 비트 라인들(BL2, BL3)은 드레인들(118)과 연결된다. 예시적으로, 드레인들(118) 및 비트 라인들(예를 들어, BL2, BL3)은 컨택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연 막들(116, 117) 및 도전 물질들(CM1~CM11)과 함께 셀 스트링들(CS)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연 막들(116, 117), 그리고 인접한 도전 물질들(CM1~CM11)과 함께 하나의 셀 스트링을 구성한다. 제1 도전 물질(CM1)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질(CM1)은 제1방향을 따라 신장되어 접지 선택 라인(GSL)을 형성할 수 있다.
제2 내지 제9 도전 물질들(CM2~CM9)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제1 내지 제8 메모리 셀들(MC1~MC8)을 각각 형성할 수 있다. 제2 내지 제9 도전 물질들(CM2~CM9)은 제1방향을 따라 신장되어 제1 내지 제8 워드 라인들(WL1~WL8)을 각각 형성할 수 있다.
제10 도전 물질들(CM10)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 스트링 선택 트랜지스터들(SST) 중 기판(SUB)에 인접한 하부 스트링 선택 트랜지스터들을 형성할 수 있다. 제10 도전 물질들(CM10)은 제1방향을 따라 신장되어, 스트링 선택 라인들(SSL1~SSL4) 중 기판(SUB)에 가까운 하부 스트링 선택 라인들을 형성할 수 있다.
제11 도전 물질들(CM11)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 스트링 선택 트랜지스터들(SST) 중 비트 라인들(BL1~BL4)에 인접한 상부 스트링 선택 트랜지스터들을 형성할 수 있다. 제11 도전 물질들(CM11)은 제1방향을 따라 신장되어 스트링 선택 라인들(SSL1~SSL4) 중 비트 라인들(BL1~BL4)에 가까운 상부 스트링 선택 라인들을 형성할 수 있다.
제1 내지 제11 도전 물질들(CM1~CM11)이 제3방향을 따라 적층됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)이 제3방향을 따라 적층될 수 있다.
필라들(PL) 각각에서 채널 막(115)이 제1 내지 제11 도전 물질들(CM1~CM11)에 의해 공유됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 제3방향을 따라 직렬 연결될 수 있다.
제1 내지 제9 도전 물질들(CM1~CM9)이 공통으로 연결됨에 따라, 접지 선택 라인(GSL), 그리고 제1 내지 제8 워드 라인들(WL1~WL8)이 셀 스트링들(CS)에서 공통으로 연결되는 것으로 보여질 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 10을 참조하여 설명된 바와 같이, 메모리 블록(BLKa)은 기판(SUB)에 수직한 형태로 적층되도록 구성될 수 있다. 이때, 제1 도전 물질(CM1)에 대응하는 접지 선택 라인(GSL), 제2 내지 제9 도전 물질들(CM2~CM9)에 대응하는 워드 라인들(WL1~WL8), 제10 및 제11 도전 물질들(CM10, CM11)에 대응하는 스트링 선택 라인들(SSL1~SSL4)의 형태들 및 사이즈들(예를 들어, 단면적들)은 다를 수 있다.
접지 선택 라인(GSL), 워드 라인들(WL1~WL8) 및 스트링 선택 라인들(SSL1~SSL4)의 형태들 및 사이즈들이 다르면, 접지 선택 라인(GSL), 워드 라인들(WL1~WL8) 및 스트링 선택 라인들(SSL1~SSL4)의 커패시턴스들이 다를 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100) 및 메모리 시스템(10)은 메모리 블록의 접지 선택 라인(GSL), 워드 라인들(WL1~WL8) 및 스트링 선택 라인들(SSL1~SSL4)의 커패시턴스들을 측정하는 것을 지원한다. 따라서, 접지 선택 라인(GSL), 워드 라인들(WL1~WL8) 및 스트링 선택 라인들(SSL1~SSL4)의 형태들 및 사이즈들에 따른 커패시턴스들이 측정될 수 있다.
이에 따라, 불휘발성 메모리 장치(100) 및 메모리 시스템(10)의 성능 및 전력 소비가 더 정확히 관찰될 수 있다. 또한, 접지 선택 라인(GSL), 워드 라인들(WL1~WL8) 및 스트링 선택 라인들(SSL1~SSL4)의 커패시턴스들은 커패시턴스들이 달라지는 것을 최소화하기 위한 공정 개선의 용도로도 사용될 수 있다.
도 11은 도 3의 제어 로직 회로(150)의 응용 예를 보여준다. 도 3, 도 8 및 도 11을 참조하면, 제어 로직 회로(150a)의 제1 내지 제8 스트링 전압 스위치들(SSV1~SSV8), 제1 내지 제8 워드 전압 스위치들(SWV1~SWV8), 그리고 접지 전압 스위치(SGV)는 전압 생성기(170) 대신에 패드(180)에 연결될 수 있다. 전압 생성기(170)는 커패시턴스 검출기(160)의 동작에 관여하지 않으며, 따라서 도 11에서 생략된다.
패드(180)는 제어기(200)와 연결될 수 있다. 제어기(200)는 패드(180)를 통해 제어 로직 회로(150a)에 충전 전압을 공급할 수 있다. 예를 들어, 도 9의 S310 단계에서 제1 명령(CMD1)을 전송할 때, 또는 도 9의 S340 단계에서 제2 명령(CMD2) 및 주소(ADDR)를 전송할 때, 제어기(200)는 패드(180)로 충전 전압을 공급할 수 있다.
도 9의 S330 단계에서 정보를 수신한 후에, 또는 도 9의 S380 단계에서 검출 신호(DET)를 수신한 후에, 제어기(200)는 패드(180)에 충전 전압을 공급하는 것을 중지할 수 있다. 제어기(200)가 패드(180)를 통해 충전 전압을 공급하면, 도 7을 참조하여 설명된 바와 같이 누설 전류(ILKG)의 양을 검출하는 정확도가 향상될 수 있다.
예를 들어, 패드(180)는 통상 모드에서 다른 신호를 전송하는 데에 사용되고, 커패시턴스의 검출 모드에서 충전 전압을 공급하는 데에 사용될 수 있다. 다른 예로서, 패드(180)는 제어기(200)가 불휘발성 메모리 장치(100)에 지속적으로 충전 전압을 공급하는 데에 사용될 수 있다. 충전 전압은 불휘발성 메모리 장치(100)에 공급되는 전원 전압일 수 있다.
도 12는 도 11의 제어 로직 회로(150a)의 응용 예를 보여준다. 도 8, 도 11 및 도 12를 참조하면, 제어 로직 회로(150b)는 타이머(190)를 더 포함할 수 있다. 제어 로직 회로(150b)의 커패시턴스 검출기(160)는 검출 신호(DET)를 외부의 제어기(200)로 출력하지 않고 타이머(190)로 출력할 수 있다.
타이머(190)는 검출 신호(DET)의 천이 타이밍들로부터 시간 정보(TI)를 획득할 수 있다. 예를 들어, 타이머(190)는 커패시턴스 검출기(160)가 고정 전류를 유출하기 시작한 때부터 검출 신호(DET)가 로우 레벨로 천이할 때까지의 시간을 시간 정보(TI)로 획득할 수 있다. 타이머(190)는 시간 정보(TI)를 외부의 제어기로 출력할 수 있다.
예를 들어, 시간 정보(TI)는 제어 신호(CTRL)로서 제2 채널(예를 들어, 제어 채널)을 통해 제어기(200)로 전달될 수 있다. 다른 예로서, 시간 정보(TI)는 데이터(DATA)로서 제1 채널(예를 들어, 입력 및 출력 채널)을 통해 제어기(200)로 전달될 수 있다.
예시적으로, 도 3을 참조하여 설명된 바와 같이, 충전 전압(VCAR)은 패드(180) 대신에 전압 생성기(170)로부터 전달될 수 있다.
도 13은 메모리 시스템(10)이 적응적으로 커패시턴스를 검출하는 예를 보여주는 순서도이다. 도 8 및 도 13을 참조하면, 제어기(200)는 호스트 장치의 요청에 따라 불휘발성 메모리 장치(100)에 대해 쓰기 동작, 읽기 동작 또는 쓰기 동작을 수행하는 메모리 제어기일 수 있다.
제어기(200)가 불휘발성 메모리 장치(100)에 대해 쓰기 동작, 읽기 동작 또는 소거 동작을 수행하는 동안 동작 에러가 발생할 때, 제어기(200)는 동작 에러와 연관된 라인들의 커패시턴스들을 측정할 수 있다.
S410 단계에서, 제어기(200)는 불휘발성 메모리 장치(100)에 제2 명령(CMD2) 및 주소(ADDR)를 전송할 수 있다. 예시적으로, 불휘발성 메모리 장치(100)를 테스트하는 단계에서 누설 전류(ILKG)의 양이 검출되고(도 9의 S310 단계 내지 S330 단계), 검출된 누설 전류(ILKG)의 양은 제어기(200)에 저장될 수 있다. 따라서, 적응적으로 커패시턴스를 측정할 때에 누설 전류(ILKG)의 양을 측정하는 단계들은 생략될 수 있다. 주소(ADDR)는 동작 에러가 발생한 라인들과 연관될 수 있다. 예를 들어, 주소(ADDR)는 동작 에러가 발생한 워드 라인 또는 워드 라인들을 가리킬 수 있다.
S420 단계에서, 불휘발성 메모리 장치(100)는 도 9의 S210 단계 및 S220 단계를 수행하여, 주소(ADDR)에 대응하는 라인과 연관된 총 커패시턴스를 측정할 수 있다. S430 단계에서, 불휘발성 메모리 장치(100)는 총 커패시턴스를 나타내는 검출 신호(DET)를 제어기(200)로 전송할 수 있다.
S430 단계에서, 불휘발성 메모리 장치(100)는 도 9의 S230 단계 및 S240 단계를 수행하여, 주소(ADDR)에 대응하는 라인과 연관된 주변 회로의 커패시턴스를 측정할 수 있다. S440 단계에서, 불휘발성 메모리 장치(100)는 주변 회로의 커패시턴스를 나타내는 검출 신호(DET)를 제어기(200)로 전송할 수 있다.
S450 단계에서, 불휘발성 메모리 장치(100)는 주소(ADDR)에 대응하는 라인의 커패시턴스를 계산할 수 있다. S460 단계에서, 제어기(200)는 계산된 커패시턴스에 기반하여, 불휘발성 메모리 장치(100)에서 진행성 불량을 판단할 수 있다. 예를 들어, 계산된 커패시턴스가 문턱보다 작으면 또는 문턱보다 크면, 제어기(200)는 주소(ADDR)와 연관된 라인 또는 라인들에서 진행성 불량이 발생한 것을 판단할 수 있다.
진행성 불량이 판단되면, 제어기(200)는 미리 정해진 절차에 따라 불량 처리를 수행할 수 있다. 예를 들어, 제어기(200)는 주소(ADDR)와 연관된 저장 공간을 배드 영역으로 설정하고, 액세스를 금지할 수 있다.
예시적으로, 제어기(200)는 커패시턴스의 측정이 필요한 라인들의 각각에 대해 S410 단계 내지 S460 단계를 수행할 수 있다. 다른 예로서, 제어기(200)로부터 제2 명령(CMD2) 및 주소(ADDR)가 수신되면, 불휘발성 메모리 장치(100)는 S420 단계 내지 S440 단계를 두 번 이상 수행하여 두 개 이상의 라인들의 커패시턴스들에 대한 정보를 제어기(200)에 제공할 수 있다. 제어기(200)는 두 개 이상의 라인들의 커패시턴스들을 계산(S450 단계에 대응)하고, 진행성 불량을 판단(S460 단계에 대응)할 수 있다.
상술된 바와 같이, 본 발명에 따르면, 메모리 셀들에 연결된 라인들의 커패시턴스들을 측정하는 것을 지원하는 불휘발성 메모리 장치(100), 메모리 시스템(10) 및 불휘발성 메모리 장치의 제어 방법이 제공된다. 커패시턴스들을 측정함으로써, 불휘발성 메모리 장치(100)의 동작 성능 및 전력 소비가 정확히 판단될 수 있다. 또한, 커패시턴스들은 불휘발성 메모리 장치(100)의 공정을 개선하는 데에 사용될 수 있다.
본 발명의 기술적 사상을 용이하게 전달하기 위하여, 메모리 셀들의 행들에 연결되는 워드 라인들, 스트링 선택 라인들, 그리고 접지 선택 라인들을 참조하여 커패시턴스들을 측정하는 구성이 설명되었다. 그러나 본 발명의 기술적 사상은 메모리 셀들에 연결되는 임의의 라인들에 적용될 수 있다.
본 발명의 기술적 사상을 용이하게 전달하기 위하여, 플래시 메모리의 메모리 셀들에 연결된 라인들의 커패시턴스들을 측정하는 구성이 설명되었다. 그러나 본 발명의 기술적 사상은 임의의 종류의 메모리의 메모리 셀들에 연결된 라인들에 적용될 수 있다.
상술된 바와 같이, 제1, 제2, 제3 등의 용어들을 사용하여 불휘발성 메모리 장치(100)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 시스템
110: 불휘발성 메모리 장치
111: 메모리 셀 어레이
112: 행 디코더 회로
113: 페이지 버퍼 회로
114: 데이터 입력 및 출력 회로
115, 150a, 150b: 제어 로직 회로
116: 커패시턴스 검출기
117: 전압 생성기
120: 제어기

Claims (20)

  1. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀들에 연결되고, 상기 워드 라인들을 각각 선택하는 스위치들을 포함하는 행 디코더 회로;
    비트 라인들을 통해 상기 메모리 셀들에 연결되는 페이지 버퍼 회로; 그리고
    상기 행 디코더가 상기 워드 라인들 중 특정한 워드 라인에 대응하는 스위치를 턴-온 한 때에 상기 스위치를 통해 상기 특정한 워드 라인에 충전 전압을 공급하고, 상기 특정한 워드 라인에 상기 충전 전압이 공급된 후에 상기 충전 전압의 공급을 중지하고, 상기 충전 전압의 상기 공급이 중지된 후에 상기 스위치를 통해 상기 특정한 워드 라인으로부터 고정 전류를 유출하고, 그리고 상기 고정 전류가 유출되기 시작한 후부터 상기 특정한 워드 라인의 전압이 기준 전압보다 낮아질 때까지의 시간에 대한 시간 정보를 외부 장치로 출력하도록 구성되는 제어 로직 회로를 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직 회로는 상기 특정한 워드 라인의 상기 전압이 상기 기준 전압보다 낮아질 때에 활성화되는 검출 신호를 상기 시간 정보로서 출력하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 로직 회로는:
    상기 충전 전압 및 상기 기준 전압을 출력하도록 구성되는 전압 생성기;
    상기 전압 생성기와 상기 행 디코더를 선택적으로 연결하는 전압 스위치;
    상기 행 디코더에 연결되는 검출 스위치; 그리고
    상기 검출 스위치에 연결되고, 상기 검출 스위치에 전달되는 커패시턴스를 검출하도록 구성되는 커패시턴스 검출기를 포함하는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 커패시턴스 검출기는:
    상기 검출 스위치에 연결되는 커패시터;
    상기 검출 스위치에 연결되어 상기 고정 전류를 유출하도록 구성되는 누설 생성기; 그리고
    상기 커패시터에 전달되는 전압 및 상기 기준 전압을 비교하고, 비교의 결과를 상기 시간 정보로서 출력하도록 구성되는 비교기를 포함하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 로직 회로는 상기 특정한 워드 라인의 상기 전압이 상기 기준 전압보다 낮아질 때에 검출 신호를 활성화하는 커패시턴스 검출기; 그리고
    상기 고정 전류가 유출되기 시작한 후부터 상기 검출 신호가 활성화될 때까지의 시간을 측정하고, 상기 측정된 시간을 상기 시간 정보로 출력하도록 구성되는 타이머를 포함하는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 제어 로직 회로는 상기 특정한 워드 라인을 가리키는 주소 및 상기 시간 정보를 요청하는 명령을 수신하고, 상기 수신된 주소 및 상기 수신된 명령에 따라 상기 시간 정보를 출력하는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 외부 장치로부터 전달되는 전압을 상기 충전 전압 및 상기 기준 전압 중 적어도 하나로서 상기 제어 로직 회로에 전달하도록 구성되는 패드를 더 포함하는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 제어 로직 회로는 상기 행 디코더가 상기 스위치를 턴-오프 한 때에 상기 스위치에 제2 충전 전압을 공급하고, 상기 스위치에 상기 제2 충전 전압이 공급된 후에 상기 제2 충전 전압의 공급을 중지하고, 상기 제2 충전 전압의 상기 공급이 중지된 후에 상기 스위치로부터 제2 고정 전류를 유출하고, 그리고 상기 제2 고정 전류가 유출되기 시작한 후부터 상기 스위치의 전압이 제2 기준 전압보다 낮아질 때까지의 제2 시간에 대한 제2 시간 정보를 상기 외부 장치로 출력하도록 더 구성되는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제2 충전 전압은 상기 충전 전압과 같고, 상기 제2 고정 전류는 상기 고정 전류와 같고, 상기 제2 기준 전압은 상기 기준 전압과 같은 불휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 제어 로직 회로는 상기 행 디코더가 상기 스위치를 턴-오프 한 때에, 상기 스위치에 제2 충전 전압을 공급하고 그리고 상기 스위치로부터 제2 고정 전류를 유출할 때의 전압 강하에 따라 상기 제2 고정 전류의 양을 측정하도록 더 구성되는 불휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 제어 로직 회로는 상기 제2 고정 전류의 상기 양에 대한 전류량 정보를 상기 외부 장치로 출력하는 불휘발성 메모리 장치.
  12. 제10항에 있어서,
    상기 제어 로직 회로는 상기 제2 고정 전류의 상기 전류량 정보를 요청하는 명령을 수신하고, 상기 수신된 명령에 따라 상기 제2 고정 전류의 상기 전류량 정보를 출력하는 불휘발성 메모리 장치.
  13. 워드 라인들 및 비트 라인들에 연결된 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치에 명령 및 주소를 전송하도록 구성되는 제어기를 포함하고,
    상기 명령에 응답하여, 상기 불휘발성 메모리 장치는 상기 워드 라인들 중 상기 주소에 대응하는 워드 라인의 제1 커패시턴스 및 상기 워드 라인과 연관된 주변 회로의 제2 커패시턴스를 포함하는 총 커패시턴스를 나타내는 제1 정보 그리고 상기 주변 회로의 상기 제2 커패시턴스를 나타내는 제2 정보를 상기 제어기로 전송하도록 구성되고,
    상기 제어기는 상기 제1 정보 및 상기 제2 정보에 기반하여 상기 워드 라인의 상기 제1 커패시턴스를 계산하도록 더 구성되는 메모리 시스템.
  14. 제13항에 있어서,
    상기 제어기는 상기 불휘발성 메모리 장치를 테스트하도록 더 구성되는 메모리 시스템.
  15. 제13항에 있어서,
    상기 제어기는 호스트 장치의 요청에 따라 상기 불휘발성 메모리 장치에 대해 쓰기 동작, 읽기 동작 또는 소거 동작을 수행하고, 그리고 상기 불휘발성 메모리 장치를 관리하기 위한 메타 정보를 상기 불휘발성 메모리 장치에 저장하도록 더 구성되는 메모리 시스템.
  16. 제15항에 있어서,
    상기 제어기는 상기 호스트 장치의 상기 요청에 따라 상기 불휘발성 메모리 장치에 대해 상기 쓰기 동작, 상기 읽기 동작, 또는 상기 소거 동작을 수행하되, 동작 에러가 발생한 때에 상기 워드 라인의 상기 제1 커패시턴스를 계산하도록 더 구성되는 메모리 시스템.
  17. 제16항에 있어서,
    상기 제어기는 상기 워드 라인의 상기 제1 커패시턴스에 기반하여 상기 워드 라인의 진행성 불량을 판단하도록 더 구성되는 메모리 시스템.
  18. 제13항에 있어서,
    상기 불휘발성 메모리 장치는 상기 워드 라인 및 상기 주변 회로에 충전 전압을 충전한 후에 상기 워드 라인 및 상기 주변 회로로부터 고정 전류를 유출함으로써 상기 총 커패시턴스를 나타내는 상기 제1 정보를 검출하고, 그리고 상기 주변 회로에 상기 충전 전압을 충전한 후에 상기 주변 회로로부터 상기 고정 전류를 유출함으로써 상기 주변 회로의 상기 제2 커패시턴스를 나타내는 상기 제2 정보를 검출하도록 더 구성되는 메모리 시스템.
  19. 제18항에 있어서,
    상기 제어기는 상기 불휘발성 메모리 장치에 제2 명령을 전송하도록 더 구성되고,
    상기 제2 명령에 응답하여, 상기 불휘발성 메모리 장치는 상기 고정 전류의 양을 나타내는 제3 정보를 상기 제어기로 전송하도록 더 구성되는 메모리 시스템.
  20. 워드 라인에 연결된 메모리 셀들을 포함하는 불휘발성 메모리 장치의 제어 방법에 있어서:
    상기 워드 라인 및 상기 워드 라인과 연관된 주변 회로에 충전 전압을 충전하는 단계;
    상기 주변 회로로부터 고정 전류를 유출함으로써 상기 워드 라인 및 상기 주변 회로의 총 커패시턴스를 검출하는 단계;
    상기 주변 회로에 상기 충전 전압을 충전하는 단계;
    상기 주변 회로로부터 상기 고정 전류를 유출함으로써 상기 주변 회로의 커패시턴스를 검출하는 단계; 그리고
    상기 총 커패시턴스로부터 상기 주변 회로의 상기 커패시턴스를 감하여 상기 워드 라인의 커패시턴스를 계산하는 단계를 포함하는 방법.
KR1020180129930A 2018-10-29 2018-10-29 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법 KR102659570B1 (ko)

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