KR20030089315A - 낸드형 플래시 메모리의 워드 라인 디코더 - Google Patents

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KR20030089315A
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Abstract

본 발명은 낸드형 플래시 메모리의 워드 라인 디코더에 관한 것으로, 소정 메모리 셀을 선택하여 동작을 수행할 수 있도록 워드 라인 선택 신호를 디코딩하는 낸드형 플래시 메모리의 워드 라인 디코더에 있어서, 소정 메모리 셀의 주소를 입력받아 소정 메모리 셀이 선택되거나 선택되지 않는다는 신호를 출력하는 로우 디코더, 로우 디코더로부터 소정 메모리 셀이 선택되었다는 신호를 입력 받으면 양의 전압을 출력하고, 소정 메모리 셀이 선택되지 않았다는 신호를 입력받으면 음의 전압을 출력하는 제어부 및 제어부에서 출력되는 양의 전압이 게이트들에 인가되면 소스로 입력되는 음의 전압을 드레인으로 출력하고, 제어부에서 출력되는 음의 전압이 게이트들에 인가되면 소스로 입력되는 음의 전압이 드레인으로 출력되지 않도록 차단하는 NMOS 트랜지스터들로 이루어지는 구동부를 구비하고, NMOS 트랜지스터들의 P 웰에는 소스로 입력되는 음의 전압이 인가되는 것을 특징으로 한다. 따라서, 메모리 셀의 워드라인에 음의 전압을 인가할 수 있게 한다. 따라서, 메모리 셀의 워드라인에 음의 전압을 인가하여 선택된 메모리 셀에 대한 쓰기나 소거 동작을 수행할 수 있고, 특히 메모리 셀의 소거 시 웰 바이어스를 낮게 하여 데이터의 왜곡을 방지할 수 있으며, 데이터의 유지(data retention) 면에서 종래의 플래시 메모리보다 안정적인 효과가 있다.

Description

낸드형 플래시 메모리의 워드 라인 디코더{Word line decoder of a NAND type flash memory}
본 발명은 낸드(NAND)형 플래시 메모리에 관한 것으로서, 특히 워드 라인(word line)에 음의 전압(negative voltage)을 인가하는 스위치 구조 및 트랜지스터들을 갖는 워드 라인 디코더에 관한 것이다.
비휘발성 반도체 메모리 장치의 하나인 낸드형 플래시 메모리는 디램(DRAM)에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증가되고 있다. 낸드형 플래시 메모리는, 기본적으로 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트 라인(bit line)과 소스 라인(source line) 사이에서 직렬로 연결된 구조를 가지며, 그러한 메모리 스트링들이 다수개 배열되어 메모리 셀 어레이(cell array)가 구성된다. 메모리 스트링에 걸쳐서 하나의 워드 라인에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성한다. 이러한 플래쉬 메모리의 소정 셀을 선택하여 읽기 또는 쓰기 동작을 수행하기 위해서는 워드 라인 및 비트 라인 선택 신호에 의해 해당 셀을 선택하게 되는데 이렇게 워드 라인을 선택하기 위한 디코더를 워드 라인 디코더라고 한다.
이하, 도 1 및 도 2를 참조하여 종래 기술에 대하여 설명한다.
도 1은 종래 기술에 의한 워드라인 디코더 및 메모리 셀의 구성도로서, 로우 디코더 및 차지 펌프(Row Decoder & Charge Pump,10), 블록 구동부(12) 및 메모리 셀 어레이(14)로 구성된다.
도 1을 참조하면, 메모리 셀 어레이(14) 영역은 복수개의 셀 블록들로 구성되는데, 하나의 셀 블록은 복수개의 스트링으로 구성된다. 여기서, 각 스트링은 하나의 비트 라인(B/L) 및 공통 소스 라인(Source Line) 사이에 게재된다. 하나의 셀 블록은 하나의 스트링 선택 라인(SSL), 복수개의 워드 라인(W/L)들 및 하나의 접지 선택 라인(GSL)을 구비한다. 또한, 블록 구동부(12)는 하나의 스트링 제어 라인(SS), 복수개의 워드 제어 라인(S)들, 하나의 접지 제어 라인(GS) 및 블록을 구동시키는 복수개의 트랜지스터들로 구성된다. 이러한 복수개의 트랜지스터는 로우 디코더 및 차지 펌프(10)의 제어를 받아 하나의 셀 블록만을 제어하는데, 스트링 제어 라인(SS)과 연결된 하나의 스트링 구동 트랜지스터, 워드 제어 라인(S)들과 연결된 복수개의 워드 구동 트랜지스터들 및 접지 제어 라인(GS)과 연결된 하나의 접지 구동 트랜지스터로 구성된다.
이하, 도 1에 도시된 낸드형 플래시 메모리를 구동시키는 방법을 설명한다.
예를 들어, 셀 어레이(14) 영역의 원하는 셀 트랜지스터를 선택적으로 프로그램시키고자 하는 경우에, 셀 어레이(14) 영역이 형성된 반도체 기판, 즉 셀 트랜지스터들의 벌크(bulk) 영역 및 공통 소스 라인에 0V를 인가한다. 또한, 선택된 셀 트랜지스터와 접속된 비트 라인 및 접지 제어 라인에도 0V를 인가한다. 이 때, 선택되지 않은 비트 라인들에는 모두 프로그램 방지 전압(program inhibition voltage)을 인가한다. 이와 아울러, 선택된 셀 트랜지스터와 접속된 워드 제어 라인에 프로그램 전압을 인가한다. 상기 블록 구동부(12)의 트랜지스터들에는 워드 제어 라인에 인가된 프로그램 전압보다 높은 전압을 인가하여 블록 구동 트랜지스터들을 충분히 턴온(turn on) 시킨다. 즉, 상기 스트링 구동 트랜지스터, 워드 구동 트랜지스터들 및 접지 구동 트랜지스터는 모두 턴온된다. 이때, 선택된 셀 트랜지스터의 프로그램은 F-N 터널링(tunneling) 전류에 의해 이루어지고, 비선택된 셀 트랜지스터들의 프로그램 방지는 자기 부스팅(self-boosting) 현상에 의해 이루어진다.
이하, 도 2를 참조하여 도 1을 더욱 상세하게 설명한다.
도 2는 도 1의 워드라인 디코더의 구성을 상세하게 설명하기 위한 도면으로서, 로우 디코더(20), 고전압 제어회로(22) 및 구동 트랜지스터들(24)로 이루어진다.
로우 디코더(20)는 제1 낸드 게이트(NAND1)와 제1 노어 게이트(NOR1)로 구성되는데, 제1 낸드 게이트의 출력은 제1 노어 게이트(NOR1)로 입력되고, 제1 노어 게이트(NOR1)의 출력 신호는 고전압 제어회로(22)로 입력된다. 로우 디코더(20)의 제1 낸드 게이트(NAND1)에는 블록을 선택하기 위한 어드레스 신호(ADx)가 입력되고, 제1 노어 게이트(NOR1)에는 제1 낸드 게이트의 출력 신호와 함께 소정 플레인(plain)을 선택하는 신호(Select_LeftRight)가 입력된다. 따라서, 소정 셀이 선택되면 로우 디코더(20)의 출력은 'H'가 되고, 만일 선택되지 않는다면 출력은 'L'이 된다.
고전압 제어 회로(22)는 제2 낸드 게이트(NAND2), 트랜지스터들(M1,M2,M3,M5), 인버터(INV1) 및 커패시터들(C1,C2)로 구성된다. 제2 낸드 게이트(NAND2)의 입력측으로는 로우 디코더(20)의 출력 신호와 클럭신호(CLK)가 입력된다. 트랜지스터 M1의 게이트에는 전원 전압 Vcc가 인가되고, 트랜지스터 M3 및 M5의 일측으로는 전원 전압보다 높거나 같은 전압인 Vpp가 인가된다.
구동 트랜지스터들(24)은 스트링 제어 라인(SS)과 연결된 하나의 스트링 구동 트랜지스터, 워드 제어 라인(S)들과 연결된 복수개의 셀 트랜지스터들 및 접지 제어 라인(GS)과 연결된 하나의 접지 구동 트랜지스터로 구성된다. 구동 트랜지스터들은 NMOS로 구현될 수 있다.
여기서 로우 디코더(20)의 출력이 'H'이면 고전압 제어 회로(22)는 클럭 신호(CLK)를 함께 입력하여 (Vpp + Vtn)을 출력한다. 이때 Vtn은 구동 트랜지스터들(24)의 문턱 전압이다. 따라서 구동 트랜지스터들(24)은 턴온(turn on)되고, 양의 전압(Positive Voltage)이 스트링 제어 라인(SS), 워드 제어 라인(S) 및 접지 제어 라인(GS)으로 인가되면 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)으로 이 전압이 전달된다. 커패시터들(C1,C2)은 인가된 Vpp를 (Vpp + Vtn)로 만들기 위해 부스팅(boosting)하는 역할을 한다. 만약 로우 디코더의 출력이 'L'이면 제2 낸드 게이트(NAND2)의 출력은 클럭 신호(CLK)에 무관하게 되고, 커패시터들(C1,C2)은 부스팅 역할을 하지 않는다. 따라서 고전압 제어 회로(22)의 출력은 로우 디코더(20)로부터 입력된 'L'이 M1을 통해 그대로 출력됨으로써 구동 트랜지스터들(24)은 턴오프(turn off)되고, 스트링 제어 라인(SS), 워드 제어 라인(S) 및 접지 제어 라인(GS)으로 인가된 양의 전압은 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)으로 전달되지 않게 된다.
이러한 종래 기술에 의한 워드라인 디코더는 메모리 셀 어레이로 양(positive)의 전압만을 인가할 수 있다. 왜냐하면, 구동 트랜지스터들(24)의 스트링 제어 라인(SS), 워드 제어 라인(S) 및 접지 제어 라인(GS)으로는 양의 전압만이 인가될 수 있고, 음의 전압(Negative Voltage)은 인가 될 수 없기 때문이다.
이하, 구동 트랜지스터들(24)에 음의 전압이 인가될 수 없는 이유를 도 3을 참조하여 설명한다. 도 3은 도 2의 구동 트랜지스터들(24)에 음의 전압이 인가되는 모습을 설명하기 위한 소자의 단면도이다. 구동 트랜지스터들이 NMOS로 구현될 때, P 웰은 접지된다. 만약, 소스(S)에 음의 전압인 -10V 가 인가된다면 PN접합의 순방향 조건에 의해 NMOS 트랜지스터가 오동작을 하게 된다.
따라서, 종래의 낸드형 플래시 메모리에서는 양의 전압만을 사용하여 선택된 메모리 셀의 프로그램(program), 소거(erase) 및 판독(read)을 수행할 수 있었고, 특히 프로그램할 때 보다 소거 시에 더 높은 전압을 사용하였으므로, 선택되지 않은 블록에는 웰 바이어스(well bias)에 의한 스트레스(stress)를 주게 되어 메모리 셀 데이터의 왜곡이 일어나는 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는, 플래시 메모리 셀의 워드 라인에 음의 전압을 인가할 수 있는 낸드형 플래시 메모리의 워드 라인 디코더를 제공하는데 있다.
도 1은 종래 기술에 의한 워드라인 디코더 및 메모리 셀의 구성도이다.
도 2는 도 1의 워드라인 디코더의 구성을 상세하게 설명하기 위한 도면이다.
도 3은 도 2의 구동 트랜지스터들에 음의 전압이 인가되는 모습을 설명하기 위한 소자의 단면도이다.
도 4은 본 발명에 의한 낸드형 플래시 메모리의 워드 라인 디코더의 바람직한 일 실시예를 설명하기 위한 블록도이다.
도 5는 도 4에 도시된 제어부의 바람직한 일 실시예를 설명하기 위한 회로도이다.
도 6은 도 5에 도시된 인버터를 구현하기 위한 회로도이다.
도 7은 입력 신호에 따른 제어부의 출력 신호를 설명하기 위한 파형도이다.
도 8은 도 4에 도시된 구동부의 일 실시예를 설명하기 위한 회로도이다.
도 9는 도 8에 도시된 NMOS 트랜지스터들의 트리플 웰 구조를 설명하기 위한 소자의 단면도이다.
상기 과제를 이루기 위해, 본 발명에 의한 낸드형 플래시 메모리의 워드 라인 디코더는 소정 메모리 셀을 선택하여 동작을 수행할 수 있도록 워드 라인 선택 신호를 디코딩하는 낸드형 플래시 메모리의 워드 라인 디코더에 있어서, 소정 메모리 셀의 주소를 입력받아 소정 메모리 셀이 선택되거나 선택되지 않는다는 신호를 출력하는 로우 디코더, 로우 디코더로부터 소정 메모리 셀이 선택되었다는 신호를 입력 받으면 양의 전압을 출력하고, 소정 메모리 셀이 선택되지 않았다는 신호를 입력받으면 음의 전압을 출력하는 제어부 및 제어부에서 출력되는 양의 전압이 게이트들에 인가되면 소스로 입력되는 음의 전압을 드레인으로 출력하고, 제어부에서 출력되는 음의 전압이 게이트들에 인가되면 소스로 입력되는 음의 전압이 드레인으로 출력되지 않도록 차단하는 NMOS 트랜지스터들로 이루어지는 구동부를 구비하고, NMOS 트랜지스터들의 P 웰에는 소스로 입력되는 음의 전압이 인가되는 것이 바람직하다.
상기 과제를 이루기 위해, 제어부는 제1 입력 단자와 제1 노드 사이에 연결되어 입력 신호를 반전시키는 인버터; 제1 노드와 제2 노드 사이에 연결되고, 게이트는 전원 전압에 연결되는 제1 NMOS 트랜지스터; 제1 노드와 제3 노드 사이에 연결되고, 게이트는 접지에 연결되는 제1 PMOS 트랜지스터; 제2 노드와 제2 입력 단자 사이에 연결되고, 게이트는 출력 단자에 연결되는 제2 PMOS 트랜지스터; 제3 노드와 제3 입력 단자 사이에 연결되고, 게이트는 출력 단자에 연결되는 제2 NMOS 트랜지스터; 제2 입력 단자와 출력 단자 사이에 연결되고, 게이트는 제2 노드에 연결되는 제3 PMOS 트랜지스터; 및 제3 입력 단자와 출력 단자 사이에 연결되고, 게이트는 제3 노드에 연결되는 제3 NMOS 트랜지스터를 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 4는 본 발명에 의한 낸드형 플래시 메모리의 워드 라인 디코더의 바람직한 일 실시예를 설명하기 위한 블록도로서, 로우 디코더(40), 제어부(42) 및 구동부(44)로 이루어진다.
낸드형 플래시 메모리의 워드 라인 디코더는 메모리 셀 어레이의 특정 메모리 셀에 대한 쓰기 또는 읽기 등의 특정 동작을 수행하기 위해서 선택된 메모리 셀에 대한 워드 라인 선택 신호를 디코딩하는 역할을 한다.
로우 디코더(40)는 소정 메모리 셀의 주소를 입력받아 상기 소정 메모리 셀이 선택되거나 선택되지 않는다는 신호를 출력하는데, 소정 메모리 셀이 선택되면 로우 디코더(40)는 출력 신호로서 'H'를 출력하고, 선택되지 않은 나머지 메모리 셀에 대해서는 'L'을 출력할 수 있다. 여기서 소정 메모리 셀이란 플래시 메모리의 동작을 처리하는 장치에서 미리 정해진 메모리 셀을 말한다. 예를 들어, 제1 스트링의 제2 셀 트랜지스터를 프로그램시키고자 하는 경우에는 제2 워드 라인이 선택되어야 하므로, 제2 워드 라인에 해당하는 주소가 입력되면 로우 디코더(40)에서는 출력 신호로서 'H'를 출력하고, 나머지 워드 라인에 대해서는 'L'을 출력한다. 이러한 로우 디코더(40)의 출력 신호는 제어부(42)로 입력되고, 제어부(42)의 출력 신호는 구동부(44)로 입력된다. 그리고, 구동부(44)는 각 메모리 셀의 트랜지스터들에 접속되어 구동부(44)의 신호에 따라 각 메모리 셀의 트랜지스터들이 동작을 수행한다.
이하, 제어부(42)에 대하여 설명한다.
제어부(42)는 구동부(44)의 트랜지스터들을 제어하는 역할을 하는데, 로우 디코더(40)로부터 소정 메모리 셀이 선택되었다는 신호를 입력받으면 양의 전압을 구동부(44)로 출력하고, 소정 메모리 셀이 선택되지 않았다는 신호를 입력받으면 음의 전압을 구동부(44)로 출력한다.
도 5는 도 4에 도시된 제어부(42)의 바람직한 일 실시예를 설명하기 위한 회로도로서, 인버터(INV), PMOS 트랜지스터들(MP1,MP2,MP3) 및 NMOS 트랜지스터들(MN1,MN2,MN3)로 이루어진다. 도 5를 참조하면, 인버터(INV)는 제1 입력 단자(IN1)와 제1 노드(n1) 사이에 연결된다. 제1 NMOS 트랜지스터(MN1)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결되고, 제1 NMOS 트랜지스터(MN1)의 게이트에는 전원 전압(Vcc)이 인가된다. 제1 노드(n1)와 제3 노드(n3)사이에는 제1 PMOS 트랜지스터(MP1)가 접속되고, 제1 PMOS 트랜지스터(MP1)의 게이트는 접지된다. 제2 노드(n2)에는 제2 PMOS 트랜지스터(MP2)가 접속되는데, 제2 PMOS 트랜지스터(MP2)의 다른 한쪽에는 제2 입력 단자(IN2)가 연결된다. 제2 입력 단자(IN2)로는 양의 전압이 인가되는데, 예를 들어 전원 전압보다 높은 전압인 VPPX가 인가 될 수 있다. 제2 PMOS 트랜지스터(MP2)의 게이트는 출력 단자(OUT)에 연결된다. 제2 NMOS 트랜지스터(MN2)는 제3 노드(n3)와 제3 입력 단자(IN3) 사이에 연결되고, 게이트는 출력 단자(OUT)에 연결된다. 제3 입력 단자(IN3)로는 음의 전압이 인가되는데, 예를 들어 VEEX가 인가될 수 있다. 제3 PMOS 트랜지스터(MP3)는 제2 입력 단자(IN2)와 출력 단자(OUT) 사이에 연결되고, 제3 PMOS 트랜지스터(MP3)의 게이트는 제2 노드(n2)에 연결된다. 제3 NMOS 트랜지스터(MN3)는 제3 입력 단자(IN3)와 출력 단자(OUT) 사이에 연결되고, 제3 NMOS 트랜지스터(MN3)의 게이트는 제3 노드(n3)에 연결된다.
인버터(INV)는 입력 단자로부터 입력되는 신호를 반전시킨다. 따라서, 로우 디코더(40)로부터 제1 입력 단자(IN1)를 통해 인버터(INV)로 입력되는 신호가 'H'이면 출력되는 신호는 'L'이 되고, 로우 디코더(40)로부터 제1 입력 단자(IN1)를 통해 인버터(INV)로 입력되는 신호가 'L'이면 인버터(INV)는 'H' 신호를 출력한다.
이러한 인버터(INV)를 구현하는 회로를 도 6에 도시하였다. 도 6을 참조하면, PMOS 트랜지스터(MP)는 전원 전압(Vcc)과 제1 노드(n1) 사이에 연결되고, PMOS 트랜지스터(MP)의 게이트는 제1 입력 단자(IN1)에 연결된다. 그리고, NMOS 트랜지스터(MN)는 제1 노드(n1)와 접지 사이에 연결되고, NMOS 트랜지스터(MN)의 게이트는 제1 입력 단자(IN1)에 연결된다. 제1 입력 단자(IN1)를 통해 입력되는 신호가 'H' 라면, NMOS 트랜지스터(MN)는 턴온되나 PMOS 트랜지스터(MP)는 턴오프 되므로 제1 노드(n1)로는 접지 전압, 즉 'L'이 출력된다. 그러나, 제1 입력 단자(n1)를 통해 입력되는 신호가 'L'이라면, NMOS 트랜지스터(MN)는 턴오프 되나 PMOS 트랜지스터(MP)는 턴온 되므로 제1 노드(n1)로는 전원 전압 'H'가 출력된다. 즉, 인버터 회로는 제1 입력 단자(IN1)를 통해 입력되는 신호를 반전시켜 출력하는 역할을 한다.
다시 도 5를 참조하여, 제어부(42)를 구현하는 일 실시예에 대하여 설명한다.
제1 입력 단자(IN1)를 통해 'H'가 입력되면 제1 노드(n1)는 'L'이 된다. 제1 NMOS 트랜지스터(MN1)의 게이트에는 전원 전압이 인가되고, 제1 PMOS 트랜지스터(MP1)의 게이트는 접지되므로 제1 NMOS 트랜지스터(MN1)와 제1 PMOS 트랜지스터(MP1)는 턴온된다. 따라서 제1 노드(n1)의 'L' 신호는 제2 노드(n2)를 통해 제3 PMOS 트랜지스터(MP3)의 게이트에 인가되어 제3 PMOS 트랜지스터(MP3)는 턴온되고, 제2 입력 단자(IN2)를 통해 입력되는 양의 전압, 예를 들어 VPPX는 출력 단자(OUT)를 통해 출력된다. 그러나, 제1 노드(n1)의 'L' 신호는 제3 노드(n3)를 통해 제3 NMOS 트랜지스터(MN3)의 게이트에 인가되어 제3 NMOS 트랜지스터(MN3)는 턴오프되고, 제3 입력 단자(IN3)를 통해 입력되는 음의 전압, 예를 들어 VEEX는 출력 단자(OUT)를 통해 출력되지 못한다.
반대로, 제1 입력 단자(IN1)를 통해 'L'이 입력된다면 제1 노드(n1)는 'H'가 되고, 제3 노드(n3)를 통해 제3 PMOS 트랜지스터(MP3)의 게이트에 'H'가 인가되면 제3 PMOS 트랜지스터(MP3)는 턴오프된다. 그러나, 제2 노드(n2)를 통해 제3 NMOS 트랜지스터(MN3)의 게이트에 'L'이 인가되면 제3 NMOS 트랜지스터(MN3)는 턴온되고제3 입력 단자(IN3)를 통해 입력되는 음의 전압, 예를 들어 VEEX가 출력 단자(OUT)로 출력된다. 그런데 출력 단자(OUT)는 제2 PMOS 트랜지스터(MP2) 및 제2 NMOS 트랜지스터(MN2)의 게이트와 연결되어 있으므로 게이트에도 VEEX가 인가된다. 선택되지 않은 다른 트랜지스터들에는 VEEX가 인가되지 않아야 하므로 제3 NMOS 트랜지스터(MN3)의 게이트에는 VEEX가 인가되어야 하고, 제3 노드(n3)는 VEEX가 되어야 한다. 따라서 제3 NMOS 트랜지스터(MN3)의 소스와 게이트는 VEEX가 되어 제3 NMOS 트랜지스터(MN3)는 턴오프된다. 즉, 제2 NMOS 트랜지스터(MN2)는 제3 NMOS 트랜지스터(MN3)를 턴오프시키는 역할을 한다.
이하, 제어부(42)의 동작을 도 7을 참조하여 설명한다.
도 7은 입력 신호에 따른 제어부(42)의 출력 신호를 설명하기 위한 파형도로서, 도 7(a)는 제1 입력 단자(IN1)의 입력이 'L'일 때의 파형도이고, 도 7(b)는 제1 입력 단자(IN1)의 입력이 'H'일 때의 파형도이다.
도 7(a)를 참조하면, 제1 입력 단자(IN1)를 통해 입력되는 신호가 'L'이 되면, 제1 노드(n1)의 전압은 'H'인 전원 전압(Vcc)의 상태가 된다. 그러면 제3 입력 단자(IN3)를 통해 입력되는 전압인 VEEX가 제어부의 출력 단자(OUT)를 통해 출력됨을 알 수 있다.
반대로 도 7(b)를 참조하면, 제1 입력 단자(IN1)를 통해 입력되는 신호가 'H'가 되면, 제1 노드(n1)의 전압은 'L'인 접지 전압의 상태가 된다. 그러면 제2입력 단자(IN2)를 통해 입력되는 전압인 VPPX가 제어부의 출력 단자(OUT)를 통해 출력됨을 알 수 있다.
이하, 도 4의 구동부(44)에 대하여 설명한다.
구동부(44)는 NMOS 트랜지스터들로 이루어지는데, 제어부(42)로부터 입력되는 양의 전압이 NMOS 트랜지스터들의 게이트에 인가되면 NMOS 트랜지스터들은 턴온되어 소스로 입력되는 음의 전압을 드레인으로 출력하여 메모리 셀로 전달하고, 만일 제어부(42)로부터 게이트에 음의 전압이 입력되면 NMOS 트랜지스터들은 턴오프되어 소스로 입력되는 음의 전압을 드레인으로 출력되지 않도록 차단한다. 그리고, NMOS 트랜지스터들의 P 웰에는 소스로 입력되는 음의 전압과 동일한 전압이 인가된다.
도면을 참조하여 설명하면, 도 8은 도 4에 도시된 구동부의 일 실시예를 설명하기 위한 회로도이다.
NMOS 트랜지스터들은 접지 제어 라인(GS)으로 인가된 전압을 접지 선택 라인(GSL)으로 전달하는 접지 선택 트랜지스터(MGS), 워드 제어 라인(S)으로 인가된 전압을 워드 라인(WL)으로 전달하는 셀 트랜지스터들(MS) 및 스트링 제어 라인(SS)으로 인가된 전압을 스트링 선택 라인(SSL)으로 전달하는 스트링 선택 트랜지스터(MSS)로 이루어진다. 메모리 셀의 워드 라인에 음의 전압을 전달하기 위해 접지 제어 라인(GS), 워드 제어 라인(S) 및 스트링 제어 라인(SS)에는 음의 전압, 예를 들어 VEEX가 인가되고, 트랜지스터들의 P 웰(P well)에는 동일한 음의 전압인VEEX가 인가된다. 제4 입력 단자(IN4)를 통해 제어부(42)의 출력 신호가 각각 트랜지스터들의 게이트에 인가된다.
만일, 로우 디코더(40)의 출력이 'H' 이고 제어부(42)의 출력이 VPPX라면 구동부(44)의 NMOS 트랜지스터들이 턴온되어 스트링 제어 라인(SS), 워드 제어 라인(S)들, 접지 제어 라인(GS)에 인가되는 VEEX는 스트링 선택 라인(SSL), 워드 라인(WL)들 및 접지 선택 라인(GSL)으로 전달된다. 그러나, 로우 디코더(40)의 출력이 'L' 이고 제어부(42)의 출력이 VEEX라면 NMOS 트랜지스터들이 턴오프되어 스트링 제어 라인(SS), 워드 제어 라인(S)들, 접지 제어 라인(GS)에 인가되는 VEEX는 스트링 선택 라인(SSL), 워드 라인(WL)들 및 접지 선택 라인(GSL)으로 전달되지 못하고 차단된다. 따라서 로우 디코더에 의해 선택된 메모리 셀의 워드 라인에 음의 전압을 인가할 수 있게 된다. 구동부(44)를 구현하는 NMOS 트랜지스터들의 P 웰(P well)에는 스트링 제어 라인(SS), 워드 제어 라인(S)들, 접지 제어 라인(GS) 에 인가되는 음의 전압과 동일한 음의 전압인 VEEX가 인가되는데 이는 PN 접합 부분이 순방향 바이어스가 되어 트랜지스터가 오동작 되는 것을 방지하기 위해서이다. 이러한 구동부(44)의 NMOS 트랜지스터들은 트리플 웰(Triple Well) 구조로 형성될 수 있는데 도 9을 참조하여 설명한다.
도 9는 도 8에 도시된 NMOS 트랜지스터들의 트리플 웰 구조를 설명하기 위한 소자의 단면도이다.
P 형 기판(P sub)위에 N 웰(TNWELL)이 형성되고, 그 위에 P 웰(TPWELL)이 형성되어 있다. P 웰에(TPWELL)는 소스(S)와 드레인(D) 영역(N+)이 형성되어 있고, P 웰(TPWELL)에 전압을 인가하기 위한 영역(P+)이 형성되어 있다. N 웰(TNWELL)에는 전원 전압인 Vdd가 인가되고, P 형 기판(P sub)은 접지된다. 소스에 음의 전압이 인가될 때 P 웰(TPWELL)과 소스(S)가 형성된 영역(N+)이 PN 접합이 되어 순방향 동작이 되는 것을 방지하기 위해 P 웰에도 동일한 음의 전압이 인가된다. 따라서 소스(S)에 인가되는 음의 전압은 드레인(D)으로 전달될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 낸드형 플래시 메모리의 워드 라인 디코더는, 메모리 셀의 워드라인에 음의 전압을 인가할 수 있게 한다. 따라서, 음의 전압을 이용하여 선택된 메모리 셀에 대한 쓰기나 소거 동작을 수행할 수 있고, 특히 메모리 셀의 소거 시 웰 바이어스를 낮게 하여 데이터의 왜곡을 방지할 수 있으며, 데이터의 유지(data retention) 면에서 종래의 플래시 메모리보다 안정적인 효과가 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (4)

  1. 소정 메모리 셀을 선택하여 동작을 수행할 수 있도록 워드 라인 선택 신호를 디코딩하는 낸드형 플래시 메모리의 워드 라인 디코더에 있어서,
    소정 메모리 셀의 주소를 입력받아 상기 소정 메모리 셀이 선택되거나 선택되지 않는다는 신호를 출력하는 로우 디코더;
    상기 로우 디코더로부터 상기 소정 메모리 셀이 선택되었다는 신호를 입력 받으면 양의 전압을 출력하고, 상기 소정 메모리 셀이 선택되지 않았다는 신호를 입력받으면 음의 전압을 출력하는 제어부; 및
    상기 제어부에서 출력되는 상기 양의 전압이 게이트들에 인가되면 소스로 입력되는 음의 전압을 드레인으로 출력하고, 상기 제어부에서 출력되는 상기 음의 전압이 상기 게이트들에 인가되면 상기 소스로 입력되는 음의 전압이 상기 드레인으로 출력되지 않도록 차단하는 NMOS 트랜지스터들로 이루어지는 구동부를 구비하고,
    상기 NMOS 트랜지스터들의 P 웰에는 상기 소스로 입력되는 음의 전압이 인가되는 것을 특징으로 하는 낸드형 플래시 메모리의 워드 라인 디코더.
  2. 제1 항에 있어서, 상기 제어부는
    제1 입력 단자와 제1 노드 사이에 연결되어 입력 신호를 반전시키는 인버터;
    상기 제1 노드와 제2 노드 사이에 연결되고, 게이트는 전원 전압에 연결되는 제1 NMOS 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 연결되고, 게이트는 접지에 연결되는 제1 PMOS 트랜지스터;
    상기 제2 노드와 제2 입력 단자 사이에 연결되고, 게이트는 출력 단자에 연결되는 제2 PMOS 트랜지스터;
    상기 제3 노드와 제3 입력 단자 사이에 연결되고, 게이트는 상기 출력 단자에 연결되는 제2 NMOS 트랜지스터;
    상기 제2 입력 단자와 상기 출력 단자 사이에 연결되고, 게이트는 상기 제2 노드에 연결되는 제3 PMOS 트랜지스터; 및
    상기 제3 입력 단자와 상기 출력 단자 사이에 연결되고, 게이트는 상기 제3 노드에 연결되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 낸드형 플래시 메모리의 워드 라인 디코더.
  3. 제1 항에 있어서, 상기 구동부의 NMOS 트랜지스터들은
    트리플 웰 구조로 형성되는 것을 특징으로 하는 낸드형 플래시 메모리의 워드 라인 디코더.
  4. 제2 항에 있어서, 상기 인버터는
    상기 전원 전압과 상기 제1 노드 사이에 연결되고, 게이트는 상기 제1 입력 단자에 연결되는 PMOS 트랜지스터; 및
    상기 제1 노드와 접지 사이에 연결되고, 게이트는 상기 제1 입력 단자에 연결되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 낸드형 플래시 메모리의 워드 라인 디코더.
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