KR20120069119A - 반도체 장치 - Google Patents

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KR20120069119A
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Abstract

본 발명은 반도체 장치에 관한 것으로, 다수의 메모리 셀들을 포함하며, 상기 다수의 메모리 셀들의 게이트는 다수의 로컬 워드라인들과 연결된 메모리 셀 블럭과, 다수의 글로벌 워드라인들에 동작 전압을 출력하기 위한 전압 발생부, 및 상기 다수의 로컬 워드라인들과 상기 다수의 글로벌 워드라인들을 연결하기 위한 다수의 고전압 트랜지스터를 포함하는 패스 선택부를 포함하며, 상기 다수의 고전압 트랜지스터 각각의 상부에는 상기 다수의 로컬 워드라인들이 배치되며, 상기 다수의 로컬 워드라인들은 상기 고전압 트랜지스터의 게이트 폭 안쪽으로 배치되는 반도체 장치를 개시한다.

Description

반도체 장치{semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 고전압 트랜지스터 상부에 금속 배선 배치를 제어하여 반도체 장치의 전기적 특성을 개선할 수 있는 반도체 장치에 관한 것이다.
반도체 장치 중 플래시 메모리 소자는 다수의 메모리 셀들의 워드라인게 동작 전압을 인가하기 위한 패스 트랜지스터들을 포함한다. 패스 트랜지스터들은 선택된 메모리 블럭의 워드라인들에 글로벌 워드라인을 전기적으로 연결하고, 비 선택된 메모리 블럭의 워드라인들은 글로벌 워드라인과의 연결을 차단하여 동작 전압이 인가되는 것을 방지한다. 패스 트랜지스터는 프로그램 전압과 같은 고전위를 갖는 동작 전압을 워드라인에 전송하기 위하여 고전압 트랜지스터로 형성된다.
도 1은 글로벌 워드라인과 로컬 워드라인을 연결하기 위한 패스 트랜지스터 및 패스 트랜지스터의 게이트 상부에 배치된 로컬 워드라인들을 나타내는 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 절연막(11), 게이트 도전막(12), 금속막(13)이 적층된 트랜지스터 게이트(14)가 형성되고, 트랜지스터 게이트(14)와 인접한 반도체 기판의 활성 영역에 이온 주입 공정을 실시하여 정션 영역(15, 16)이 형성된다. 도시되진 않았지만 정션 영역(15, 16)은 각각 글로벌 워드라인과 로컬 워드라인과 연결된다.
트랜지스터 게이트(14)를 포함한 전체 구조 상에는 층간 절연막(17)이 형성되고, 층간 절연막(17) 상에는 다수의 금속 배선(M1 내지 M9)이 배치된다. 금속 배선(M1 내지 M9)은 메모리 블럭의 메모리 셀들과 연결된 로컬 워드라인이다.
종래 기술에 따르면, 트랜지스터 게이트(14) 상부에 다수의 금속 배선(M1 내지 M9)들이 배치된다. 이때 금속 배선(M1 내지 M9)들 중 일부 금속 배선(M1, M9)은 소스 및 드레인 영역(15, 16)에도 형성된다. 이로 인하여 글로벌 워드라인에 고전압의 동작 전압이 인가되면, 글로벌 워드라인과 연결된 정션 영역에 고전압이 인가되고 이로 인하여 정션 영역 상에 배치된 금속 배선(예를 들어 M9)은 커플링 효과에 의해 전위가 상승하게 된다. 이로 인하여 정션의 면저항이 증가하게 되고 이로 인하여 글로벌 워드라인의 전위가 하강하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 고전압 트랜지스터 상부에 배치된 다수의 금속 배선들의 간격 및 폭을 감소시켜 고전압 트랜지스터의 게이트 상부에만 배치되도록 함으로써, 정션 영역의 면저항이 증가하는 것을 방지하여 글로벌 워드라인의 전위 하강 현상을 방지할 수 있는 반도체 장치의 금속 배선을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 장치는 다수의 메모리 셀들을 포함하며, 상기 다수의 메모리 셀들의 게이트는 다수의 로컬 워드라인들과 연결된 메모리 셀 블럭과, 글로벌 워드라인들에 동작 전압을 출력하기 위한 전압 발생부, 및 상기 로컬 워드라인들과 상기 글로벌 워드라인들을 연결하기 위한 다수의 고전압 트랜지스터를 포함하는 패스 선택부를 포함하며, 상기 다수의 고전압 트랜지스터 각각의 상부에는 상기 다수의 로컬 워드라인들이 배치되며, 상기 로컬 워드라인들은 상기 고전압 트랜지스터의 게이트 폭 안쪽으로 배치된다.
상기 다수의 로컬 워드라인들의 전체 피치 폭은 상기 고전압 트랜지스터의 게이트 폭보다 작다.
상기 다수의 로컬 워드라인들은 상기 고전압 트랜지스터 상에 형성된 제1 및 제2 층간 절연막 상에 배치된다.
상기 고전압 트랜지스터들과 인접한 반도체 기판에는 상기 다수의 글로벌 워드라인들과 연결되는 정션 영역이 형성되며, 상기 다수의 로컬 워드라인들은 상기 정션 영역 상부에 배치되지 않는다.
본 발명의 실시 예에 따르면, 고전압 트랜지스터 상부에 형성된 다수의 금속 배선들의 간격 및 폭을 감소시켜 고전압 트랜지스터의 정션 영역 상부에 형성되지 않도록 하여 정션 영역의 면저항이 증가하는 것을 방지한다. 또한, 면저항 증가를 방지함으로써 글로벌 워드라인의 전위 하강 현상을 방지할 수 있다.
도 1은 종래 기술에 따른 반도체 장치의 금속 배선 배치를 설명하기 위한 소자의 단면도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 장치를 설명하기 위한 구성도이다.
도 3은 도 2에 도시된 고전압 트랜지스터 및 고전압 트랜지스터 상부에 배치되는 금속 배선을 설명하기 위한 소자의 단면도이다.
도 4는 도 3에 도시된 고전압 트랜지스터 및 금속 배선의 평면도이다.
도 5는 본 발명의 다른 실시 예에 따른 고전압 트랜지스터 및 고전압 트랜지스터 상부에 배치되는 금속 배선을 설명하기 위한 소자의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2는 본 발명의 일실시 예에 따른 반도체 장치를 설명하기 위한 구성도이다.
도 2를 참조하면, 반도체 장치는 메모리 블럭(100), 전압 발생부(200), 블럭 디코더(300), 및 패스 선택부(400)를 포함한다.
메모리 블럭(100)은 다수의 메모리 셀들(MN<n:0>)을 포함하며, 다수의 메모리 셀들(MN<n:0>)의 게이트에는 다수의 로컬 워드라인(LWL<n:0>)이 연결된다.
전압 발생부(200)는 반도체 장치의 프로그램, 독출 동작시 글로벌 워드라인(GWL<n:0>)에 프로그램 전압, 독출 전압, 패스 전압과 같은 동작 전압을 인가한다.
블럭 디코더(300)는 대응하는 메모리 블럭(100)이 선택된 메모리 블럭일 경우 고전압 전위를 갖는 블럭 선택 신호(BLKWL)를 출력하고, 대응하는 메모리 블럭(100)이 비선택된 메모리 블럭일 그라운드 전압 레벨을 갖는 블럭 선택 신호(BLKWL)를 출력한다.
패스 선택부(400)는 블럭 디코더(300)에서 출력된 블럭 선택 신호(BLKWL)에 응답하여 다수의 글로벌 워드라인(GWL<n:0>)과 다수의 로컬 워드라인(LWL<n:0>)을 전기적으로 연결하여 전압 발생부(200)에서 생성된 동작 전압을 다수의 메모리 셀들(MN<n:0>)의 게이트에 인가한다. 패스 선택부(400)는 다수의 고전압 트랜지스터를 포함한다.
도 3은 도 2에 도시된 패스 선택부의 고전압 트랜지스터 및 고전압 트랜지스터 상부에 배치되는 금속 배선을 설명하기 위한 소자의 단면도이다.
도 3을 참조하면, 패스 선택부의 고전압 트랜지스터(504)는 반도체 기판(500) 상에 순차적으로 적층된 게이트 절연막(501), 게이트 도전막(502), 및 금속 전극막(503)을 포함한다. 고전압 트랜지스터(504)와 인접한 반도체 기판(500)은 정션 영역(505, 506)이 형성된다. 정션 영역(505, 506) 중 어느 하나는 로컬 워드라인과 연결되며, 다른 하나는 글로벌 워드라인과 연결된다. 고전압 트랜지스터(504)을 포함한 전체 구조 상에는 층간 절연막(507)이 형성된다. 또한 층간 절연막(507) 상에는 다수의 금속 배선(M1 내지 M9)이 형성된다. 다수의 금속 배선(M1 내지 M9)은 메모리 셀 블럭의 메모리 셀들과 연결되는 로컬 워드라인(LWL)들 이다. 다수의 금속 배선(M1 내지 M9)은 인접한 고전압 트랜지스터의 정션 영역과 연결되는 로컬 워드라인들이다.
다수의 금속 배선(M1 내지 M9)은 고전압 트랜지스터(504)의 게이트 폭 안쪽 영역에 배치되도록 형성한다. 즉, 다수의 금속 배선(M1 내지 M9) 중 외각 영역에 배치된 금속 배선(M1, M9)이 고전압 트랜지스터(504)의 게이트 폭을 넘어 정션 영역(505, 506) 상부에 배치되지 않도록 형성한다. 이는 다수의 금속 배선(M1 내지 M9)의 피치 폭을 감소시켜 제어할 수 있다. 즉, 다수의 금속 배선(M1 내지 M9)의 전체 피치는 상기 고전압 트랜지스터의 게이트 폭보다 작도록 제어한다.
다수의 금속 배선(M1 내지 M9)이 정션 영역(505, 506) 상부에 배치되지 않으므로, 글로벌 워드라인과 연결된 정션 영역이 프로그램 동작시 고전압이 인가되어도 외각에 배치된 금속 배선(M1 또는 M9)과 커플링 현상이 발생하지 않는다. 이로 인하여 글로벌 워드라인에 인가되는 동작 전압의 하강 현상(drop)이 방지된다.
도 4는 도 3에 도시된 고전압 트랜지스터 및 금속 배선의 평면도이다.
도 4를 참조하면, 다수의 금속 배선(M1 내지 M9)들은 고전압 트랜지스터의 게이트(504)의 상부를 거쳐 지나가도록 배치되고, 고전압 트랜지스터의 게이트(504)와 인접한 위치에 형성된 정션 영역(505, 506)의 상부에는 배치되지 않는다.
도 5는 본 발명의 다른 실시 예에 따른 패스 선택부의 고전압 트랜지스터 및 고전압 트랜지스터 상부에 배치되는 금속 배선을 설명하기 위한 소자의 단면도이다.
도 5를 참조하면, 패스 선택부의 고전압 트랜지스터(604)는 반도체 기판(600) 상에 순차적으로 적층된 게이트 절연막(601), 게이트 도전막(602), 및 금속 전극막(603)을 포함한다. 고전압 트랜지스터(604)와 인접한 반도체 기판(600)은 정션 영역(605, 606)이 형성된다. 정션 영역(605, 606) 중 어느 하나는 로컬 워드라인과 연결되며, 다른 하나는 글로벌 워드라인과 연결된다. 고전압 트랜지스터(604)을 포함한 전체 구조 상에는 제1 층간 절연막(607) 및 제2 층간 절연막(608)이 형성된다. 또한 제2 층간 절연막(608) 상에는 다수의 금속 배선(M1 내지 M9)이 형성된다. 다수의 금속 배선(M1 내지 M9)은 메모리 셀 블럭의 메모리 셀들과 연결되는 로컬 워드라인(LWL)들 이다. 다수의 금속 배선(M1 내지 M9)은 인접한 고전압 트랜지스터의 정션 영역과 연결되는 로컬 워드라인들이다. 다수의 금속 배선(M1 내지 M9)을 제2 층간 절연막(608)의 상부에 형성하는 이유는 제1 층간 절연막(607) 상부에 형성하는 것보다 정션 영역(605, 606) 과의 거리가 증가하게 되어 커플링 현상을 감소시키기 위함이다.
다수의 금속 배선(M1 내지 M9)은 고전압 트랜지스터(604)의 게이트 폭 안쪽 영역에 배치되도록 형성한다. 즉, 다수의 금속 배선(M1 내지 M9) 중 외각 영역에 배치된 금속 배선(M1, M9)이 고전압 트랜지스터(604)의 게이트 폭을 넘어 정션 영역(605, 606) 상부에 배치되지 않도록 형성한다. 이는 다수의 금속 배선(M1 내지 M9)의 피치 폭을 감소시켜 제어할 수 있다. 즉, 다수의 금속 배선(M1 내지 M9)의 전체 피치는 상기 고전압 트랜지스터의 게이트 폭보다 작도록 제어한다.
다수의 금속 배선(M1 내지 M9)이 정션 영역(605, 606) 상부에 배치되지 않으므로, 글로벌 워드라인과 연결된 정션 영역이 프로그램 동작시 고전압이 인가되어도 외각에 배치된 금속 배선(M1 또는 M9)과 커플링 현상이 발생하지 않는다. 이로 인하여 글로벌 워드라인에 인가되는 동작 전압의 하강 현상(drop)이 방지된다.
100 : 메모리 셀 블럭 200 : 전압 발생부
300 : 블럭 디코더 400 : 패스 선택부
M1 내지 M9 : 금속 배선(로컬 워드라인)
504, 604 : 고전압 트랜지스터 게이트

Claims (8)

  1. 다수의 글로벌 워드라인들과 다수의 로컬 워드라인들을 연결하기 위한 다수의 고전압 트랜지스터용 게이트들;
    상기 각각의 고전압 트랜지스터용 게이트들 상부에 배치된 상기 다수의 로컬 워드라인들을 포함하며,
    상기 다수의 로컬 워드라인들은 각각의 상기 고전압 트랜지스터용 게이트의 게이트 폭 내에 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 다수의 로컬 워드라인들의 전체 피치 폭은 상기 고전압 트랜지스터의 게이트 폭보다 작은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 다수의 로컬 워드라인들은 상기 고전압 트랜지스터 상에 형성된 제1 및 제2 층간 절연막 상에 배치되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 고전압 트랜지스터들과 인접한 반도체 기판에는 상기 다수의 글로벌 워드라인들과 연결되는 정션 영역이 형성되며, 상기 다수의로컬 워드라인들은 상기 정션 영역 상부에 배치되지 않는 반도체 장치.
  5. 다수의 메모리 셀들을 포함하며, 상기 다수의 메모리 셀들의 게이트는 다수의 로컬 워드라인들과 연결된 메모리 셀 블럭;
    다수의 글로벌 워드라인들에 동작 전압을 출력하기 위한 전압 발생부; 및
    상기 다수의 로컬 워드라인들과 상기 다수의 글로벌 워드라인들을 연결하기 위한 다수의 고전압 트랜지스터를 포함하는 패스 선택부를 포함하며,
    상기 다수의 고전압 트랜지스터 각각의 상부에는 상기 다수의 로컬 워드라인들이 배치되며, 상기 로컬 워드라인들은 상기 고전압 트랜지스터의 게이트 폭 안쪽으로 배치되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 다수의 로컬 워드라인들의 전체 피치 폭은 상기 고전압 트랜지스터의 게이트 폭보다 작은 반도체 장치.
  7. 제 5 항에 있어서,
    상기 다수의 로컬 워드라인들은 상기 고전압 트랜지스터 상에 형성된 제1 및 제2 층간 절연막 상에 배치되는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 고전압 트랜지스터들과 인접한 반도체 기판에는 상기 다수의 글로벌 워드라인들과 연결되는 정션 영역이 형성되며, 상기 다수의 로컬 워드라인들은 상기 정션 영역 상부에 배치되지 않는 반도체 장치.
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