KR20130047854A - 반도체 메모리 소자 - Google Patents

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KR20130047854A
KR20130047854A KR1020110112652A KR20110112652A KR20130047854A KR 20130047854 A KR20130047854 A KR 20130047854A KR 1020110112652 A KR1020110112652 A KR 1020110112652A KR 20110112652 A KR20110112652 A KR 20110112652A KR 20130047854 A KR20130047854 A KR 20130047854A
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transistor
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cell
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이도현
최정달
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삼성전자주식회사
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Abstract

반도체 메모리 소자는, 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제1 도전형을 갖는 공핍형으로 이루어지는 제1 더미 트랜지스터, 전기적 동작에 의해 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 낮은 문턱 전압을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링이 구비된다. 상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제2 도전형을 갖는 증가형으로 이루어지는 제2 더미 트랜지스터, 전기적 동작에 의해 상기 제1 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 높은 문턱 전압을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링이 구비된다. 상기 반도체 소자는 공유 비트 라인을 가지므로 고집적화될 수 있다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것이다. 보다 상세하게는, NAND 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자 중에서 NAND 플래시 메모리 소자는 대용량의 데이터를 저장할 수 있어 다양한 전자 기기의 메인 메모리로 사용되고 있다. 상기 NAND 플래시 메모리 소자들은 고도로 집적화 되고, 많은 수의 데이터를 저장할 수 있도록 다양하게 연구되고 있다.
본 발명의 목적은 비트 라인을 공유하면서 안정적으로 동작하는 반도체 메모리 소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 공유 비트 라인이 구비된다. 상기 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제1 도전형을 갖는 공핍형으로 이루어지는 제1 더미 트랜지스터, 전기적 동작에 의해 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 낮은 문턱 전압을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링이 구비된다. 상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제2 도전형을 갖는 증가형으로 이루어지는 제2 더미 트랜지스터, 전기적 동작에 의해 상기 제2 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 전기적 동작에 의해 제1 기준 전압보다 높은 문턱 전압을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링이 구비된다. 상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인을 포함한다.
본 발명의 일 실시예에서, 상기 제1 기준 전압은 상기 제2 기준 전압과 동일하거나 상기 제2 기준 전압보다 높은 값을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 내지 제4 선택 트랜지스터의 채널 영역은 서로 동일한 도전형을 가질 수 있다.
상기 제1 내지 제4 선택 트랜지스터는 채널 영역이 채널 영역이 상기 제2 도전형인 증가형 트랜지스터이거나 또는 상기 제1 도전형인 공핍형 트랜지스터일 수 있다.
본 발명의 일 실시예에서, 상기 제1 내지 제4 선택 트랜지스터는 셀 트랜지스터들과 동일한 적층 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제4 선택 트랜지스터는 프로그래밍된 상태이고, 상기 제2 및 제3 선택 트랜지스터는 소거된 상태일 수 있다.
본 발명의 일 실시예에서, 상기 제1 내지 제4 선택 트랜지스터는 각각 직렬로 연결되어 있는 복수개의 트랜지스터들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 내지 제4 선택 트랜지스터에 포함되는 복수개의 트랜지스터들의 각각의 게이트 구조물의 선폭은 상기 셀 트랜지스터의 게이트 구조물의 선폭과 동일할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 더미 트랜지스터는 각각 직렬로 연결되어 있는 복수개의 트랜지스터들을 포함할 수 있다.
본 발명에 따른 반도체 메모리 소자는 하나의 공유 비트 라인에 워드 라인 방향으로 이웃하는 2개의 스트링이 연결된다. 또한, 각 셀 스트링에는 전기적인 동작에 의해 문턱 전압이 조절된 2개 이상의 선택 트랜지스터들을 포함한다. 이와같이, 상기 문턱 전압이 채널 영역의 불순물 농도에 의해 조절되는 것이 아니라 전기적인 동작에 의해 조절되므로, 채널 영역의 불순물들이 확산되어 혼입됨으로써 발생되는 문턱 전압 산포 불량을 억제할 수 있다. 그러므로, 본 발명에 따른 반도체 메모리 소자는 프로그램 디스터브 불량을 감소시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 2는 도 1에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 평면도이다.
도 3a 내지 도 3c는 도 1에 도시된 NAND 플래시 메모리 소자에 포함된 트랜지스터의 문턱 전압 조절 동작을 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 회로도이다.
도 5는 도 4에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 평면도이다.
도 6은 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 회로도이다.
도 7은 도 5에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 1을 참조하면, 메모리 셀 어레이는 제1 셀 스트링(102a) 및 상기 제1 셀 스트링(102a)에 이웃하는 제2 스트링(102b)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 일 단부에 공통으로 연결되는 공유 비트 라인(B/L)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 타단부에 연결되는 공통 소오스 라인(CSL)을 포함한다. 상기 메모리 셀 어레이(10)는 하나의 공유 비트 라인(B/L)에 2개의 셀 스트링(102a, 102b)이 연결되어 있는 형태의 유닛 셀 스트링들이 반복하여 배치된다.
구체적으로, 제1 셀 스트링(102a)은 제1 더미 선택 트랜지스터(200a), 제1 선택 트랜지스터(202a), 제2 선택 트랜지스터(204a), 셀 트랜지스터들(206) 및 그라운드 선택 트랜지스터(208)를 포함한다.
제2 셀 스트링(102b)은 제2 더미 선택 트랜지스터(200b), 제3 선택 트랜지스터(202b), 제4 선택 트랜지스터(204b), 셀 트랜지스터들(206) 및 그라운드 선택 트랜지스터(208)를 포함한다.
상기 제1 및 제2 스트링(102a, 102b)에 포함된 각 그라운드 선택 트랜지스터들(208)의 일 측 불순물 영역은 공통 소오스 라인(CSL)으로 연결되어 있다.
도 1에 도시된 것과 같이, 2개의 제1 셀 스트링(102a)과 2개의 제2 셀 스트링(102b)이 서로 번갈아가며 배치될 수 있다.
상기 공유 비트 라인(B/L)은 워드 라인 방향으로 서로 이웃하는 상기 제1 및 제2 셀 스트링(102a, 102b)에 포함된 제1 및 제2 더미 선택 트랜지스터(200a, 200b)와 연결된다.
상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)의 게이트들은 상기 제1 방향과 수직한 제2 방향으로 연장되는 하나의 더미 게이트 라인(dummy SSL)으로 제공된다. 상기 제1 및 제3 선택 트랜지스터(202a, 202b)의 게이트들은 상기 제2 방향으로 연장되는 하나의 제2 게이트 라인(SSL2)으로 제공된다. 상기 제2 및 제4 선택 트랜지스터(204a, 204b)의 게이트들은 상기 제2 방향으로 연장되는 하나의 제1 게이트 라인(SSL1)으로 제공된다.
상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)는 서로 다른 문턱 전압을 가짐으로써, 직렬 연결되어 있는 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)를 개별적으로 선택하여 프로그래밍 및 소거 동작을 수행할 수 있도록 구성된다. 상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)는 채널 영역에 도핑된 불순물에 따라 서로 다른 문턱 전압을 갖는다. 즉, 상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b) 중 어느 하나는 증가형 MOS 트랜지스터(E)로 제공되고, 나머지 하나는 공핍형 MOS 트랜지스터(D)로 제공된다.
본 실시예에서, 상기 제1 더미 선택 트랜지스터(200a)는 공핍형 MOS 트랜지스터(D)로 제공되고, 제2 더미 선택 트랜지스터(200b)는 증가형 MOS 트랜지스터(E)로 제공된다.
상기 증가형 트랜지스터(E)는 트랜지스터의 채널 영역이 소오스/드레인 영역과 다른 도전형을 갖는 증가형으로 되어 있는 트랜지스터를 칭한다. 상기 공핍형 트랜지스터(D)는 트랜지스터의 채널 영역이 소오스/드레인 영역과 동일한 도전형을 갖는 공핍형으로 되어 있는 트랜지스터를 칭한다. 본 실시예에서, 상기 증가형 트랜지스터(E)의 채널 영역은 P형 불순물로 도핑되고, 상기 공핍형 트랜지스터(D)의 채널 영역은 N형 불순물로 도핑된 것으로 설명한다.
상기 증가형 트랜지스터(E)는 문턱전압이 기준 전압 이상인 트랜지스터일 수 있다. 상기 공핍형 트랜지스터(D)는 문턱 전압이 기준 전압 이하인 트랜지스터일 수 있다. 이하에서, 상기 증가형 트랜지스터는 문턱전압이 0V 이상이고, 공핍형 트랜지스터는 문턱전압이 0V 이하인 것으로 설명한다.
설명한 것과 같이, 상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)는 각각 공핍형 MOS 트랜지스터 및 증가형 MOS 트랜지스터로 제공되기 때문에, 상기 더미 게이트 라인(dummy SSL)에 인가되는 전압에 따라 제1 및 제2 더미 선택 트랜지스터(200a, 200b) 중 적어도 하나의 더미 선택 트랜지스터를 선택적으로 턴 온 시킬 수 있다. 상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)를 이용하여, 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)에 선택적으로 프로그래밍 또는 소거 동작을 수행할 수 있다.
상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 하나의 공유 비트 라인에 연결된 셀 스트링을 각각 개별적으로 선택하여 셀 트랜지스터들을 전기적으로 동작시킬 수 있도록 구성되어야 한다.
그러므로, 상기 제1 및 제2 선택 트랜지스터는 서로 다른 문턱 전압을 갖고, 상기 제3 및 제4 선택 트랜지스터는 서로 다른 문턱 전압을 갖는다. 또한, 게이트 라인을 공유하는 선택 트랜지스터들인 제1 및 제3 선택 트랜지스터와 상기 제2 및 제4 선택 트랜지스터는 서로 다른 문턱 전압을 갖는다.
상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 전기적 동작에 의해 문턱 전압이 조절되며, 상기 조절된 문턱 전압 상태가 계속 유지된다. 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 채널 영역의 불순물의 도전형에 따라 문턱 전압이 조절되지 않는다. 그러므로, 상기 제1 내지 제4 선택 트랜지스터는 채널 영역이 동일한 도전형의 불순물로 도핑되어 있다.
예를들어, 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 모두 증가형의 트랜지스터일 수 있다. 이와는 다른 실시예로, 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 모두 공핍형의 트랜지스터일 수도 있다. 이하에서는, 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 모두 증가형의 트랜지스터인 것으로 설명한다.
상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 셀 트랜지스터들과 동일한 적층 구조를 갖는다. 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 게이트 절연막, 전하 저장막 패턴 및 게이트 전극이 적층된 게이트 구조물을 포함하는 트랜지스터일 수 있다.
상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 동일한 적층 구조를 갖는다. 그러나, 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 게이트 구조물 내의 전하 저장막 패턴 내에 전하들이 서로 다르게 주입되어 있어, 전기적인 특성이 서로 다르다.
즉, 상기 공핍형 MOS 트랜지스터인 제1 더미 선택 트랜지스터(200a)와 직접 연결되는 제1 선택 트랜지스터(202a)는 제1 기준 전압보다 높은 문턱 전압을 가져야 하므로, 프로그래밍 상태(P)를 유지한다. 또한, 상기 제1 선택 트랜지스터(202a)와 직렬 연결된 제2 선택 트랜지스터(204a)는 제2 기준 전압보다 낮은 문턱 전압을 가져야 하므로 소거된 상태를 유지한다. 이 때, 상기 제1 기준 전압은 상기 제2 기준 전압과 동일하거나 상기 제2 기준 전압보다 높은 값을 갖는다.
또한, 상기 증가형 MOS 트랜지스터인 제2 더미 선택 트랜지스터(200b)와 직접 연결되는 제3 선택 트랜지스터(202b)는 상기 제2 기준 전압보다 낮은 문턱 전압을 가져야 하므로, 소거된 상태를 유지한다. 또한, 상기 제3 선택 트랜지스터(202b)와 직렬 연결된 제4 선택 트랜지스터(204b)는 상기 제1 기준 전압보다 높은 문턱 전압을 가져야 하므로 프로그래밍 상태(P)를 유지한다.
일 예로, 프로그래밍된 상태인 제1 및 제4 선택 트랜지스터(202a, 204b)는 0V 이상의 문턱 전압을 갖는다. 소거된 상태인 제2 및 제3 선택 트랜지스터(204a, 202b)는 0V 이하의 문턱 전압을 갖는다.
이와같이, 전기적인 동작에 의해 서로 다른 문턱 전압을 갖는 상기 제1 내지 제4 선택 트랜지스터들(202a, 204a, 202b, 204b)이 구비됨으로써, 하나의 공유 비트 라인(B/L)에 연결되어 있는 제1 또는 제2 셀 스트링(102a, 102b) 중에서 어느 하나의 셀 스트링만이 온 상태가 되도록 할 수 있다.
상기 그라운드 선택 트랜지스터들(208)은 물리적으로 증가형 MOS 트랜지스터로 구성된다. 또한, 상기 그라운드 선택 트랜지스터들은 상기 더미 선택 트랜지스터와 동일한 적층 구조를 갖는다.
설명한 것과 같이, 하나의 공유 비트 라인(B/L)에 연결되어 있는 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)는 동일한 도전 타입의 채널 불순물 도핑을 갖는다. 그러므로, 상기 제1 내지 제4 선택 트랜지스터들(202a, 204a, 202b, 204b)의 채널 영역을 형성하기 위한 공정이 단순해진다. 또한, 이온 주입 공정 시에 이온들이 혼입되는 등의 불량을 방지할 수 있어서, NAND 플래시 메모리 소자의 동작 불량을 감소시킬 수 있다.
도 1의 셀 어레이의 회로들은 공정 설계에 따라 기판 상에 다양하게 형성될 수 있다. 이하에서는, 도 1에 도시된 NAND 플래시 메모리 소자의 셀 어레이들을 기판에 구현한 일 예에 대해 설명한다.
도 2는 도 1에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 평면도이다.
도 2를 참조하면, 기판에 소자 분리막 패턴(112a)이 구비된다. 상기 소자 분리막 패턴(100a)은 제1 방향으로 연장되는 라인 형상을 가지며, 상기 소자 분리막 패턴들(100a) 사이의 영역이 액티브 영역(100b)이 된다.
상기 액티브 영역(100b)에서 상기 제1 더미 선택 트랜지스터(200a)의 채널 영역 부위는 저농도의 n형 불순물을 도핑되어 있다. 또한, 상기 액티브 영역에서 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)와 그라운드 선택 트랜지스터(208)의 채널 부위는 p형 불순물을 도핑되어 있다.
상기 기판 상에는 셀 트랜지스터용 제1 게이트 구조물(W/L), 제1 내지 제4 선택 트랜지스터용 제2 게이트 구조물(SSL1, SSL2)과, 더미 선택 트랜지스터들 및 그라운드 선택 트랜지스터용 제3 게이트 구조물(Dummy SSL, GSL)이 구비된다.
상기 제1 게이트 구조물들(W/L)은 제1 선폭(d1)을 갖는다. 상기 제2 게이트 구조물(SSL1, SSL2) 및 제3 게이트 구조물(Dummy SSL, GSL)은 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖는다.
상기 제1 내지 제3 게이트 구조물은 터널 절연막, 전하 저장막 패턴, 블록킹 유전막 패턴 및 콘트롤 게이트 전극이 적층된 형상을 가진다.
2개의 더미 선택 트랜지스터들(200a, 200b)의 불순물 영역을 전기적으로 연결하는 하나의 비트 라인 콘택(210)이 구비된다. 상기 비트 라인 콘택(210)과 접속하여 액티브 영역의 연장 방향으로 연장되는 비트 라인(도시안됨)이 구비된다.
상기 그라운드 선택 트랜지스터(208)의 일 측 불순물 영역과 연결되는 공통 소오스 라인(도시안됨)이 구비된다.
이하에서는, 도 1에 도시된 NAND 플래시 메모리 소자에서, 제1 내지 제4 선택 트랜지스터의 문턱 전압을 조절하는 방법에 대해 설명한다.
도 3a 내지 도 3c는 도 1에 도시된 NAND 플래시 메모리 소자에 포함된 트랜지스터의 문턱 전압 조절 동작을 설명하기 위한 회로도이다.
도 1에 도시된 NAND 플래시 메모리 소자의 문턱 전압을 조절하기 위하여, 상기 제1 내지 제4 선택 트랜지스터들(202a, 204a, 202b, 204b)에 대해 모두 소거 동작을 수행한다. 이 후, 상기 제1 및 4 선택 트랜지스터들만 선택적으로 프로그래밍 동작을 수행한다.
도 3a는 제1 내지 제4 선택 트랜지스터들에 대해 모두 소거 동작을 수행하는 것을 나타낸다. 소거 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00001
상기와 같이 동작시키면, 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b) 및 셀 트랜지스터(206)에도 소거 동작이 수행된다.
먼저, 다음의 표와 같이 전기적 신호를 인가하여 제1 선택 트랜지스터(202a)에 프로그래밍 동작을 수행한다.
도 3b는 제1 선택 트랜지스터들에 대해 각각 프로그래밍 동작을 수행하는 것을 나타낸다.
Figure pat00002
상기와 같이 동작시키면, 상기 제2 더미 선택 트랜지스터(200b)가 턴 오프되면서 상기 제3 및 제4 선택 트랜지스터(202b, 204b)에는 프로그래밍동작이 수행되지 않는다. 반면에, 상기 제1 더미 선택 트랜지스터(200a)는 턴 온되고, 상기 제1 선택 트랜지스터(202a)에 프로그래밍 동작이 수행된다. 따라서, 상기 제1 선택 트랜지스터(202a)의 문턱 전압이 0V보다 높아진다.
상기 프로그래밍 동작 중에는, 문턱 전압 확인(Verify) 동작을 계속하여 수행할 수 있다.
계속하여, 다음의 표와 같이 전기적 신호를 인가하여 제4 선택 트랜지스터에 프로그래밍 동작을 수행한다.
도 3c는 제4 선택 트랜지스터들에 대해 각각 프로그래밍 동작을 수행하는 것을 나타낸다.
Figure pat00003
상기와 같이 동작시키면, 상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)가 턴 온된다. 또한, 상기 제1 선택 트랜지스터(202a)는 턴 오프되고, 상기 제3 선택 트랜지스터(202b)는 턴 온된다.
상기 제1 선택 트랜지스터(202a)가 턴 오프되므로, 상기 제2 선택 트랜지스터(204a)는 프로그래밍동작이 수행되지 않는다. 반면에, 상기 제3 선택 트랜지스터(202b)는 턴 온되므로, 상기 제4 선택 트랜지스터(204b)에 프로그래밍 동작이 수행된다. 따라서, 상기 제4 선택 트랜지스터(204b)의 문턱 전압이 0V보다 높아진다.
상기 프로그래밍 동작 중에는, 문턱 전압 확인(Verify) 동작을 계속하여 수행할 수 있다.
이와같이, 상기 더미 선택 트랜지스터를 이용하여 각 스트링들 중 어느 하나를 선택함으로써, 전기적인 동작을 통해 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)의 문턱 전압을 선택적으로 조절할 수 있다. 그러므로, 상기 제1 내지 제4 선택 트랜지스터(202a, 204a, 202b, 204b)의 문턱 전압이 목표한 문턱 전압이 되도록 할 수 있어서 문턱 전압의 산포를 개선할 수 있다. 또한, 상기 문턱 전압 조절을 위하여 채널 영역의 도핑 농도를 조절할 필요가 없으므로, 제조 공정이 간단해질 뿐 아니라 누설 전류도 감소된다.
실시예 2
도 4는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 회로도이다.
실시예 2에 따른 NAND 플래시 메모리 소자는 제1 내지 제4 선택 트랜지스터의 구성을 제외하고는 실시예 1의 NAND 플래시 메모리 소자와 동일하다.
도 4를 참조하면, 공유 비트 라인(B/L)에 연결된 제1 및 제2 셀 스트링(102a)에는 복수의 트랜지스터들이 직렬 연결된 구조의 제1 내지 제4 선택 트랜지스터군이 구비된다.
즉, 제1 셀 스트링에는 제1 더미 선택 트랜지스터(200a), 제1 선택 트랜지스터군(220a), 제2 선택 트랜지스터군(222a), 셀 트랜지스터들(206) 및 그라운드 선택 트랜지스터(208)를 포함한다.
또한, 제2 셀 스트링은 제2 더미 선택 트랜지스터(200b), 제3 선택 트랜지스터군(220b), 제4 선택 트랜지스터군(222b), 셀 트랜지스터들(206) 및 그라운드 선택 트랜지스터(208)를 포함한다.
실시예 1과 동일하게, 상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)는 각각 공핍형 MOS 트랜지스터(D) 및 증가형 MOS 트랜지스터(E)로 제공된다.
상기 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함되는 각 선택 트랜지스터들은 셀 트랜지스터(206)와 동일한 적층 구조를 갖는다. 상기 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함되는 각 선택 트랜지스터들은 채널 영역이 동일한 도전형의 불순물로 도핑되어 있으며, 일 예로, 증가형의 트랜지스터들 일 수 있다.
상기 제1 및 제4 선택 트랜지스터군(220a, 222b)에 포함되는 각 선택 트랜지스터들은 전하 저장막 패턴 내에 전하들이 프로그래밍된 상태(P)를 유지하고 있어, 제1 기준 전압보다 높은 문턱 전압을 갖는다. 바람직하게는, 제1 및 제4 선택 트랜지스터군(220a, 222b)에 포함되는 각 선택 트랜지스터들은 0V 이상의 문턱 전압을 갖는다.
상기 제2 및 제3 선택 트랜지스터군(222a, 220b)에 포함되는 각 선택 트랜지스터들은 전하 저장막 패턴 내에 전하들이 소거된 상태를 유지하고 있어, 제2 기준 전압보다 낮은 문턱 전압을 갖는다. 상기 제1 기준 전압은 상기 제2 기준 전압과 동일하거나 상기 제2 기준 전압보다 높은 값을 갖는다. 바람직하게는, 상기 제2 및 제3 선택 트랜지스터군(222a, 220b)에 포함되는 각 선택 트랜지스터들은 0V 이하의 문턱 전압을 갖는다.
상기 그라운드 선택 트랜지스터(208)는 물리적으로 증가형 MOS 트랜지스터로 구성된다. 상기 그라운드 선택 트랜지스터(208)는 상기 제1 및 제2 더미 선택 트랜지스터(200a, 200b)와 동일한 적층 구조를 갖는다.
도 5는 도 4에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 평면도이다.
도 5를 참조하면, 기판 상에는 셀 트랜지스터용 제1 게이트 구조물(W/L), 제1 내지 제4 선택 트랜지스터용 제2 게이트 구조물(SSL1, SSL2)과, 더미 선택 트랜지스터들 및 그라운드 선택 트랜지스터용 제3 게이트 구조물(Dummy SSL, GSL)이 구비된다.
상기 제1 게이트 구조물들(W/L)은 제1 선폭(d1)을 갖는다. 상기 제3 게이트 구조물들(Dummy SSL, GSL)은 상기 제1 선폭보다 넓은 제2 선폭을 갖는다. 상기 제2 게이트 구조물들(SSL1, SSL2)은 상기 제2 선폭보다 좁은 선폭을 갖는다. 도시된 것과 같이, 상기 제2 게이트 구조물들(SSL1, SSL2)은 상기 제1 선폭과 동일한 선폭을 가질 수도 있다.
도 4에 도시된 NAND 플래시 메모리 소자에서, 제1 내지 제4 선택 트랜지스터군에 포함된 각 선택 트랜지스터들의 문턱 전압을 조절하는 방법은 도 3a 내지 도 3c를 참조로 설명한 것과 동일하다.
즉, 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함된 트랜지스터들에 대해 모두 소거 동작을 수행한다.
다음에, 제1 선택 트랜지스터군(220a)에 포함된 트랜지스터들에 대해 프로그래밍 동작(P)을 수행한다. 또한, 제4 선택 트랜지스터군(222b)에 포함된 트랜지스터들에 대해 프로그래밍 동작(P)을 수행한다.
이와같이, 전기적인 동작을 통해 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함된 각 트랜지스터들의 문턱 전압을 조절할 수 있다. 그러므로, 상기 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함된 각 트랜지스터들의 문턱 전압이 목표한 문턱 전압이 되도록 할 수 있어서, 문턱 전압의 산포를 개선할 수 있다. 또한, 상기 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함된 각 트랜지스터들의 게이트 구조물의 선폭이 셀 트랜지스터의 게이트 구조물 선폭과 실질적으로 동일하므로, 보다 간단한 공정을 통해 제조될 수 있다.
실시예 3
도 6은 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 회로도이다.
실시예 3에 따른 NAND 플래시 메모리 소자는 더미 선택 트랜지스터의 구성을 제외하고는 실시예 2의 NAND 플래시 메모리 소자와 동일하다.
도 6을 참조하면, 공유 비트 라인(B/L)에 연결된 제1 및 제2 셀 스트링이 구비된다. 상기 제1 셀 스트링에는 복수의 트랜지스터들이 직렬 연결된 제1 더미 선택 트랜지스터군(201a)과, 복수의 트랜지스터들이 직렬 연결된 구조의 제1 및 제2 선택 트랜지스터군(220a, 222a), 셀 트랜지스터들(206) 및 그라운드 선택 트랜지스터(208)를 포함한다. 상기 제2 셀 스트링에는 복수의 트랜지스터들이 직렬 연결된 제2 더미 선택 트랜지스터군(102b)과, 복수의 트랜지스터들이 직렬 연결된 구조의 제3 및 제4 선택 트랜지스터군(220b, 222b), 셀 트랜지스터들(206) 및 그라운드 선택 트랜지스터(208)를 포함한다.
상기 제1 더미 선택 트랜지스터군(201a)에 포함된 트랜지스터들은 공핍형 MOS 트랜지스터들이다. 또한, 상기 제2 더미 선택 트랜지스터군(201b)에 포함된 트랜지스터들은 증가형 MOS 트랜지스터들이다.
상기 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함되는 각 선택 트랜지스터들은 셀 트랜지스터(206)와 동일한 적층 구조를 갖는다.
상기 제1 및 제4 선택 트랜지스터군(220a, 222b)에 포함되는 각 선택 트랜지스터들은 전하 저장막 패턴 내에 전하들이 프로그래밍된 상태를 유지하고 있어, 제1 기준 전압보다 높은 문턱 전압을 갖는다. 바람직하게는, 상기 제1 및 제4 선택 트랜지스터군(220a, 222b)에 포함되는 각 선택 트랜지스터들은 0V 이상의 문턱 전압을 갖는다.
상기 제2 및 제3 선택 트랜지스터군(222a, 220b)에 포함되는 각 선택 트랜지스터들은 전하 저장막 패턴 내에 전하들이 소거된 상태를 유지하고 있어, 제2 기준 전압보다 낮은 문턱 전압을 갖는다. 상기 제1 기준 전압은 상기 제2 기준 전압과 동일하거나 상기 제2 기준 전압보다 높은 값을 갖는다. 바람직하게는, 상기 제2 및 제3 선택 트랜지스터군(222a, 220b)에 포함되는 각 선택 트랜지스터들은 0V 이하의 문턱 전압을 갖는다.
상기 그라운드 선택 트랜지스터(208)는 물리적으로 증가형 MOS 트랜지스터로 구성된다.
도 7은 도 5에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 평면도이다.
도 7을 참조하면, 기판 상에는 셀 트랜지스터용 제1 게이트 구조물(W/L), 제1 내지 제4 선택 트랜지스터용 제2 게이트 구조물(SSL1, SSL2)과, 더미 선택 트랜지스터용 제3 게이트 구조물(Dummy SSL) 및 그라운드 선택 트랜지스터용 제4 게이트 구조물(GSL)이 구비된다.
상기 제1 게이트 구조물들(W/L)은 제1 선폭(d1)을 갖는다. 상기 제4 게이트 구조물(GSL)은 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖는다.
상기 제2 및 제3 게이트 구조물(SSL1, SSL2, Dummy SSL)은 각각 상기 제2 선폭(d2)보다 좁은 선폭을 갖는다. 예를들어, 상기 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함되는 각각의 트랜지스터들의 게이트 구조물은 제1 게이트 구조물(W/L)의 선폭인 제1 선폭을 가질 수 있다. 또한, 상기 더미 선택 트랜지스터군(201a, 201b)에 포함되는 각각의 트랜지스터들의 게이트 구조물은 제1 게이트 구조물(W/L)의 선폭인 제1 선폭을 가질 수 있다.
다른 실시예로, 도시하지는 않았지만, 상기 제4 게이트 구조물은 셀 트랜지스터의 게이트 구조물과 동일한 제1 선폭(d1)을 갖고 복수의 트랜지스터들이 직렬 연결된 형상을 가질 수도 있다.
도 6에 도시된 NAND 플래시 메모리 소자에서, 제1 내지 제4 선택 트랜지스터군에 포함된 각 선택 트랜지스터들의 문턱 전압을 조절하는 방법은 도 3a 내지 도 3c를 참조로 설명한 것과 동일하다.
즉, 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함된 트랜지스터들에 대해 모두 소거 동작을 수행한다.
다음에, 제1 선택 트랜지스터군(220a)에 포함된 트랜지스터들에 대해 프로그래밍 동작을 수행한다. 또한, 제4 선택 트랜지스터군(222b)에 포함된 트랜지스터들에 대해 프로그래밍 동작을 수행한다.
상기 프로그래밍 동작 시에, 더미 선택 트랜지스터군에 포함된 각각의 트랜지스터들은 하나의 더미 선택 트랜지스터가 구비되었을 때와 동일하게 동작 시킬 수 있다.
이와같이, 전기적인 동작을 통해 제1 내지 제4 선택 트랜지스터군(220a, 222a, 220b, 222b)에 포함된 각 트랜지스터들의 문턱 전압을 조절할 수 있다.
102a : 제1 셀 스트링 102b : 제1 셀 스트링
200a : 제1 더미 선택 트랜지스터
200b : 제2 더미 선택 트랜지스터
202a, 204a, 202b, 204b : 제1, 제2, 제3, 제4 선택 트랜지스터
206 : 셀 트랜지스터 208 : 그라운드 선택 트랜지스터
210 : 비트 라인 콘택
220a, 222a, 220b, 222b : 제1, 제2, 제3, 제4 선택 트랜지스터군

Claims (10)

  1. 공유 비트 라인;
    상기 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제1 도전형을 갖는 공핍형으로 이루어지는 제1 더미 트랜지스터, 전기적 동작에 의해 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 낮은 문턱 전압을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링;
    상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제2 도전형을 갖는 증가형으로 이루어지는 제2 더미 트랜지스터, 전기적 동작에 의해 상기 제2 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 전기적 동작에 의해 제1 기준 전압보다 높은 문턱 전압을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링; 및
    상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 제1 기준 전압은 상기 제2 기준 전압과 동일하거나 상기 제2 기준 전압보다 높은 값을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 제1 내지 제4 선택 트랜지스터의 채널 영역은 서로 동일한 도전형을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서, 상기 제1 내지 제4 선택 트랜지스터는 채널 영역이 채널 영역이 상기 제2 도전형인 증가형 트랜지스터이거나 또는 상기 제1 도전형인 공핍형 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 제1 내지 제4 선택 트랜지스터는 셀 트랜지스터들과 동일한 적층 구조를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 제1 및 제4 선택 트랜지스터는 프로그래밍된 상태이고, 상기 제2 및 제3 선택 트랜지스터는 소거된 상태인 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 제1 내지 제4 선택 트랜지스터는 각각 직렬로 연결되어 있는 복수개의 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서, 상기 제1 내지 제4 선택 트랜지스터에 포함되는 복수개의 트랜지스터들의 각각의 게이트 구조물의 선폭은 상기 셀 트랜지스터의 게이트 구조물의 선폭과 동일한 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서, 상기 제1 및 제2 더미 트랜지스터는 각각 직렬로 연결되어 있는 복수개의 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제1항에 있어서, 상기 공유 비트 라인에 의해 연결되어 순차적으로 직렬 연결되는 상기 제1 스트링의 각 트랜지스터들의 게이트 전극들과, 상기 공유 비트 라인에 의해 연결되어 순차적으로 직렬 연결되는 제2 스트링의 각 트랜지스터들의 게이트 전극들은 공통의 게이트 라인으로 사용되는 것을 특징으로 하는 반도체 메모리 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859010B2 (en) 2014-11-25 2018-01-02 SK Hynix Inc. 3D multi-layer non-volatile memory device with planar string and method of programming
US10529429B2 (en) 2014-11-25 2020-01-07 SK Hynix Inc. Semiconductor memory device and method of operating the same
CN111384058A (zh) * 2018-12-28 2020-07-07 爱思开海力士有限公司 三维非易失性存储器装置及其制造方法
CN111384058B (zh) * 2018-12-28 2024-03-05 爱思开海力士有限公司 三维非易失性存储器装置及其制造方法

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