CN111384058A - 三维非易失性存储器装置及其制造方法 - Google Patents

三维非易失性存储器装置及其制造方法 Download PDF

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Abstract

三维非易失性存储器装置及其制造方法。一种半导体装置，其包括具有多个存储器串的存储块，多个存储器串中的每一个包括一个或更多个虚设晶体管，其中，根据每个存储器串的结交叠，包括在多个存储器串中的每个虚设晶体管被编程为不同的程度。

Description

三维非易失性存储器装置及其制造方法
技术领域
各种实施方式总地涉及非易失性存储器装置及其制造方法，更具体地，涉及具有改善的操作特性的非易失性存储器装置以及制造该非易失性存储器装置的方法。
背景技术
半导体存储器装置是由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)之类的半导体材料制成的储存装置。半导体存储器装置分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置在断电时丢失所存储的数据。易失性存储器装置的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置可以独立于电力的可用性地保存所存储的数据。非易失性存储器装置的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存通常可以分为NOR型存储器和NAND型存储器。
在非易失性存储器的制造阶段，蚀刻工艺可能不是完全均匀的，这导致焊盘的高度变化。此外，杂质从焊盘到沟道层的扩散导致结交叠的差异。存储器串之间的焊盘高度差异和结交叠差异导致操作的低效率。
发明内容
根据实施方式，一种半导体装置可以包括：存储块，其具有多个存储器串，多个存储器串中的每一个包括一个或更多个虚设晶体管，其中，包括在多个存储器串中的每个存储器串中的每个虚设晶体管根据每个存储器串的结交叠被编程为不同的程度。
根据实施方式，一种半导体装置可以包括：层叠结构，其包括字线、层叠在字线上的至少一条选择线、以及层叠在选择线上的至少一条虚设线；沟道层，其穿过层叠结构；以及焊盘，其形成为分别联接至沟道层，其中，虚设晶体管位于沟道层和虚设线的交叉处，并且虚设晶体管根据每个焊盘的高度被编程为不同的程度。
根据实施方式，一种制造半导体装置的方法可以包括：形成层叠结构；形成穿过层叠结构的开口；分别在开口中形成沟道层；以及在开口中形成联接到沟道层的焊盘，其中，每个存储器串包括一个或更多个虚设晶体管，并且一个或更多个虚设晶体管根据每个焊盘的高度被编程为不同的程度。
附图说明
现在将在下文中参照附图更全面地描述示例实施方式；然而，它们可以按照不同的形式来实施，并且不应该被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开将是彻底的和完整的，并且将示例性实施方式的范围完全传达给本领域技术人员。
在附图中，为了清楚例示，可能夸大了尺寸。应当理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终表示相似的元件。
图1是例示根据实施方式的半导体装置的配置的框图；
图2A至图2C是例示根据实施方式的半导体装置的存储器串的电路图；
图3例示了根据实施方式的存储器串MS按照三维形式布置的实施方式；
图4例示了根据实施方式的存储器串MS按照三维形式布置的实施方式；
图5A至图5C是例示根据实施方式的半导体装置的结构的截面图；
图6是例示根据实施方式的调整半导体装置的虚设晶体管的阈值电压的方法的流程图；
图7是例示虚设晶体管被编程的程度的曲线图；
图8A至图8F是例示根据实施方式的制造半导体装置的方法的截面图；
图9是例示根据实施方式的存储器系统的配置的框图；
图10是例示根据实施方式的存储器系统的配置的框图；以及
图11是例示根据实施方式的计算系统的配置的框图。
具体实施方式
各种实施方式针对具有改善的操作特性的半导体装置，以及该半导体装置的制造方法。
在下文中，将参照附图描述实施方式的各种示例。在以下描述中，为了简单和简洁，可能省略了对相关功能和构造的详细说明。另外，它们可以以不同的形式体现，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式，以使得本公开将是彻底和完整的，并且将示例实施方式的范围完全传达给本领域技术人员。
在下面的描述中，应当注意，将仅描述理解根据本公开的操作所需的部分，并且将省略其余部分的描述，以免模糊本发明的要旨。然而，本公开可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式以在本公开所属领域的技术人员可以容易地施行本公开的技术构思的程度上详细地描述本公开。
还应注意，在本说明书中，“连接/联接”不仅指代一个组件“直接联接”另一组件，而且还指代通过中间组件“间接联接”另一组件。在说明书中，当一元件被称为“包括”或“包含”组件时，它并不排除其它组件，而是可以进一步包括其它组件，除非在上下文中特别指出相反的描述。
图1是例示根据实施方式的半导体装置100的配置的框图。参照图1，半导体装置100可以包括单元阵列110和外围电路120。
单元阵列110可以包括多个存储器串，并且多个存储器串可以在相对于基板的水平方向或垂直方向上布置。另外，单元阵列110可以包括多个存储块，并且多个存储块中的每一个可以包括多个页。例如，半导体装置100可以以存储块为单位执行擦除操作并以页为单位执行编程操作或读取操作。
单元阵列110可以通过行线RL联接到地址解码器121，并且通过列线CL联接到读写电路123。行线RL可以是字线，列线CL可以是位线。然而，术语“字线”和“位线”可以是彼此相对的。换句话说，行线可以是位线，列线可以是字线。
外围电路120可以包括地址解码器121、读写电路123、输入/输出电路124和控制逻辑125。
控制逻辑125可以联接到地址解码器121、读写电路123以及输入/输出电路124。控制逻辑125可以从输入/输出电路124接收命令CMD和地址ADDR。根据接收到的命令CMD，控制逻辑125控制地址解码器121和读写电路123以执行内部操作。
地址解码器121可以通过行线RL联接到单元阵列110。地址解码器121可以通过字线、虚设线、源极选择线和漏极选择线联接到单元阵列110。此外，根据控制逻辑125，地址解码器121可以控制行线RL。换句话说，当地址解码器121从控制逻辑125接收地址ADDR时，地址解码器121可以对地址ADDR进行解码，并且可以根据接收到的地址ADDR来选择单元阵列110的存储块之一。
如前所述，半导体装置100的编程操作和读取操作可以以页为单位执行。因此，对于编程操作和读取操作，地址ADDR可以包括块地址和行地址，其指定要选择哪个页。地址解码器121可以对接收到的地址ADDR中包括的块地址进行解码，并且根据解码后的块地址来选择对应的存储块。地址解码器121可以对接收到的地址ADDR中包括的行地址进行解码，并根据解码后的行地址选择被选存储块中的一个页。
此外，可以以存储块为单位执行半导体装置100的擦除操作。因此，在擦除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并根据解码后的块地址选择对应的存储块。
读写电路123可以通过列线CL联接到单元阵列110。当控制逻辑125提供信号以执行编程操作时，读写电路123可以将从输入/输出电路124接收的数据DATA传送到列线CL，并且可以根据传送的数据DATA来对基于地址ADDR选择的被选页的存储器单元ADDR进行编程。数据DATA可以是多位数据。另外，可以通过单级单元(SLC)方法或多级单元(MLC)方法对存储器单元进行编程。
当控制逻辑125提供信号以执行读取操作时，读写电路123可以通过列线CL从基于地址ADDR选择的被选页的存储器单元中读取数据DATA，并且将读取的数据DATA输出到输入/输出电路124。
此外，当控制逻辑125提供信号以执行擦除操作时，读写电路123可以使列线CL浮置。编程操作和擦除操作可以包括验证操作，该验证操作对编程操作和擦除操作的成功程度进行验证。可以与读取操作类似地执行验证操作。
图2A至图2C是例示根据实施方式的半导体装置的存储器串MS的电路图。
参照图2A至图2C，存储器串MS可以联接在位线BL和源极线SL之间。存储器串MS可以包括至少一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。另外，存储器串MS还可以包括联接在位线BL与漏极选择晶体管DST之间或者源极线SL与源极选择晶体管SST之间的一个或更多个虚设晶体管D_DT或S_DT。
参照图2A，存储器串MS可以包括彼此串联联接的漏极侧虚设晶体管D_DT、至少一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。参照图2B，存储器串MS可以包括彼此串联联接的至少一个漏极选择晶体管DST、多个存储器单元MC、至少一个源极选择晶体管SST和源极侧虚设晶体管S_DT。另外，参照图2C，存储器串MS可以包括彼此串联联接的漏极侧虚设晶体管D_DT、至少一个漏极选择晶体管DST、多个存储器单元MC、至少一个源极选择晶体管SST以及至少一个源极侧虚设晶体管S_DT。一个存储器串MS中包括的漏极侧虚设晶体管D_DT的数量可以与源极侧虚设晶体管S_DT的数量相同或不同。
存储器单元MC的栅极可以联接到字线WL。驱动所需的字线电压(诸如编程电压、通过电压和读取电压)可以被施加到字线WL。漏极侧虚设晶体管D_DT的栅极可以联接至漏极侧虚设线D_DL。源极侧虚设晶体管S_DT的栅极可以联接至源极侧虚设线S_DL。驱动所需的电压(诸如编程电压、通过电压、读取电压和接地电压)可以被施加到虚设线D_DL或S_DL中的每一者。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL。源极选择晶体管SST的栅极可以联接至源极选择线SSL。
根据如上所述的结构，漏极侧虚设晶体管D_DT可以位于位线BL与漏极选择晶体管DST之间。换句话说，与位线BL相邻的晶体管可以用作虚设晶体管。因此，当漏极选择晶体管DST控制存储器串MS与位线BL之间的联接时，漏极侧虚设晶体管D_DT可以用作缓冲器。
源极侧虚设晶体管S_DT可以位于源极线SL与源极选择晶体管SST之间。换句话说，与源极线SL相邻的晶体管可以用作虚设晶体管。因此，当源极选择晶体管SST控制存储器串MS与源极线SL之间的联接时，源极侧虚设晶体管S_DT可以用作缓冲器。
另外，单元阵列可以包括多个存储块，并且每个存储块可以包括多个存储器串MS。存储器串MS可以具有彼此不同的物理结构，诸如焊盘的高度以及沟道结构的结交叠。另外，物理结构的差异可能引起诸如阈值电压之类的电特性的差异。因此，实施方式提供了一种措施来补偿由于存储器串的物理结构差异而引起的电特性差异。
根据实施方式，可以将包括在每个存储器串MS中的虚设晶体管D_DT/S_DT编程为不同的程度。例如，根据存储器串MS的物理结构，可以将虚设晶体管D_DT/S_DT编程为不同的程度。因此，虚设晶体管D_DT/S_DT可以具有均匀的阈值电压。
由此，可以改善半导体装置的操作特性并且可以提高数据的可靠性。
图3例示了根据实施方式的存储器串MS按照三维形式布置的实施方式。单元阵列可以包括多个存储块BLK，并且每个存储块BLK可以包括按照三维形式布置的存储器单元MC。
参照图3，存储块BLK可以包括联接在位线BL1至BLm与源极线SL之间的多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可以在+Z方向上延伸。换句话说，+Z方向可以是存储器单元MC层叠的方向。进而，+Y方向可以是位线BL1至BLm延伸的方向，+X方向可以是字线WL延伸的方向。这里，m可以为2或更大的整数。
存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括顺序层叠的至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。此外，在实施方式中，存储器串MS11至MS1m和MS21至MS2m中的每一个还可以包括联接在位线BL1至BLm与漏极选择晶体管DST之间的至少一个漏极侧虚设晶体管D_DT，联接在源极线SL和源极选择晶体管SST之间的至少一个源极侧虚设晶体管S_DT，或者漏极侧虚设晶体管D_DT和源极侧虚设晶体管S_DT二者。然而，可以改变包括在存储器串MS11至MS1m和MS21至MS2m中的每一个中的虚设晶体管D_DT/S_DT的数量、位置等。例如，存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中包括的漏极侧虚设晶体管D_DT的数量和源极侧虚设晶体管S_DT的数量可以彼此相同或不同。
存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中包括的至少一个源极侧虚设晶体管S_DT可以串联联接在源极选择晶体管SST和源极线SL之间。另外，位于相同水平的源极侧虚设晶体管S_DT可以联接到相同的源极侧虚设线S_DL。
存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中包括的至少一个漏极侧虚设晶体管D_DT可以串联联接在漏极选择晶体管DST和位线BL之间。另外，位于相同水平并且沿+X方向布置在同一行上的漏极侧虚设晶体管D_DT可以连接到相同的漏极侧虚设线D_DL。因此，位于相同水平但沿+X方向布置在不同行上的漏极侧虚设晶体管D_DT可以连接到不同的漏极侧虚设线D_DL。
存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中包括的存储器单元MC可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。另外，相同水平的存储器单元MC可以联接到相同的字线WL。
存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中包括的源极选择晶体管SST可以串联联接在源极侧虚设晶体管S_DT和存储器单元MC之间。另外，处于相同水平的源极选择晶体管SST可以联接至相同的源极选择线SSL。
同样地，存储器串MS11至MS1m和MS21至MS2m中的一个存储器串中包括的漏极选择晶体管DST可以串联联接在漏极侧虚设晶体管D_DT与存储器单元MC之间。另外，位于相同水平并且在+X方向上布置在相同行中的漏极选择晶体管DST可以联接到相同的漏极选择线DSL。因此，位于相同水平但沿+X方向布置在不同行上的漏极选择晶体管DST可以联接至不同的漏极选择线DSL。
图4例示了根据实施方式的存储器串MS按照三维形式布置的实施方式。单元阵列可以包括多个存储块BLK，并且每个存储块BLK可以包括按照三维形式布置的存储器单元MC。
参照图4，存储块BLK可以包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括分别串联连接的至少一个源极侧虚设晶体管S_DT、至少一个源极选择晶体管SST、多个存储器单元MC、至少一个管式晶体管PT、多个存储器单元MC、至少一个漏极选择晶体管DST和至少一个漏极侧虚设晶体管D_DT。存储器串MS11至MS1m和MS21至MS2m中的每一个可以按照U形状布置，从而使得源极侧虚设晶体管S_DT和源极选择晶体管SST分别位于与漏极侧虚设晶体管D_DT和漏极选择晶体管DST近似的水平处。
管式晶体管PT可以联接漏极侧的存储器单元MC和源极侧的存储器单元MC。另外，存储器串MS11至MS1m和MS21至MS2m中的每一个的管式晶体管PT的栅极可以联接至管线PL。
除了以上参照图4所描述的结构之外的结构与参照图3所描述的结构相似。因此，本文省略了重复的描述。
图5A至5C是例示根据实施方式的半导体装置的结构的截面图。
参照图5A至图5C，层叠结构ST可以包括彼此交替层叠的导电层11和绝缘层12。层叠结构ST也可以包括在层叠体的最上层上的硬掩模层13。硬掩模层13可以包括氮化物、碳等。另外，导电层11可以包括多晶硅、钨、金属等。
导电层11可以是字线WL、漏极选择线DSL、源极选择线SSL、漏极侧虚设线D_DL或源极侧虚设线S_DL。例如，至少一条选择线DSL/SSL可以在字线WL上，并且至少一条虚设线D_DL/S_DL可以在选择线DSL/SSL上。
层叠结构ST可以包括在层叠方向上延伸的开口OP。层叠方向可以是导电层11和绝缘层12交替层叠的方向，或者是相对于基板(未示出)的表面的垂直方向。
沟道结构CH可以分别形成在每个开口OP中。另外，可以在沟道结构CH和层叠结构ST之间插置存储器层14。存储器层14可以包围每个沟道层15的侧壁。另外，存储器层14可以包括电荷阻挡层14A、数据储存层14B和隧道绝缘层14C中的至少一个。例如，数据储存层14B可以包括浮栅、电荷捕获材料、可变电阻材料、纳米结构等。
每个沟道结构CH可以包括沟道层15、间隙填充层16和焊盘17。每个沟道结构CH形成在单个开口OP中。间隙填充层16可以形成在沟道层15中，使得沟道层15围绕间隙填充层16。间隙填充层16可以包括绝缘材料。
焊盘17可以位于间隙填充层16上，并且焊盘17和间隙填充层16中的每一个可以联接到沟道层15，使得沟道层15围绕焊盘17。
参照图5A和图5B，可以在由沟道层15限定的空间中形成焊盘17，并且焊盘17的侧壁可以与沟道层15的内壁接触。参照图5C，沟道层15的上表面和间隙填充层16的上表面可以位于基本相同的水平，并且焊盘17可以位于沟道层15和间隙填充层16的上方。根据图5C所示的实施方式，焊盘17的下表面和沟道层15的上表面可以彼此接触。
焊盘17可以包括具有比沟道层15高的杂质浓度的P型杂质或N型杂质。此外，沟道层15可以不包括杂质或者可以包括浓度比焊盘17低的杂质。例如，焊盘17可以是以高浓度掺杂有N型杂质的多晶硅层，而沟道层15可以是未掺杂的多晶硅层或以低浓度掺杂有N型杂质的多晶硅层。
基于此结构，包括在一个存储器串MS中的存储器单元MC、选择晶体管DST/SST和虚设晶体管D_DT/S_DT共享沟道结构CH。具体地，选择晶体管DST/SST可以位于沟道层15和选择线DSL/SSL的交叉，并且虚设晶体管D_DT/S_DT可以位于沟道层15和虚设线D_DL/S_DL的交叉。换句话说，每个存储器串可以包括沿着沟道层15层叠的存储器单元MC、至少一个选择晶体管DST/SST和至少一个虚设晶体管D_DT/S_DT。
每个存储器单元MC可以包括沟道层15、存储器层14和栅极。另外，选择晶体管DST/SST和虚设晶体管D_DT/S_DT可以具有与存储器单元MC类似的结构。换句话说，虚设晶体管D_DT/S_DT可以包括沟道层15、存储器层14和栅极。在虚设晶体管D_DT/S_DT中，存储器层14可以用作栅极绝缘层。
由于焊盘17包括浓度比沟道层15高的杂质，所以焊盘17可以用作虚设晶体管D_DT/S_DT或选择晶体管DST/SST的结。另外，当焊盘17中的杂质扩散到沟道层15中时，沟道层15中杂质扩散的区域也可以与焊盘17一起用作结。
因此，存储器串MS或虚设晶体管D_DT/S_DT的电特性可以根据焊盘17的高度H或沟道结构CH的结交叠而变化。结交叠可以指在沟道结构CH中形成结的区域。换句话说，结交叠可以基本上是指焊盘的高度H以及焊盘17中的杂质扩散到沟道层15中的区域。
参照图5A和图5C，焊盘17的下表面可以位于比虚设线D_DL/S_DL的上表面更高的水平。相反，参照图5B，焊盘17的下表面可以位于比虚设线D_DL/S_DL的下表面更低的水平，并且焊盘17可以与虚设线D_DL/S_DL和选择线DSL/SSL交叠。图5B所示的沟道结构CH可以具有比图5A和图5C中的每一个所示的沟道结构CH具有更大的结交叠和更大的焊盘高度H的结构。
根据物理结构的差异，对应于图5B的存储器串和对应于图5A和图5C中的每一个的存储器串可以具有彼此不同的电特性。例如，当沟道结构CH的结交叠大于参考值时，如图5B所示，虚设晶体管D_DT/S_DT或选择晶体管DST/SST可以具有比参考值低的阈值电压。在编程操作期间可能会增加泄露电流，或者在擦除操作期间可能会产生过多的栅极感应漏极泄露(GIDL)电流或带间隧穿(BTBT)电流。“参考值”可以指设计时的目标值。然而，由于工艺限制和其它变量，结交叠、阈值电压、焊盘的高度H等可能与参考值不同。
因此，根据实施方式，当执行擦除操作、编程操作或读取操作时，可以依据虚设晶体管D_DT/S_DT的阈值电压、焊盘17的高度H、或者沟道结构CH的结交叠来使用不同电平的偏置。因此，具有不同物理结构或不同电特性的存储器串可以具有均匀的操作特性。例如，具有不同物理结构或不同阈值电压的虚设晶体管D_DT/S_DT可以具有基本相同的操作特性。
另外，根据实施方式，根据诸如焊盘17的高度H和沟道结构CH的结交叠之类的物理结构的差异，可以将虚设晶体管D_DT/S_DT编程为不同的程度。因此，具有不同物理结构的虚设晶体管D_DT/S_DT可以具有均匀的阈值电压。
图6是例示根据实施方式的调整半导体装置的虚设晶体管的阈值电压的方法的流程图。图7是例示虚设晶体管被编程的程度的曲线图。
参照图6，步骤S610包括检查存储器串MS的特性。可以通过检查虚设晶体管D_DT/S_DT的物理结构(焊盘17的高度或结交叠)或电特性(阈值电压)来检查存储器串MS的特性。
在步骤S610之后，步骤S620对包括在每个存储器串MS中的虚设晶体管D_DT/S_DT进行编程。具体地，可以根据存储器串MS的特性将虚设晶体管D_DT/S_DT编程为彼此不同的程度。根据焊盘17的高度或结交叠，可以对虚设晶体管D_DT/S_DT进行更多编程或更少编程。由此，具有不同物理结构的虚设晶体管D_DT/S_DT可以具有均匀的阈值电压值。
参照图7，考虑焊盘17的高度、结交叠或虚设晶体管D_DT/S_DT的阈值电压，虚设晶体管D_DT/S_DT可以被编程pgm或者被负编程neg_pgm。
例如，当焊盘17的高度或结交叠大于参考值时，或者虚设晶体管D_DT/S_DT的阈值电压小于参考值时，虚设晶体管D_DT/S_DT可以被编程pgm。当焊盘17的高度或结交叠增大时，可以对虚设晶体管D_DT/S_DT进行更多编程。当阈值电压降低时，虚设晶体管D_DT/S_DT也可以被更多地编程。换句话说，可以根据焊盘17的高度或结交叠，以不同的深度来编程虚设晶体管D_DT/S_DT。
在另一示例中，当焊盘17的高度或结交叠小于参考值或者虚设晶体管D_DT/S_DT的阈值电压大于参考值时，虚设晶体管D_DT/S_DT可以被负编程neg_pgm。。当焊盘17的高度或结交叠减小时，虚设晶体管D_DT/S_DT可以被更多地负编程neg_pgm。当阈值电压很大时，虚设晶体管D_DT/S_DT也可以被更多地负编程neg_pgm。换句话说，根据焊盘17的高度或结交叠，虚设晶体管D_DT/S_DT可以被负编程至不同的深度。当虚设晶体管被负编程时，可以使用擦除脉冲。
因此，具有不同物理结构的存储器串MS可以具有统一的电特性。例如，包括在每个存储器串MS中的虚设晶体管D_DT/S_DT可以具有均匀的阈值电压Vth。
图8A至图8F是例示根据实施方式的制造半导体装置的方法的截面图。
参照图8A，可以形成层叠结构ST。层叠结构ST可以包括交替层叠的第一材料层21和第二材料层22。另外，层叠结构ST可以在其最上层包括硬掩模层23。可以提供第一材料层21以形成存储器单元、选择晶体管、虚设晶体管等的栅极。此外，可以提供第二材料层22以使层叠的栅极彼此绝缘。硬掩模层23和第一材料层21可以包括相同的材料。
第一材料层21可以包括相对于第二材料层22具有高蚀刻选择性的材料。例如，每个第一材料层21可以是包括氮化物的牺牲层，并且每个第二材料层22可以是包括氧化物的绝缘层。另选地，第一材料层21可以是包括多晶硅、钨等的导电层，第二材料层22可以是包括氧化物等的绝缘层。在另一示例中，每个第一材料层21可以是包括掺杂的多晶硅的导电层，并且每个第二材料层22可以是包括未掺杂的多晶硅的牺牲层。
随后，通过贯穿层叠结构来形成开口OP。每个开口OP的宽度可以在整个开口OP中是均匀的，或者每个开口OP可以具有从其上部向下部减小的宽度。
参照图8B，可以在每个开口OP中形成存储器层24。具体地，存储器层24可以形成为与开口OP的表面接触，符合开口OP的形状。存储器层24也可以形成在层叠结构ST的上表面上。在实施方式中，可以顺序地形成电荷阻挡层24A、数据储存层24B和隧道绝缘层24C。
随后，可以在开口OP中的存储器层24的表面(包括层叠结构的上表面)上形成沟道层25。
随后，可以在开口OP中的沟道层25的表面(包括层叠结构的上表面)上形成间隙填充层26。间隙填充层26可以完全填充每个开口OP。尽管在图8B中未示出，但是间隙填充层26可以在其中包括空隙。
参照图8C，可以蚀刻间隙填充层26，从而再次打开开口OP的一部分。在另一个实施方式中，可以与间隙填充层26一起蚀刻沟道层25。间隙填充层26的上表面和沟道层25的上表面可以基本位于相同的水平。
间隙填充层26被蚀刻到的深度确定焊盘的高度。开口OP的再次打开的区域是在随后的工艺中要形成焊盘的区域。在后续工艺期间，可以在开口OP的再次打开的区域处形成焊盘。因此，可以根据间隙填充层26被蚀刻到的深度来确定焊盘的高度。当间隙填充层26被蚀刻时，沟道层25也可以被蚀刻。根据图8C示出的实施方式，间隙填充层26的上表面和沟道层25的上表面可以位于大致相同的水平。
参照图8D，可以在开口OP中以及在层叠结构ST的上表面上的沟道层25上形成焊盘层27。焊盘层27可以在形成过程中或在其形成之后使用原位方法掺杂有杂质。
参照图8E，可以将焊盘层27、沟道层25和存储器层24平坦化，直到露出层叠结构ST的上表面为止。例如，可以通过化学机械抛光(CMP)工艺来执行平坦化工艺。在平坦化之后，可以形成焊盘27A。
参照图8F，第一材料层21或第二材料层22可以被第三材料层28替换。例如，当第一材料层21是牺牲层而第二材料层22是绝缘层时第三材料层28可以是导电层。在另一示例中，当第一材料层21是导电层并且第二材料层22是绝缘层时，第三材料层28可以是硅化物层。在另一示例中，当第一材料层21是导电层并且第二材料层22是牺牲层时，第二材料层22可以被绝缘层替换。
因此，可以形成沿着沟道层25层叠的存储器单元MC、至少一个选择晶体管DST/SST和至少一个虚设晶体管D_DT/S_DT。
由于制造工艺的限制，每个焊盘27A的高度和结交叠可能不同于参考值，或者可能不均匀。因此，可以检查存储器串MS的特性，并且可以根据特性执行校正操作。例如，可以在测试晶圆时执行特性检查和校正。
首先，可以检查存储器串MS的物理特性或电特性。
例如，可以测量读取操作期间的电流量，使得可以估计焊盘27A的高度或结交叠。可以测量根据施加到虚设线D_DL/S_DL的偏置的电平变化的电流变化。参照表1，可以将位线电压(Vbl)施加到位线BL，可以将通过电压(Vpass)施加到字线WL，可以将导通电压(例如，4.5V的电压)施加到漏极选择线DSL和源极选择线SSL，并且可以将接地电压(0V)施加到源极线SL。另外，可以在施加到漏极侧虚设线D_DL的电压被分成4V/5V/6V/7V/8V的同时测量电流量。
[表1]
Figure BDA0002215879130000121
Figure BDA0002215879130000131
具体地，漏极侧虚设晶体管D_DT基于偏置电压电平(4V/5V/6V/7V/8V)而导通或截止，并且基于漏极侧虚设晶体管D_DT的导通或截止，电流量改变。因此，电流量有助于确定漏极侧虚设晶体管D_DT在哪个偏置电压电平下导通，由此能够估计焊盘17的高度或结交叠。具体地，当较低的偏置电压电平使漏极侧虚设晶体管D_DT导通时，焊盘高度和结交叠大于参考值。因此，当仅较高的偏置电压电平使漏极侧虚设晶体管D_DT导通时，焊盘高度和结交叠小于参考值。
尽管在表1中示出了其中存储器串包括漏极侧虚设晶体管D_DT的示例，但是它也可以应用于其中存储器串包括源极侧虚设晶体管S_DT的示例。为了测量源极侧虚设晶体管S_DT的特性，可以在将导通电压(例如，4.5V的电压)施加到源极选择线SSL并且将施加到源极侧虚设线S_DL的电压改变为7V/8V/9V/10V的同时测量电流量。
在具有表1中所示的类似条件的另一个示例中，可以将参考电压(例如，7V的电压)施加到漏极侧虚设线D_DL，并且可以将流过的电流量与参考值进行比较。当电流量小于参考值时，可以确定焊盘27A的高度或结交叠小。当电流量大于参考值时，可以确定焊盘27A的高度或结交叠大。参考值可以是如果焊盘27A的高度或结交叠对应于设计时的目标值则当将参考电压(例如，7V的电压)施加到漏极侧虚设线D_DL时流过的电流量。
尽管在表1中示出了存储器串包括漏极侧虚设晶体管D_DT的示例，但是它也可以应用于其中存储器串包括源极侧虚设晶体管S_DT的示例。为了测量源极侧虚设晶体管S_DT的特性，可以在将参考电压(例如，7V的电压)施加到源极侧虚设线S_DL时将流过的电流量与参考值进行比较。
在另一示例中，可以通过测量虚设晶体管D_DT/S_DT和与其相邻的选择晶体管DST/SST的阈值电压来估计焊盘27A的高度或结交叠。表2示出了当单个存储器串包括三个漏极选择晶体管DST0、DST1和DST2以及一个漏极侧虚设晶体管D_DT并且漏极选择晶体管DST0、DST1和DST2以及漏极侧虚设晶体管D_DT顺序地层叠时测量漏极侧虚设晶体管D_DT和漏极选择晶体管DST0、DST1和DST2中的每一个的阈值电压的示例。
[表2]
阈值电压
D_DT -2V
DST2 -0.1V
DST1 0V
DST0 0.2V
可以根据测量到的值来检查漏极侧虚设晶体管D_DT与漏极选择晶体管DST0、DST1和DST2之间的阈值电压的变化。根据上述制造工艺，漏极侧虚设晶体管D_DT和漏极选择晶体管DST0、DST1和DST2可以具有基本相同的结构，但是可以分别具有不同的结。换句话说，每个晶体管的阈值电压可以根据沟道结构的结交叠或焊盘27A的高度而变化。例如，当焊盘27A的高度或结交叠大时，晶体管的阈值电压可以为低。因此，可以通过反向估计值来分析晶体管D_DT、DST0、DST1和DST2中的每一个的阈值电压的变化趋势来估计焊盘27A的高度或结交叠。
例如，假设阈值电压的参考值为0V。基于该假设，漏极侧虚设晶体管D_DT的阈值电压为-2V，低于基准值0V。因此，可以确定焊盘17的高度或结交叠大于参考值，并且将保持为虚设晶体管。此外，由于漏极选择晶体管DST2和DST1分别具有-0.1V和0V的阈值电压，因此可以确定焊盘17或结交叠形成为对应于漏极选择晶体管DST1的深度。因此，基于表2和基准值为0V的假设，调整漏极侧虚设晶体管D_DT的数量，以将D_DT、DST2和DST1设定为虚设晶体管。
可以通过组合上述实施方式来估计焊盘27A的高度或结交叠。
随后，可以使用焊盘27A的估计高度或估计的结交叠来调整擦除操作、编程操作或读取操作的偏置电平。可以通过参照图6描述的方法来调整偏置电平。例如，当焊盘27A的高度或结交叠大时，可以将施加到虚设线D_DL/S_DL的偏置调整为低，并且当焊盘27A的高度或结交叠小时，可以将施加于虚设线D_DL/S_DL上的偏置调整为大。随后，可以将调整后的偏置值存储在熔丝电路、存储器单元等中。
另选地，可以通过使用焊盘27A的估计高度或估计的结交叠将虚设晶体管D_DT/S_DT编程为不同的程度。可以通过参照图6和图7描述的方法来对虚设晶体管D_DT/S_DT进行编程。例如，当焊盘27A的高度或结交叠大于参考值时，可以对虚设晶体管D_DT/S_DT进行编程以增加其阈值电压。另外，当焊盘27A的高度或结交叠小于参考值时，虚设晶体管D_DT/S_DT可以被负编程以减小其阈值电压。
可以在调整偏置之后再次估计焊盘27A的高度或结交叠。然后可以根据推测的结果再次调整偏置。例如，可以通过测量电流的方法来调整偏置，然后可以通过测量阈值电压的方法来再次调整偏置。
根据如上所述的制造方法，即使当存储器串MS具有彼此不同的焊盘27A或结交叠时，也可以通过校正操作来提供具有均匀操作特性的半导体装置。
图9是例示根据实施方式的存储器系统1000的配置的框图。参照图9，存储器系统1000可以包括存储器装置100'和控制器200。
控制器200可以通过通道CH来控制存储器装置100'，并且存储器装置100'可以响应于控制器200的控制而操作。存储器装置100'可以包括包含多个存储块的存储器单元阵列。根据实施方式，存储器装置100'可以是上述的半导体装置100或闪存装置。
控制器200可以响应于来自主机300的请求而控制存储器装置100'。另外，存储器装置100'可以通过通道CH从控制器200接收命令和地址并访问响应于该地址从存储器单元阵列中选择的区域。换句话说，存储器装置100'可以在地址选择的区域上执行与命令相对应的内部操作。
另外，控制器200可以控制存储器装置100'以执行编程操作、读取操作或擦除操作。在编程操作期间，控制器200可以通过通道CH向存储器装置100'提供编程命令、地址和数据，并且存储器装置100'可以用数据对地址选择的区域进行编程。在擦除操作期间，控制器200可以通过通道CH向存储器装置100'提供擦除命令和地址，并且存储器装置100'可以擦除在地址选择的区域中存储的数据。在读取操作期间，控制器200可以通过通道CH向存储器装置100'提供读取命令和地址，并且存储器装置100'可以从地址选择的区域中读取数据。此读取操作可以包括用作编程操作或擦除操作所需的验证的读取操作，以及为了读取和输出存储在存储器单元中的数据而执行的读取操作。
图10是例示根据实施方式的存储器系统2000的配置的框图。参照图10，存储器系统2000可以包括存储器装置2100和控制器2200。
存储器装置2100可以是半导体装置并且包括多个存储器芯片。多个存储器芯片可以被分成多个组。多个组可以分别通过第一信道CH1至第k信道CHk与控制器2200通信。可以以与以上参照图1描述的半导体装置100类似的方式来配置和操作每个存储器芯片。
每个组可以被配置为通过单个公共信道与控制器2200通信。控制器2200可以以与以上参照图9描述的控制器200基本相同的方式配置，并且被配置为通过多个通道CH1至CHk控制存储器装置2100的多个存储器芯片。可以修改存储器系统2000，以使得单个存储器芯片可以联接到单个通道。
控制器2200和存储器装置2100可以被集成到单个半导体装置中。根据实施方式，控制器2200和存储器装置2100可以被集成到单个半导体装置中以形成存储卡。例如，控制器2200和存储器装置2100可以集成到单个半导体装置中，并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存(UFS)等的存储卡。
控制器2200和存储器装置2100可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括用于将数据存储在存储器中的储存装置。当存储器系统2000用作SSD时，可以显著提高联接到存储器系统2000的主机Host的操作速率。
在另一示例中，可以将存储器系统2000设置为诸如以下各项的电子装置的各种元件之一：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等。
图11是例示根据实施方式的计算系统3000的配置的框图。参照图11，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电联接到中央处理单元3100、RAM3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可以存储在存储器系统2000中。
存储器装置2100可以通过控制器2200联接到系统总线3500，或者直接联接到系统总线3500。当存储器装置2100直接联接到系统总线3500时，控制器2200的功能可以由中央处理单元3100和RAM 3200执行。
计算系统3000可以包括参照图10描述的存储器系统2000或参照图9描述的存储器系统1000。此外，计算系统3000可以包括以上参照图9和10描述的存储器系统1000和2000两者。
根据实施方式，可以提供具有改善的操作特性和可靠性的半导体装置以及该半导体装置的制造方法。
本文已经公开了实施方式的示例，并且尽管采用了特定术语，但是在不脱离本发明的精神和范围的情况下，可以对上述实施方式的示例进行形式和细节上的各种改变。因此，本领域技术人员将理解，本发明的范围不应限于上述实施方式的示例，而是可以覆盖所附权利要求及其等同物的范围。
相关申请的交叉引用
本申请要求于2018年12月28日在韩国知识产权局提交的韩国专利申请No.10-2018-0172231的优先权，该申请的全部公开内容通过引用合并于此。

Claims (20)

1.一种半导体装置，该半导体装置包括：
存储块，所述存储块包括多个存储器串，所述多个存储器串中的每一个包括一个或更多个虚设晶体管，
其中，所述多个存储器串中的每一个中包括的每个所述虚设晶体管根据每个所述存储器串的结交叠而被编程为不同的程度。
2.根据权利要求1所述的半导体装置，其中，所述多个存储器串中的每一个包括至少一个漏极选择晶体管、多个存储器单元、至少一个源极选择晶体管和所述虚设晶体管，并且
其中，所述虚设晶体管联接在位线和所述漏极选择晶体管之间或者源极线和所述源极选择晶体管之间。
3.根据权利要求1所述的半导体装置，其中，所述多个存储器串中的每一个包括沟道结构，所述沟道结构包括结，并且所述结交叠是指在所述沟道结构中形成所述结的范围。
4.根据权利要求1所述的半导体装置，其中，所述虚设晶体管当中的所述结交叠小于参考值的虚设晶体管被负编程。
5.根据权利要求4所述的半导体装置，其中，具有更小的结交叠的虚设晶体管被更多地负编程。
6.根据权利要求1所述的半导体装置，其中，所述虚设晶体管当中的所述结交叠大于参考值的虚设晶体管被编程。
7.根据权利要求6所述的半导体装置，其中，具有更大的结交叠的虚设晶体管被更多地编程。
8.一种半导体装置，该半导体装置包括：
层叠结构，所述层叠结构包括字线、层叠在所述字线上的至少一条选择线、以及层叠在所述选择线上的至少一条虚设线；
沟道层，所述沟道层穿过所述层叠结构；以及
多个焊盘，多个所述焊盘被形成为分别联接到所述沟道层，
其中，多个虚设晶体管位于所述沟道层和所述至少一条虚设线的交叉处，并且多个所述虚设晶体管根据每个所述焊盘的高度而被编程为不同的程度。
9.根据权利要求8所述的半导体装置，其中，多个所述虚设晶体管当中的包括高度小于参考值的焊盘的虚设晶体管被负编程为具有低阈值电压。
10.根据权利要求9所述的半导体装置，其中，当所述焊盘的高度较小时，所述虚设晶体管被更多地负编程。
11.根据权利要求8所述的半导体装置，其中，多个所述虚设晶体管当中的包括高度大于参考值的焊盘的虚设晶体管被编程为具有大的阈值电压。
12.根据权利要求11所述的半导体装置，其中，当所述焊盘的高度较大时，所述虚设晶体管被更多地编程。
13.根据权利要求8所述的半导体装置，其中，所述焊盘具有比所述沟道层高的杂质浓度。
14.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构；
形成穿过所述层叠结构的多个开口；
分别在多个所述开口中形成沟道层；以及
在所述开口中形成联接到所述沟道层的多个焊盘，
其中，每个存储器串包括一个或更多个虚设晶体管，并且所述一个或更多个虚设晶体管根据每个所述焊盘的高度而被编程为不同的程度。
15.根据权利要求14所述的方法，该方法还包括以下步骤：
在所述沟道层中形成间隙填充层；以及
蚀刻所述间隙填充层，
其中，在所述间隙填充层被蚀刻的区域形成所述焊盘。
16.根据权利要求14所述的方法，其中，所述一个或更多个虚设晶体管当中的包括高度小于参考值的焊盘的虚设晶体管被负编程以减小阈值电压。
17.根据权利要求16所述的方法，其中，具有更小高度的焊盘的虚设晶体管被更多地负编程。
18.根据权利要求14所述的方法，其中，所述一个或更多个虚设晶体管当中的包括高度大于参考值的焊盘的虚设晶体管被编程以增加阈值电压。
19.根据权利要求18所述的方法，其中，具有更大高度的焊盘的虚设晶体管被更多地编程。
20.根据权利要求14所述的方法，其中，所述焊盘具有比所述沟道层高的杂质浓度。
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