CN114822661A - 存储装置的操作方法、非易失性存储装置及存储系统 - Google Patents

Abstract

本申请的实施方式提供一种存储装置的操作方法、非易失性存储装置及存储系统。存储装置包括多个存储串，每个存储串包括依次串接的第一存储单元组、伪存储单元组和第二存储单元组，操作方法包括：通过向存储串的靠近第一存储单元组的一端施加第一预设电压，对第一存储单元组预编程操作或擦除操作；以及，在施加第一预设电压期间，通过向伪存储单元组的栅极施加第二预设电压，使伪存储单元组的沟道电势高于第一存储单元组的沟道电势。本申请实施方式可降低第一存储单元组的预编程/擦除阶段对第二存储单元组的影响。

Description

存储装置的操作方法、非易失性存储装置及存储系统

技术领域

本申请的实施方式涉及半导体技术领域，更具体地，涉及一种存储装置的操作方法、非易失性存储装置及存储系统。

背景技术

由于闪存存储器具有集成度高、存取速度快，易于擦除和重写等优点，其在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度，提出来三维存储器技术。随着三维存储器的堆叠层数的不断增加，三维存储器的结构由传统的单存储层组结构变为双存储层组结构。

对于双存储层组结构的三维存储器，其可以实现对两个存储层组分别进行擦除和编程操作，但两者之间容易相互影响。

发明内容

本申请的实施方式提供了一种存储装置的操作方法，存储装置包括多个存储串，每个存储串包括依次串接的第一存储单元组、伪存储单元组和第二存储单元组，操作方法包括：通过向存储串的靠近第一存储单元组的一端施加第一预设电压，对第一存储单元组进行预编程操作或擦除操作；以及，在施加第一预设电压期间，通过向伪存储单元组的栅极施加第二预设电压，使伪存储单元组的沟道电势高于第一存储单元组的沟道电势。

在本申请一个实施方式中，在施加第一预设电压期间，存储串的远离第一存储单元组的一端浮置。

在本申请一个实施方式中，施加第二预设电压的时长大于等于施加第一预设电压的时长。

在本申请一个实施方式中，第二预设电压的大小与第一预设电压的大小正相关。

在本申请一个实施方式中，在预编程操作期间，第一预设电压的大小为5-7V，第二预设电压的大小为5-7V。

在本申请一个实施方式中，在擦除操作期间，第一预设电压的大小为18-22V，第二预设电压的大小为14-16V。

在本申请一个实施方式中，存储串还包括与第一存储单元组串联的第一选择栅晶体管，操作方法还包括：在施加第一预设电压期间，通过向第一选择栅晶体管的栅极施加第三预设电压，在第一选择栅晶体管的源极或漏极与第一选择栅晶体管的栅极形成压差。

在本申请一个实施方式中，存储串还包括与第二存储单元组串联的第二选择栅晶体管；其中，在施加第一预设电压期间，第二选择栅晶体管的栅极浮置。

在本申请的一些实施方式中，在预编程操作期间，第三预设电压的大小为0V。

在本申请的一些实施方式中，在擦除操作期间，第三预设电压的大小为8-12V。

在本申请的一些实施方式中，操作方法还包括：在施加第一预设电压期间，向第一存储单元组中的存储单元的栅极施加第四预设电压；以及通过向第二存储单元组中的存储单元的栅极施加第五预设电压，保持第二存储单元组中的数据。

在本申请的一些实施方式中，在预编程操作期间，第五预设电压的大小为0V。

在本申请的一些实施方式中，在擦除操作期间，第五预设电压的大小为4-6V。

本申请的实施方式另一方面提供了一种非易失性存储装置，包括：存储块，包括多个存储串，每个存储串包括依次串接的第一存储单元组、伪存储单元组和第二存储单元组；外围电路，耦合到存储块，并被配置为：通过向存储串的靠近第一存储单元组的一端施加第一预设电压，对第一存储单元组进行预编程/擦除操作；以及，在施加第一预设电压期间，通过向伪存储单元组的栅极施加第二预设电压，使伪存储单元组的沟道电势高于第一存储单元组的沟道电势。

在本申请一个实施方式中，在施加第一预设电压期间，存储串的远离第一存储单元组的一端浮置。

在本申请一个实施方式中，存储串还包括与第一存储单元组串联的第一选择栅晶体管，外围电路还被配置为：在施加第一预设电压期间，通过向第一选择栅晶体管的栅极施加第三预设电压，在第一选择栅晶体管的源极或漏极与第一选择栅晶体管的栅极形成压差。

在本申请一个实施方式中，存储串还包括与第二存储单元组串联的第二选择栅晶体管；其中，在施加第一预设电压期间，第二选择栅晶体管的栅极浮置。

在本申请一个实施方式中，外围电路还被配置为：在施加第一预设电压期间，向第一存储单元组中的存储单元的栅极施加第四预设电压；以及通过向第二存储单元组中的存储单元的栅极施加第五预设电压，保持第二存储单元组中的数据。

本申请的实施方式另一方面提供了一种非易失性存储系统，包括：如上述实施方式提及的非易失性存储装置；以及耦合到存储装置并配置为控制存储装置的控制器。

根据本申请的实施方式，非易失性存储装置对第一存储单元组进行预编程/擦除操作的过程中，在施加第一预设电压的期间，通过向伪存储单元组施加第二预设电压，在伪存储单元组的沟道附近形成高电势，进而阻挡第一存储单元组在第一预设电压感应下产生的空穴传输至第二存储单元组，减少了进入第二存储单元组的空穴的数量，降低第一存储单元组的预编程操作/擦除操作对第二存储单元组的影响。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请实施方式的非易失性存储装置的示意性框图；

图2是根据本申请实施方式的存储块的等效电路图；

图3是根据图2示出的存储块的一部分的等效电路图；

图4是根据图3示出的存储串的部分结构示意图；

图5是根据本申请的实施方式的BL side GIDL预编程方法的电压波形示意图；

图6是根据本申请的实施方式的SL side GIDL预编程方法的电压波形示意图；

图7是本申请的实施方式中使用半块编程方法和整块编程方法的读取窗口边缘电压分布对比图；

图8是根据本申请实施方式的存储装置的操作方法的流程图；

图9是图5所示的BL side GIDL预编程方法产生的空穴流动示意图；

图10是图6所示的SL side GIDL预编程方法产生的空穴流动示意图；

图11是根据本申请的一实施方式的空穴流动示意图；

图12是根据本申请的另一实施方式的空穴流动示意图；

图13是根据本申请的一实施方式的存储装置执行预编程操作和编程操作的电压波形示意图；

图14是根据本申请的另一实施方式的存储装置执行预编程操作和编程操作的电压波形示意图；

图15是根据本申请的一实施方式的存储装置执行擦除操作的电压波形示意图；

图16是根据本申请的另一实施方式的存储装置执行擦除操作的电压波形示意图；

图17和图18是根据本申请的实施方式的沟道电势对比图；

图19是根据本申请实施方式的非易失性存储系统的框图；

图20是根据本申请示例性实施方式的非易失性存储系统的结构示意图；

图21是根据本申请示例性实施方式的另一非易失性存储系统的结构示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。例如，在不背离本申请的教导的情况下，本申请中讨论的第一存储单元组也可被称作第二存储单元组，第一伪存储单元组可称为第二伪存储单元组，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请实施方式的非易失性存储装置100的示意性框图，图2是根据本申请实施方式的存储块BLK1的等效电路图，图3是根据图2示出的存储块BLK1的一部分的等效电路图，图4是根据图3示出的存储串MS的部分结构示意图。

在本申请的一个实施方式中，参见图1，非易失性存储装置100可例如包括：第一半导体结构110和第二半导体结构120。第一半导体结构110可例如包括存储单元阵列111，存储单元阵列111可例如包括一个或多个存储块BLK1～BLKz。第二半导体结构120可例如包括电连接到第一半导体结构110的外围电路，外围电路被配置为执行本申请的实施方式提及的存储装置的操作方法。

示例性地，参见图1和图2，外围电路可例如包括地址解码器121、页缓冲器122、控制逻辑电路123、I/O电路124以及电压产生器125。

存储单元阵列111可通过诸如存储层字线WL、顶部冗余字线TRL、中间冗余字线IRL、底部冗余字线BRL、顶部选择字线TSL以及底部选择字线BSL与地址解码器121连接，通过例如位线BL与页缓冲器122连接。存储单元阵列111可包括多个存储块BLK1～BLKz，每个存储块可包括多个页(Page)。示例性地，非易失性存储装置100以存储块BLK为单位执行擦除操作，以页为单位执行编程操作或读取操作。

地址解码器121可响应于控制逻辑电路123而控制与存储单元阵列111连接的存储层字线WL、顶部冗余字线TRL、中间冗余字线IRL、底部冗余字线BRL、顶部选择字线TSL以及底部选择字线BSL，其中，存储层字线WL与存储层连接，顶部冗余字线TRL与顶部冗余层连接，中间冗余字线IRL与中间冗余层连接，底部冗余字线BRL与底部冗余层连接，顶部选择字线TSL与顶部选择层连接，底部选择字线BSL与底部选择层连接。换言之，地址解码器121可接收来自控制逻辑电路123的地址ADDR并对其进行解码，并根据解码后的地址ADDR选择存储单元阵列111中多个存储块BLK1～BLKz中的一个。示例性地，可选择所选择的存储块中的多个页中的一个。每条存储层字线WL可用于控制一个页。地址解码器121可将存储层字线WL所需的电压从电压产生器125施加至所选择的存储块BLK中选择的存储层字线WL。

页缓冲器122可根据操作模式而作为写入驱动器或读出放大器。示例性地，在编程操作中，页缓冲器122可向存储单元阵列111的位线BL施加与需要编程的数据DATA相对应的位线电压。数据DATA可为需要编程的多位数据。在读取操作中，页缓冲器122可通过位线BL感测存储于所选择的存储单元中的数据，并将感测到的数据DATA输出至I/O电路124。页缓冲器122可包括分别连接至位线BL的多个页缓冲器。

控制逻辑电路123可响应于来自I/O电路124的命令CMD(例如编程命令和读取命令)和地址ADDR来控制地址解码器121、页缓冲器122以及电压产生器125。此外，控制逻辑电路123可控制非易失性存储装置100通过多步方法执行编程操作。多步方法可多次执行编程操作以配置期望的编程状态，并且可包括预/主编程方法、重编程方法、影子编程方法等。

电压产生器125可在控制逻辑电路123的控制下生成将要施加给包括字线WL、顶部冗余字线TRL、中间冗余字线IRL、底部冗余字线BRL、顶部选择字线TSL以及底部选择字线BSL所需的电压。

本领域技术人员应理解的是，本申请中所描述的地址解码器121、页缓冲器122、控制逻辑电路123、电压产生器125执行的操作可由处理电路执行。其中，处理电路可包括但不限于逻辑电路的硬件或者执行软件的处理器的硬件/软件组合。

在本申请的一个实施方式中，参见图2，存储块BLK具有多个存储串MS11～MSnm，存储串MS11～Mnm可在xy平面上二维阵列布置。每个存储串MS可沿z轴方向延伸。每个存储串MS包括多个存储单元组DECK1～DECK2。存储单元组DECK中包括串联连接的多个存储单元MC，同一存储层的存储单元MC连接于同一条存储层字线WL。

存储串MS可例如还包括与位线BL1～BLm连接的顶部选择栅晶体管TST和与源极线SL连接的底部选择栅晶体管BST，顶部选择栅晶体管TST可例如与顶部选择字线TSL连接，例如，TST11与TSL11连接，底部选择栅晶体管BST可例如与底部选择字线BSL连接。

存储串MS可例如还包括伪存储单元组(例如，第一伪存储单元组DMY1)、第二伪存储单元组DMY2和第三伪存储单元组DMY3。第一伪存储单元组DMY1位于存储单元组DECK之间，其可包括一个或多个中间伪存储单元IDMC1～IDMC3，中间伪存储单元IDMC1～IDMC3可分别与其对应的中间冗余字线IRL1～IRL3连接。第二伪存储单元组DMY2位于顶部选择栅晶体管和多个存储单元组DECK之间，可例如包括一个或多个顶部伪存储单元TDMC1～TDMC4，顶部伪存储单元TDMC1～TDMC4可分别与其对应的顶部冗余字线TRL1～TRL4连接。第三伪存储单元组DMY3位于底部选择栅晶体管和多个存储单元组DECK之间，可包括一个或多个底部伪存储单元BDMC1～BDMC4，底部伪存储单元BDMC1～BDMC4可分别与其对应的底部冗余字线BRL1～BRL4连接。

应当理解的是，为阐述清楚，图2中以存储串MS包括两个顶部选择栅晶体管TST11～TST12、两个底部选择栅晶体管BST11～BST12、两个存储单元组DECK1～DECK2、一个第一伪存储单元组DMY1、一个第二伪存储单元组DMY2、一个第三伪存储单元组DMY3为例进行示例，在其他实施方式中，每个存储串MS上的选择栅晶体管TST/BST、存储单元组DECK的数量和第一伪存储单元组DMY1的数量可适应性调整，本申请对此不作限制。

应当理解的是，在未背离本申请教导的情况下，各存储单元组DECK中存储单元MC的数量、第一伪存储单元组DMY1中伪存储单元IDMC的数量、第二伪存储单元组DMY2中伪存储单元TDMC的数量和第三伪存储单元组DMY3中伪存储单元BDMC的数量可根据需要设置，本申请对此不做具体的限定。

可选择的，伪存储单元TDMC/IDMC/BDMC和存储单元MC可为电荷捕获型MOS晶体管，能够利用隧穿效应改变其阈值电压，从而使伪存储单元TDMC/IDMC/BDMC和存储单元MC处于不同的存储状态。选择栅晶体管TST/BST可为常规的MOS晶体管或者电荷捕获型MOS晶体管，本申请对此不做具体的限定。

存储块BLK1上的多个存储串MS11～MSnm可与源极线SL连接。例如，多个存储串MS11～MSnm中的位于端部的多个底部选择栅晶体管BST的源极端可连接至源极线SL。该源极线SL可例如为公共源极线。

多个存储串MS11～MSnm中的位于距离源极线SL相同高度或相似高度的存储单元MC的栅极端可连接至相同的存储层字线WL。根据上述结构的描述，连接至相同的存储层字线WL以被同时编程的存储单元MC可以构成一个页，并且一个存储块BLK可包括多个页。相似地，多个存储串MS11～MSnm中的位于距离源极线SL相同高度或相似高度的伪存储单元TDMC/IDMC/BDMC的栅极端可连接至相同的冗余字线TRL/IRL/BRL。

在y轴方向上排列的多个存储串(例如MS11至MS1m)中的位于距离源极线SL相同高度或相似高度的顶部选择栅晶体管TST(例如TST11)的栅极端可连接至相同的顶部选择字线TSL11。相似地，在y轴方向上排列的多个存储串(例如MS11至MS1m)中的位于距离源极线SL相同高度或相似高度的底部选择栅晶体管BST的栅极端可连接至相同的底部选择字线BSL。作为一种选择，如图2所示，位于距离源极线SL相同高度或相似高度的多个底部选择字线BSL可彼此连接。换言之，与存储层字线WL和冗余字线TRL/IRL/BRL相似，多个存储串MS11～MSnm中的位于距离源极线SL相同高度或相似高度的底部选择栅晶体管BST的栅极端可连接至相同的底部选择字线BSL。

应当理解的是，在未背离本申请教导的情况下，多个存储串MS11～MSnm中的位于距离源极线SL相同高度或相似高度的底部选择栅晶体管BST的栅极端也可连接至不同的底部选择字线BSL，本申请对此不作限制。

存储块BLK1上的多个存储串MS11～MSnm可与多个位线BL1～BLm连接。具体地，在x轴方向上排列的多个存储串(例如MS11至MSn1)中的位于距离源极线SL相同高度或相似高度的，且位于端部的顶部选择栅晶体管TST的漏极端可连接至相同的位线BL。

应当理解的是，本申请以存储块BLK1作为示例对其进行详细地说明，存储块BLK1可与存储单元阵列111中其它的存储块BLK2～BLKz相同或者相似。

在本申请的一个实施方式中，图3示出了连接至相同的位线BL1的多个存储串MS11～MSn1。存储串MS11～MSn1中的顶部选择栅晶体管TST11～TSTn1的栅极端可分别连接至顶部选择字线TSL11～TSLn1，存储串MS11～MSn1中的顶部选择栅晶体管TST12～TSTn2的栅极端可分别连接至顶部选择字线TSL12～TSLn2。下面将结合附图对存储装置的操作方法进行示例性说明。

图4是根据本申请的一些实施例的示例性存储装置的部分结构示意图。如图4所示，该存储装置100可例如包括位线110、源极120、位于位线110和源极120之间的堆叠结构130，以及贯穿堆叠结构130的沟道结构140，沟道结构140大致垂直于源极120。

在一些实施方式中，源极120可例如位于存储装置100的半导体层。存储串MS在半导体层上方大致竖直延伸。半导体层可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其它适当材料。半导体层可例如包括阱区，半导体层的阱区可例如为P阱或N阱，本申请对此不作限制。

在一些实施方式中，堆叠结构130可例如包括多个存储堆叠层组(例如，上存储堆叠层组1311和下存储堆叠层组1312)、位于存储堆叠层组之间的中间冗余层组(例如1321)、顶部冗余层组1322、底部冗余层组1323、顶部选择层组1331和底部选择层组1332。上述层组中包括交错的导电层(例如，134)和电介质层(未示出)。存储堆叠层组(例如，1311和1312)与沟道结构140形成存储串MS中的存储单元组DECK1～DECK2。存储堆叠层组(例如，1311和1321)中各导电层(即存储层)分别与沟道结构140形成包括存储单元组DECK1～DECK2的存储单元MC(例如，1311A和1312A)。中间冗余层组1321与沟道结构140形成第一伪存储单元组DMY1。中间冗余层组1321的导电层(即中间冗余层)与沟道结构140形成中间伪存储单元IDMC(例如1321A)。顶部冗余层组1322与沟道结构140形成第二伪存储单元组DMY2。顶部冗余层组1322的导电层(即顶部冗余层)与沟道结构140形成顶部伪存储单元TDMC(例如1322A)。底部冗余层组1323与沟道结构140形成第二伪存储单元组DMY3。底部冗余层组1323的导电层(即底部冗余层)与沟道结构140形成底部伪存储单元BDMC(例如1323A)。顶部选择层组1331的导电层(即顶部选择层)与沟道结构140形成顶部选择栅晶体管TST(例如1331A)。底部选择层组1332的导电层(即底部选择层)与沟道结构140形成顶部选择栅晶体管BST(例如1332A)。

根据一些实施例，围绕存储串MS的沟道结构140的导电层(例如，134)是存储串MS中的顶部选择栅晶体管TST、顶部伪存储单元TDMC、存储单元MC、中间伪存储单元IDMC、底部伪存储单元BDMC和底部选择栅晶体管BST的控制栅。形成控制栅的导电层(例如，134)又被称为耦合至存储串MS的字线(例如，图1中的字线WL、顶部选择字线TSL、顶部冗余字线TRL、中间冗余字线ISL、底部选择字线BSL和底部冗余字线BRL)，其能够接收用于例如通过读取、擦除和编程操作而控制存储单元MC的操作的字线电压。导体层(例如，134)可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。

应当理解的是，图4中以存储装置100包括2层顶部选择层、4层顶部冗余层、3层中间冗余层、4层底部冗余层和2层底部选择层为例，对其结构进行示意性说明，在不背离本申请的情况下，可根据需要调整各层的数量，本申请对此不作限制。

应当理解的是，图4中以存储装置100包括两个存储单元组，一个第一伪存储单元组为例，对其结构进行示意性说明，在不背离本申请的情况下，可根据需要调整增加存储单元组和第一伪存储单元组的数量，本申请对此不作限制。

应当理解的是，图4中以各存储单元组包括16个存储层为例，对其结构进行示意性说明，在不背离本申请的情况下，可根据需要调整各存储单元组的存储层的数量，本申请对此不作限制。

在本申请的一些实施方式中，存储装置100可采用半块模式(half block mode，HBM)对存储块BLK进行擦除操作或预编程操作。以存储装置100对上存储堆叠层组1311进行预编程操作为例，在擦除上存储堆叠层组1311中的数据后，对上存储堆叠层组1311进行编程前，可使用位线侧(BL side)栅致漏极漏电(Gate Induced Drain Leakage，GIDL)预编程方法对上存储堆叠层组1311进行沟道预充。BL side GIDL预编程方法的电压波形示意图如图5所示。在预编程阶段(t₀-t₃)，可向被选择的位线sel BL和未被选择的位线unsel BL施加预编程电压V_{gidl_pre}，向被选择的顶部选择栅晶体管TST的栅极sel TSG、未被选择的顶部选择栅晶体管TST的栅极unsel TSG、上存储堆叠层组1311中未被选择的字线Upper deckunsel WL、上存储堆叠层组1311中被选择的字线Upper deck sel WL、中间冗余层IDPDUM和下存储堆叠层组1312的字线Lower deck WL施加低电平电压V_SS，并将底部选择栅晶体管BST的栅极BSG和源极线SL浮置(floating)。BL side GIDL预编程方法通过在位线和顶部选择栅晶体管TST的栅极之间(即顶部选择栅晶体管的漏极和栅极之间)形成较高电压差，使其附近发生带间隧穿(Band to Band Tunneling，BTB)，使得顶部选择栅晶体管TST附近的沟道结构140产生空穴。空穴可通过沟道结构140向下传输，与沟道结构140中的电子复合，从而减小沟道结构140中的电子浓度，实现沟道预充。在编程阶段，可向被选择的位线sel BL、未被选择的顶部选择栅晶体管TST的栅极unsel TSG、中间冗余层IDPDUM、底部选择栅晶体管BST的栅极BSG和源极线SL施加低电平电压，向未被选择的位线unsel BL施加位线抑制电压V_inhibit，向被选择的顶部选择栅晶体管TST的栅极sel TSG施加晶体管导通电压V_tsq，向上存储堆叠层组1311中未被选择的字线Upper deck unsel WL和下存储堆叠层组1312的字线Lower deck WL施加通过电压V_pass，向上存储堆叠层组1311中被选择的字线Upper decksel WL施加编程电压V_pgm，以对被选择的存储单元进行编程。以此类推，在只擦除下存储堆叠层组1312中的数据后，对下存储堆叠层组1312进行编程前，可使用源极线侧(SL side)栅致漏极漏电(Gate Induced Drain Leakage，GIDL)预编程方法对下存储堆叠层组1312进行沟道预充。SL side GIDL预编程方法的电压波形示意图如图6所示，其中，图6中各参数含义可参考图5描述，此处不再赘述。

在使用BL side GIDL预编程方法或SL side GIDL预编程方法对擦除态的存储堆叠层组进行沟道预充时，会对其他存储堆叠层组产生影响。例如，对擦除态的存储堆叠层组的沟道预充会对编程态的存储堆叠层组产生弱擦除效应，导致编程态的存储堆叠层组误码率增加，严重时会导致读取失败和数据丢失。示例地，图7是本申请的实施方式中使用半块编程方法(half block program，HBP)和整块编程方法(full block program，FBP)进行编程后，存储串MS靠近源极一端(即堆叠结构130的底部字线Bottom WL)经中间冗余层IDPDUM至靠近位线一端(即堆叠结构130的顶部字线Top WL)的读取窗口边缘电压分布对比图。在半块编程方法中，以对上存储堆叠层组1311进行编程为例，在编程前，使用BL side GIDL预编程方法进行沟道预充。由图7可知，BL side GIDL预编程操作会对编程态的存储堆叠层组产生弱擦除效应，影响存储装置100的存储性能。同理，BL side GIDL擦除操作会对编程态的存储堆叠层组产生擦除效应，影响存储装置100的存储性能。

图8是根据本申请一些实施方式的存储装置100的操作方法200的流程示意图。

在本申请的一些实施方式中，参见图1至图4，存储装置100包括多个存储串MS，每个存储串MS包括依次串接的第一存储单元组DECK1、伪存储单元组(即第一伪存储单元组DMY1)和第二存储单元组DECK2。如图8所示，存储装置100的操作方法200可例如包括：

步骤S11，通过向存储串的靠近第一存储单元组的一端施加第一预设电压，对第一存储单元组进行预编程操作或擦除操作。

步骤S12，在施加第一预设电压期间，通过向伪存储单元组(即第一伪存储单元组DMY1)的栅极施加第二预设电压，使伪存储单元组(即第一伪存储单元组DMY1)的沟道电势高于第一存储单元组的沟道电势。

根据本申请的实施方式，非易失性存储装置对第一存储单元组进行预编程/擦除操作的过程中，在施加第一预设电压的期间，通过向伪存储单元组施加第二预设电压，在伪存储单元组的沟道附近形成高电势，进而阻挡第一存储单元组在第一预设电压感应下产生的空穴传输至第二存储单元组，减少了进入第二存储单元组的空穴的数量，降低第一存储单元组的预编程/擦除操作对第二存储单元组的影响。

此外，发明人发现，由于预编程/擦除操作产生的空穴可能会传输到不需要进行预编程/擦除操作的存储单元组，对不需要进行预编程/擦除操作的存储单元组造成不良影响。例如，空穴传输至编程态的第二存储单元组，将对其产生弱擦除效应，使得其阈值发生漂移，导致读取时误码率增加，严重时甚至会导致读取失败和数据丢失。例如，图5所示的BLside GIDL预编程方法产生的空穴流动示意图可例如图9所示，在预编程阶段，与位线连接的结构(例如顶部选择栅晶体管TST)在第一预设电压感应下产生的空穴h将经过上存储堆叠层组1311对应的沟道结构140A和中间冗余层组1321对应的沟道结构140B到达下存储堆叠层组1312对应的沟道结构140C，从而对下存储堆叠层组1312产生弱擦除效应。图6所示的SL side GIDL预编程方法产生的空穴流动示意图可例如图10所示，在预编程阶段，与源极连接的结构(例如底部选择栅晶体管BST)在第一预设电压感应下产生的空穴h将经过下存储堆叠层组1312对应的沟道结构140C和中间冗余层组1321对应的沟道结构140B到达上存储堆叠层组1311对应的沟道结构140A，从而对上存储堆叠层组1311产生弱擦除效应。

因此，本申请的实施方式中，非易失性存储装置对第一存储单元组进行预编程/擦除操作的过程中，在施加第一预设电压的期间，通过向伪存储单元组施加第二预设电压，在伪存储单元组的沟道附近形成高电势，进而阻挡第一存储单元组在第一预设电压感应下产生的空穴传输至第二存储单元组，减少了进入第二存储单元组的空穴的数量，降低第一存储单元组的预编程/擦除操作对第二存储单元组的影响。示例地，若第二存储单元组处于编程态，本申请的实施方式可降低第一存储单元组的预编程/擦除操作对第二存储单元组的弱擦除效应，降低第二存储单元组的读取窗口阈值漂移，提高了存储单元的读取窗口阈值保持特性，进而减少因为预编程而导致存储装置的数据读取的误码率增加、读取失败和数据丢失的情况。

示例地，以图4所示的存储装置100为例，若第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311(即第一存储单元组为图2所示的DECK1)，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321(即第一伪存储单元组为图2所示的DMY1)，第二存储单元组对应的堆叠层组为下存储堆叠层组1312(即第二存储单元组为图2所示的DECK2)，空穴流动示意图可例如图11所示。由图11可知，由于中间冗余层组1321处被施加第二预设电压，中间冗余层组1321附近的沟道电势高于上存储堆叠层组1311附近的沟道电势，可阻挡预编程/擦除操作产生的空穴h向下传输，减少了进入下存储堆叠层组1312对应的沟道结构140C的空穴数量，从而降低了预编程/擦除操作对下存储堆叠层组1312产生的弱擦除效应。

若第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312(即第一存储单元组为图2所示的DECK2)，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321(即第一伪存储单元组为图2所示的DMY1)，第二存储单元组对应的堆叠层组为上存储堆叠层组1311(即第二存储单元组为图2所示的DECK1)，空穴流动示意图可例如图12所示。由图12可知，由于中间冗余层组1321处被施加第二预设电压，中间冗余层组1321附近的沟道电势高于下存储堆叠层组1312附近的沟道电势，可阻挡预编程/擦除操作产生的空穴h向上传输，减少了进入上存储堆叠层组1311对应的沟道结构140A的空穴数量，从而降低了预编程/擦除操作对上存储堆叠层组1311产生的弱擦除效应。

在本申请的一些实施方式中，存储装置100为第一存储单元组和第二存储单元组之间的第一伪存储单元组(例如，DMY1)施加第二预设电压的时长大于等于存储装置100为第一存储单元组施加第一预设电压的时长。换言之，在第一存储单元组的整个预编程/擦除阶段，存储装置100均会对第一伪存储单元组(例如，DMY1)施加第二预设电压，使得第一伪存储单元组DMY1可在第一存储单元组的预编程/擦除阶段起到阻挡空穴传输至第二存储单元组的作用，从而更好地降低第一存储单元组的预编程阶段对第二存储单元组的读取窗口阈值等参数的影响。

作为一个示例，存储装置100可在为第一存储单元组施加第一预设电压的同时，向第一伪存储单元组(例如，DMY1)施加第二预设电压。

作为另一示例，存储装置100也可在为第一存储单元组施加第一预设电压之前，向第一伪存储单元组(例如，DMY1)施加第二预设电压。

应当理解的是，在未背离本申请教导的情况下，存储装置100也可以在存储装置100为第一存储单元组施加第一预设电压之后、存储装置100停止为第一存储单元组施加第一预设电压之前的任意时刻(即第一存储单元组的预编程/擦除阶段的任意时刻)，为第一伪存储单元组施加第二预设电压。在施加第二预设电压期间，第一存储单元组和第二存储单元组之间的第一伪存储单元组可阻挡空穴传输，也可以降低第一存储单元组的预编程/擦除阶段对第二存储单元组的读取窗口阈值等参数的影响。因此，在其他实施方式中，可根据存储装置100的结构、存储性能要求等选择施加第二预设电压的时刻，本申请对此不作限制。

在本申请的一些实施方式中，第二预设电压的大小与第一预设电压的大小正相关。由于第二预设电压大于第一伪存储单元组的沟道的电势，而第一伪存储单元组的沟道的电势取决于第一预设电压的大小。因此，第二预设电压的大小与第一预设电压的大小相关。当第一预设电压较大时，第一存储单元组的沟道电势较大，第二预设电压可例如为较大的电压值。当第一预设电压较小时，第一存储单元组的沟道电势较小，第二预设电压可例如为较小的电压值。

示例地，存储装置100对第一存储单元进行预编程操作，第一预设电压为7V，第一存储单元组的沟道电势比预设电压小1V，即沟道电势为6V，则第二预设电压可大于6V。例如，第二预设电压为6-7V。

作为一个示例，存储装置100对第一存储单元进行预编程操作。在预编程操作期间，第一预设电压的大小可例如为5-7V。考虑到预设电压过大时，可能会起到擦除效果，存储装置100可选择5-7V大小的第一预设电压对第一存储单元组进行预编程。

作为一种选择，由于第二预设电压的大小与第一预设电压的大小相关，在预编程操作中，若第一预设电压的大小大约为5-7V，第二预设电压的大小可例如为5-7V。

作为另一示例，存储装置100对第一存储单元进行擦除操作。在擦除操作期间，第一预设电压的大小可例如为18-22V。为擦除第一存储单元组中的数据，向存储串的靠近第一存储单元组的一端施加擦除高压(例如，18-22V)，第一存储单元组中存储的数据被擦除。由于第二预设电压的大小与第一预设电压的大小相关，若第一预设电压的大小大约为18-22V，第二预设电压的大小可例如为14-16V，以减少流入第二存储单元组的沟道的空穴数量。

在本申请的一些实施方式中，在施加第一预设电压期间，存储串MS的远离第一存储单元组的一端浮置。应当理解的是，当一个元件(或部件、组件、构件等)被称为浮置时，意在说明该元件(或部件、组件、构件等)不与其他元件(或部件、组件、构件等)形成电通路。

以图4为例，若第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311(即第一存储单元组为图2所示的DECK1)，存储装置100可向位线110施加第一预设电压，源极120浮置。若第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312(即第一存储单元组为图2所示的DECK2)，存储装置100可向源极120施加第一预设电压，位线110浮置。

在本申请的一些实施方式中，参见图1至图4，存储装置100的存储串MS还可例如包括：与第一存储单元组串联的第一选择栅晶体管。存储装置100可在施加第一预设电压期间，通过向第一选择栅晶体管的栅极施加第三预设电压，在第一选择栅晶体管的源极或漏极与第一选择栅晶体管的栅极形成压差。

作为一个示例，存储装置100对第一存储单元进行预编程操作。在预编程操作期间，第三预设电压可例如为低电平电压，例如接地电压0V。

作为另一示例，存储装置100对第一存储单元进行擦除操作。在擦除操作期间，第三预设电压的大小可例如为8-12V，以减少存储装置向存储串的靠近第一存储单元组一侧施加的第一预设电压(此处为擦除高压)导致第一选择栅晶体管中数据被存储的情况。

作为一种选择，存储串还包括与第二存储单元组串联的第二选择栅晶体管；其中，在施加第一预设电压期间，第二选择栅晶体管的栅极浮置。

示例地，参见图4，若第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311(即第一存储单元组为图2所示的DECK1)，第一选择栅晶体管包括顶部选择栅晶体管TST，第二选择栅晶体管包括底部选择栅晶体管BST。存储装置100可在施加第一预设电压期间，向顶部选择栅晶体管TST的栅极施加第三预设电压，底部选择栅晶体管BST的栅极浮置。若第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312(即第一存储单元组为图2所示的DECK2)，第一选择栅晶体管包括底部选择栅晶体管BST，第二选择栅晶体管包括顶部选择栅晶体管TST。存储装置100可在施加第一预设电压期间，向底部选择栅晶体管BST的栅极施加第三预设电压，顶部选择栅晶体管TST的栅极浮置。

在本申请的一些实施方式中，参见图1至图4，存储串MS还包括：设置于顶部选择栅晶体管TST和多个存储单元组DECK1～DECK2之间的第二伪存储单元组DMY2。存储装置100还可例如在施加第一预设电压期间，向第二伪存储单元组DMY2的栅极施加低电平电压，例如接地电压0V，以避免第二伪存储单元组DMY2进入编程阶段。

在本申请的一些实施方式中，参见图1至图4，存储串MS还包括：设置于底部选择栅晶体管BST和多个存储单元组DECK1～DECK2之间的第三伪存储单元组DMY3。存储装置100还可例如在施加第一预设电压期间，向第三伪存储单元组DMY3的栅极施加低电平电压，低电平电压可例如为接地电压0V，以避免第三伪存储单元组DMY3进入编程阶段。

在本申请的一些实施方式中，存储装置100还可例如在施加第一预设电压的期间，向第一存储单元组中的存储单元的栅极施加第四预设电压，以实现对第一存储单元组的预编程操作或擦除操作；通过向第二存储单元组中的存储单元的栅极施加第五预设电压，保持第二存储单元组中的数据。示例地，存储装置中位于同一存储层的存储单元连接于同一存储层字线，存储装置向第一存储单元组中的各存储层字线WL施加第四预设电压，向第二存储单元组中的各存储层字线WL施加第五预设电压。

在本申请的一些实施方式中，第四预设电压可例如为低电平电压，低电平电压可例如为接地电压0V，以避免第一存储单元组的存储单元MC进入编程阶段。

作为一个示例，存储装置100对第一存储单元组进行预编程操作。在预编程操作期间，第五预设电压的大小为0V，以避免第二存储单元组的存储单元MC进入编程阶段。

作为另一示例，存储装置100对第一存储单元组进行擦除操作。在擦除操作期间，第五预设电压的大小为4-6V，以避免第二存储单元组的存储单元MC中的数据被擦除。

下面对存储装置100的预编程操作和编程操作过程进行示例性说明。

以第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321，第二存储单元组对应的堆叠层组为下存储堆叠层组1312，第四预设电压和第五预设电压均为低电平电压为例，存储装置100施加的电压波形示意图如图13所示。在预编程阶段(t₀-t₃)，存储装置100可例如在t₀时刻开始向被选择的位线sel BL和未被选择的位线unsel BL施加预编程电压(即第一预设电压)V_{gidl_pre}，向中间冗余层IDPDUM施加偏置电压(即第二预设电压)V_bias，向被选择的顶部选择栅晶体管TST的栅极sel TSG、未被选择的顶部选择栅晶体管TST的栅极unsel TSG、上存储堆叠层组1311中未被选择的字线Upper deck unsel WL、上存储堆叠层组1311中被选择的字线Upperdeck sel WL和下存储堆叠层组1312的字线Lower deck WL施加低电平电压V_SS，并将底部选择栅晶体管BST的栅极BSG和源极线SL浮置(floating)。其中，低电平电压V_SS可例如为接地电压0V。该操作方法可通过在位线和顶部选择栅晶体管TST的栅极之间(即顶部选择栅晶体管的漏极和栅极之间)形成较高电压差，使其附近发生带间隧穿BTB，使得顶部选择栅晶体管TST附近的沟道结构140产生空穴。空穴可通过沟道结构140向下传输，与沟道结构140中的电子复合，从而减小沟道结构140中的电子浓度，实现沟道预充。在编程阶段，存储装置100可例如在t₄时刻开始向被选择的位线sel BL、未被选择的顶部选择栅晶体管TST的栅极unsel TSG、中间冗余层IDPDUM、底部选择栅晶体管BST的栅极BSG和源极线SL施加低电平电压V_SS，向未被选择的位线unsel BL施加位线抑制电压V_inhibit，向被选择的顶部选择栅晶体管TST的栅极sel TSG施加晶体管导通电压V_tsq，向上存储堆叠层组1311中未被选择的字线Upper deck unsel WL和下存储堆叠层组1312的字线Lower deck WL施加通过电压V_pass，向上存储堆叠层组1311中被选择的字线Upper deck sel WL施加编程电压V_pgm，以对被选择的存储单元进行编程。

以第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321，第二存储单元组对应的堆叠层组为上存储堆叠层组1311，第四预设电压和第五预设电压均为低电平电压为例，存储装置100施加的电压波形示意图如图14所示。在预编程阶段，存储装置100可例如在t₀时刻开始向源极线SL施加预编程电压(即第一预设电压)V_{gidl_pre}，向中间冗余层IDPDUM施加偏置电压(即第二预设电压)V_bias，向上存储堆叠层组1311的字线Upper deck WL、下存储堆叠层组1312中被选择的字线Lower deck sel WL、下存储堆叠层组1312中未被选择的字线Lower deck unsel WL和底部选择栅晶体管BST的栅极BSG施加低电平电压V_SS，并将被选择的位线sel BL、未被选择的位线unsel BL、被选择的顶部选择栅晶体管TST的栅极sel TSG和未被选择的顶部选择栅晶体管TST的栅极unsel TSG浮置(floating)。该操作方法可通过在源极和底部选择栅晶体管的栅极之间(即底部选择栅晶体管的漏极和栅极之间)形成较高电压差，使其附近发生带间隧穿BTB，使得顶部选择栅晶体管TST附近的沟道结构140产生空穴。空穴可通过沟道结构140向上传输，与沟道结构140中的电子复合，从而减小沟道结构140中的电子浓度，实现沟道预充。在编程阶段，可例如在t₄时刻开始向被选择的位线sel BL、未被选择的顶部选择栅晶体管TST的栅极unsel TSG、中间冗余层IDPDUM、底部选择栅晶体管BST的栅极BSG和源极线SL施加低电平电压V_SS，向未被选择的位线unsel BL施加位线抑制电压V_inhibit，向被选择的顶部选择栅晶体管TST的栅极sel TSG施加晶体管导通电压V_tsq，向上存储堆叠层组1311的字线Upper deck WL和下存储堆叠层组1312中未被选择的字线Upper deck unsel WL施加通过电压V_pass，向下存储堆叠层组1312中被选择的字线Lower deck sel WL施加编程电压V_pgm，以对被选择的存储单元进行编程。

在完成预编程操作和编程操作的示例性说明后，下面对存储装置100的擦除操作进行示例性说明。

以第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321，第二存储单元组对应的堆叠层组为下存储堆叠层组1312为例，存储装置100施加的电压波形示意图如图15所示。在擦除阶段，存储装置100向位线BL施加擦除电压(即第一预设电压)V_erase，V_erase可例如为18-22V；存储装置100向被选择的顶部选择栅晶体管TST的栅极sel TSG和未被选择的顶部选择栅晶体管TST的栅极unsel TSG施加第三预设电压V_bias2，V_bias2可例如为8-12V；存储装置100向上存储堆叠层组1311中的存储层字线Upper deck WL施加第四预设电压，第四预设电压可例如为低电平电压V_SS；存储装置100向中间冗余层IDPDUM施加偏置电压(即第二预设电压)V_bias1，V_bias1可例如为14-16V；存储装置100向下存储堆叠层组1312的存储层字线Lower deck WL施加第五预设电压V_bias3，V_bias3可例如为4-6V；存储装置100将底部选择栅晶体管BST的栅极BSG和源极线SL浮置(floating)。其中，低电平电压V_SS可例如为接地电压0V。该操作方法可通过在位线和顶部选择栅晶体管TST的栅极之间(即顶部选择栅晶体管的漏极和栅极之间)形成较高电压差，使其附近发生带间隧穿BTB，使得顶部选择栅晶体管TST附近的沟道结构140产生空穴。空穴可通过沟道结构140向下传输，与沟道结构140中的电子复合，从而减小沟道结构140中的电子浓度，以对上存储堆叠层组1311进行数据擦除。

以第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321，第二存储单元组对应的堆叠层组为上存储堆叠层组1311为例，存储装置100施加的电压波形示意图如图16所示。在擦除阶段，存储装置100可将位线BL、被选择的顶部选择栅晶体管TST的栅极sel TSG和未被选择的顶部选择栅晶体管TST的栅极unsel TSG浮置(floating)；存储装置100向上存储堆叠层组1311中的存储层字线Upper deck WL施加第五预设电压V_bias3，V_bias3可例如为4-6V；存储装置100向中间冗余层IDPDUM施加偏置电压(即第二预设电压)V_bias，V_bias1可例如为14-16V；存储装置100可向下存储堆叠层组1312的存储层字线Lower deck WL施加第四预设电压，第四预设电压可例如为低电平电压V_SS；存储装置100向底部选择栅晶体管BST的栅极BSG施加第三预设电压V_bias2，V_bias2可例如为8-12V；存储装置100可向源极线SL施加擦除电压(即第一预设电压)V_erase，V_erase可例如为18-22V。该操作方法可通过在源极和底部选择栅晶体管的栅极之间(即底部选择栅晶体管的漏极和栅极之间)形成较高电压差，使其附近发生带间隧穿BTB，使得顶部选择栅晶体管TST附近的沟道结构140产生空穴。空穴可通过沟道结构140向上传输，与沟道结构140中的电子复合，从而减小沟道结构140中的电子浓度，以对下存储堆叠层组1312进行擦除操作。

以下以图13对应的操作方法为例，对本申请的实施方式可达到的效果进行示例性说明。

示例地，对某一存储串(例如，MS11)采用图5对应的操作方法进行预编程(简称为预编程1)，对另一存储串(例如，MS12)采用图13对应的操作方法进行预编程(简称为预编程2)。两个存储串的沟道结构140在t₂时刻的沟道电势比对图如图17所示，在t₃时刻的沟道电势对比图如图18所示。从图17可以看出，在预编程阶段，图13对应的操作方法的预编程阶段可在中间冗余层IDPDUM形成高电势，下存储堆叠层组1312对应的沟道电势较低，说明中间冗余层IDPDUM对空穴进入下存储堆叠层组1312起到了阻挡作用。从图18可以看出，使用图13对应的操作方法完成预编程后的下存储堆叠层组1312对应的沟道电势低于使用图13对应的操作方法完成预编程后的下存储堆叠层组1312对应的沟道电势，说明使用图13对应的预编程方法可降低弱擦除效应。因此，通过图17和图18可以看出，本申请的实施方式在施加第一预设电压期间，通过向第一伪存储单元组施加第二预设电压，在第一伪存储单元组的沟道附近形成高电势，进而阻挡第一存储单元组在第一预设电压感应下产生的空穴传输至第二存储单元组，减少了进入第二存储单元组的空穴的数量，降低第一存储单元组的预编程阶段对第二存储单元组的弱擦除效应，降低了读取窗口阈值漂移，提高了存储单元的读取窗口阈值保持特性，进而减少因为预编程而导致存储装置的数据读取的误码率增加、读取失败和数据丢失的情况。

本申请的实施方式还提供一种非易失性存储装置100，参见图1至图4，非易失性存储装置100可例如包括：存储块BLK和外围电路(例如包括地址解码器121、页缓冲器122、控制逻辑电路123、I/O电路124以及电压产生器125)。存储块BLK包括多个存储串MS，每个存储串MS包括串接的多个存储单元组DECK和位于存储单元组DECK之间的第一伪存储单元组DMY1。外围电路被耦合到存储块BLK。示例地，外围电路被配置为：通过向存储串MS的靠近第一存储单元组的一端施加第一预设电压，对第一存储单元组进行预编程/擦除操作；以及，在施加第一预设电压期间，通过向伪存储单元组的栅极施加第二预设电压，使第一伪存储单元组的沟道电势高于第一存储单元组的沟道电势。

本申请的实施方式中，非易失性存储装置对第一存储单元组进行预编程/擦除操作的过程中，在施加第一预设电压的期间，通过向伪存储单元组施加第二预设电压，在伪存储单元组的沟道附近形成高电势，进而阻挡第一存储单元组在第一预设电压感应下产生的空穴传输至第二存储单元组，减少了进入第二存储单元组的空穴的数量，降低第一存储单元组的预编程操作/擦除操作对第二存储单元组的影响。示例地，若第二存储单元组处于编程态，本申请的实施方式可降低第一存储单元组的预编程操作/擦除操作对第二存储单元组的弱擦除效应，降低第二存储单元组的读取窗口阈值漂移，提高了存储单元的读取窗口阈值保持特性，进而减少因为预编程而导致存储装置的数据读取的误码率增加、读取失败和数据丢失的情况。

示例地，存储装置100的结构示意图可参见图4，若第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311(即第一存储单元组为图2所示的DECK1)，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321(即第一伪存储单元组为图2所示的DMY1)，第二存储单元组对应的堆叠层组为下存储堆叠层组1312(即第二存储单元组为图2所示的DECK2)，空穴流动示意图可参见图11。由图11可知，由于中间冗余层组1321处被施加第二预设电压，中间冗余层组1321附近的沟道电势高于上存储堆叠层组1311附近的沟道电势，可阻挡预编程/擦除操作产生的空穴h向下传输，减少了进入下存储堆叠层组1312对应的沟道结构140C的空穴数量，从而降低了预编程/擦除操作对下存储堆叠层组1312产生的弱擦除效应。

若第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312(即第一存储单元组为图2所示的DECK2)，第一伪存储单元组对应的存储堆叠层组为中间冗余层组1321(即第一伪存储单元组为图2所示的DMY1)，第二存储单元组对应的堆叠层组为上存储堆叠层组1311(即第二存储单元组为图2所示的DECK1)，空穴流动示意图可参见图12。由图12可知，由于中间冗余层组1321处被施加第二预设电压，中间冗余层组1321附近的沟道电势高于下存储堆叠层组1312附近的沟道电势，可阻挡预编程/擦除操作产生的空穴h向上传输，减少了进入上存储堆叠层组1311对应的沟道结构140A的空穴数量，从而降低了预编程/擦除操作对上存储堆叠层组1311产生的弱擦除效应。

在本申请的一些实施方式中，存储装置100为第一伪存储单元组(例如，DMY1)施加第二预设电压的时长大于等于存储装置100为第一存储单元组施加第一预设电压的时长。换言之，在第一存储单元组的整个预编程/擦除阶段，存储装置100均会对第一伪存储单元组(例如，DMY1)施加第二预设电压，使得第一伪存储单元组DMY1可在第一存储单元组的预编程/擦除阶段起到阻挡空穴传输至第二存储单元组的作用，从而更好地降低第一存储单元组的预编程阶段对第二存储单元组的读取窗口阈值等参数的影响。

作为一个示例，存储装置100可在为第一存储单元组施加第一预设电压的同时，向第一伪存储单元组(例如，DMY1)施加第二预设电压。

作为另一示例，存储装置100也可在为第一存储单元组施加第一预设电压之前，向第一伪存储单元组(例如，DMY1)施加第二预设电压。

应当理解的是，在未背离本申请教导的情况下，存储装置100也可以在存储装置100为第一存储单元组施加第一预设电压之后、存储装置100停止为第一存储单元组施加第一预设电压之前的任意时刻(即第一存储单元组的预编程/擦除阶段的任意时刻)，为第一伪存储单元组施加第二预设电压。在施加第二预设电压期间，第一存储单元组和第二存储单元组之间的第一伪存储单元组可阻挡空穴传输，也可以降低第一存储单元组的预编程/擦除阶段对第二存储单元组的读取窗口阈值等参数的影响。因此，在其他实施方式中，可根据存储装置100的结构、存储性能要求等选择施加第二预设电压的时刻，本申请对此不作限制。

在本申请的一些实施方式中，第二预设电压的大小与第一预设电压的大小正相关。由于第二预设电压大于第一伪存储单元组的沟道的电势，而第一伪存储单元组的沟道的电势取决于第一预设电压的大小。因此，第二预设电压的大小与第一预设电压的大小相关。当第一预设电压较大时，第一存储单元组的沟道电势较大，第二预设电压可例如为较大的电压值。当第一预设电压较小时，第一存储单元组的沟道电势较小，第二预设电压可例如为较小的电压值。

示例地，外围电路被配置为对第一存储单元进行预编程操作，第一预设电压为7V，第一存储单元组的沟道电势比预设电压小1V，即沟道电势为6V，则第二预设电压可大于6V。例如，第二预设电压为6-7V。

作为一种选择，外围电路被配置为对第一存储单元进行预编程操作，第一预设电压的大小可例如为5-7V。考虑到预设电压过大时，可能会起到擦除效果，存储装置100可选择5-7V大小的第一预设电压对第一存储单元组进行预编程。

作为一种选择，由于第二预设电压的大小与第一预设电压的大小相关，在预编程操作中，若第一预设电压的大小大约为5-7V，第二预设电压的大小可例如为5-7V。

作为另一示例，外围电路被配置为对第一存储单元进行擦除操作，第一预设电压的大小为18-22V。为擦除第一存储单元组中的数据，向存储串的靠近第一存储单元组的一端施加擦除高压(例如，18-22V)，第一存储单元组中存储的数据被擦除。由于第二预设电压的大小与第一预设电压的大小相关，在第一预设电压的大小大约为18-22V时，第二预设电压的大小可例如为14-16V，以减少流入第二存储单元组的沟道的空穴数量。

在本申请的一些实施方式中，在施加第一预设电压期间，存储串MS的远离第一存储单元组的一端浮置。

以图4为例，若第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311(即第一存储单元组为图2所示的DECK1)，存储装置100可向位线110施加第一预设电压，源极120浮置。若第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312(即第一存储单元组为图2所示的DECK2)，存储装置100可向源极120施加第一预设电压，位线110浮置。

在本申请的一些实施方式中，参见图1至图4，存储串MS还包括与第一存储单元组串联的第一选择栅晶体管，外围电路还被配置为：在施加第一预设电压期间，通过向第一选择栅晶体管的栅极施加第三预设电压，在第一选择栅晶体管的源极或漏极与第一选择栅晶体管的栅极形成压差。

作为一个示例，外围电路被配置为对第一存储单元进行预编程操作，第三预设电压可例如为低电平电压，例如接地电压0V。

作为另一示例，外围电路被配置为对第一存储单元进行擦除操作，第三预设电压的大小可例如为8-12V，以减少存储装置向存储串的靠近第一存储单元组一侧施加的第一预设电压(此处为擦除高压)导致第一选择栅晶体管中数据被存储的情况。

作为一种选择，存储串还包括与第二存储单元组串联的第二选择栅晶体管；其中，在施加第一预设电压期间，第二选择栅晶体管的栅极浮置。

示例地，参见图4，若第一存储单元组对应的存储堆叠层组为上存储堆叠层组1311(即第一存储单元组为图2所示的DECK1)，第一选择栅晶体管包括顶部选择栅晶体管TST，第二选择栅晶体管包括底部选择栅晶体管BST。存储装置100可在施加第一预设电压期间，向顶部选择栅晶体管TST的栅极施加第三预设电压，底部选择栅晶体管BST的栅极浮置。若第一存储单元组对应的存储堆叠层组为下存储堆叠层组1312(即第一存储单元组为图2所示的DECK2)，第一选择栅晶体管包括底部选择栅晶体管BST，第二选择栅晶体管包括顶部选择栅晶体管TST。存储装置100可在施加第一预设电压期间，向底部选择栅晶体管BST的栅极施加第三预设电压，顶部选择栅晶体管TST的栅极浮置。

在本申请的一些实施方式中，参见图1至图4，存储串MS还包括：设置于顶部选择栅晶体管TST和多个存储单元组DECK1～DECK2之间的第二伪存储单元组DMY2。存储装置100还可例如在施加第一预设电压期间，向第二伪存储单元组DMY2的栅极施加低电平电压，例如接地电压0V，以避免第二伪存储单元组DMY2进入编程阶段。

在本申请的一些实施方式中，参见图1至图4，存储串MS还包括：设置于底部选择栅晶体管BST和多个存储单元组DECK1～DECK2之间的第三伪存储单元组DMY3。存储装置100还可例如在施加第一预设电压期间，向第三伪存储单元组DMY3的栅极施加低电平电压，低电平电压可例如为接地电压0V，以避免第三伪存储单元组DMY3进入编程阶段。

在本申请的一些实施方式中，外围电路还被配置为：在施加第一预设电压的期间，向第一存储单元组中的存储单元的栅极施加第四预设电压，以实现对第一存储单元组的预编程操作或擦除操作；通过向第二存储单元组中的存储单元的栅极施加第五预设电压，保持第二存储单元组中的数据。示例地，存储装置中位于同一存储层的存储单元连接于同一存储层字线，存储装置向第一存储单元组中的各存储层字线WL施加第四预设电压，向第二存储单元组中的各存储层字线WL施加第五预设电压。

在本申请的一些实施方式中，第四预设电压可例如为低电平电压，低电平电压可例如为接地电压0V，以避免第一存储单元组的存储单元MC进入编程阶段。

作为一个示例，外围电路被配置为对第一存储单元组进行预编程操作，第五预设电压的大小为0V，以避免第二存储单元组的存储单元MC进入编程阶段。

作为另一示例，外围电路被配置为对第一存储单元组进行擦除操作，第五预设电压的大小为4-6V，以避免第二存储单元组的存储单元MC中的数据被擦除。

应当理解的是，存储装置100对第一存储单元组进行预编程操作、编程操作和擦除操作的过程可参考上文的相关描述，此处不再赘述。

图19是根据本申请实施方式的非易失性存储系统的框图。图20和图21是根据本申请示例性实施方式的非易失性存储系统的结构示意图。如图19所示，非易失性存储系统300包括非易失性存储装置100和控制器310。

非易失性存储装置100可与上文中任意实施方式的所描述的非易失性存储装置100相同，本申请对此不再赘述。

控制器310可通过通道CH控制非易失性存储装置100，可响应于来自主机400的请求而控制非易失性存储装置100执行操作。非易失性存储装置100可通过通道CH从控制器310接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，非易失性存储装置100可对由地址选择的区域执行与命令相对应的内部操作。更具体地，控制器310通过通道CH发送执行上文中任意实施方式所描述的操作方法200的命令CMD以及地址ADDR，使非易失性存储装置100执行该操作方法200。

在如图20所示的示例中，控制器310和单个非易失性存储装置100可以被集成到存储卡中。存储卡可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑闪存(CF)卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、通用闪存存储卡(UFS)等。存储卡还可以包括将存储卡与主机400耦合的存储卡连接器320。

在如图21中所示的另一示例中，控制器310和多个非易失性存储装置100可以被集成到固态驱动(SSD)中。固态驱动还可以包括将固态驱动与主机(未示出)耦合的SSD连接器330。在一些实施方式中，固态驱动的存储容量和/或操作速度高于图20所示的存储卡的存储容量和/或操作速度。

尽管在此描述了非易失性存储装置100和非易失性存储系统300的结构，但可以理解，一个或多个特征可以从该非易失性存储装置100和非易失性存储系统300中被省略、替代或者增加。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (13)

1.一种存储装置的操作方法，其特征在于，所述存储装置包括多个存储串，每个所述存储串包括依次串接的第一存储单元组、伪存储单元组和第二存储单元组，所述操作方法包括：

通过向所述存储串的靠近所述第一存储单元组的一端施加第一预设电压，对所述第一存储单元组进行预编程操作或擦除操作；以及，

在施加所述第一预设电压期间，通过向所述伪存储单元组的栅极施加第二预设电压，使所述伪存储单元组的沟道电势高于所述第一存储单元组的沟道电势。

2.根据权利要求1所述的操作方法，其中，在施加所述第一预设电压期间，所述存储串的远离所述第一存储单元组的一端浮置。

3.根据权利要求1或2所述的操作方法，其中，施加所述第二预设电压的时长大于等于施加所述第一预设电压的时长。

4.根据权利要求1或2所述的操作方法，其中，所述第二预设电压的大小与所述第一预设电压的大小正相关。

5.根据权利要求1或2所述的操作方法，其中，所述存储串还包括与所述第一存储单元组串联的第一选择栅晶体管，所述操作方法还包括：

在施加所述第一预设电压期间，通过向所述第一选择栅晶体管的栅极施加第三预设电压，在所述第一选择栅晶体管的源极或漏极与所述第一选择栅晶体管的栅极形成压差。

6.根据权利要求5所述的操作方法，其中，所述存储串还包括与所述第二存储单元组串联的第二选择栅晶体管；

其中，在施加所述第一预设电压期间，所述第二选择栅晶体管的栅极浮置。

7.根据权利要求1或2所述的操作方法，其中，所述操作方法还包括：

在施加所述第一预设电压期间，向所述第一存储单元组中的存储单元的栅极施加第四预设电压；以及

通过向所述第二存储单元组中的存储单元的栅极施加第五预设电压，保持所述第二存储单元组中的数据。

8.一种非易失性存储装置，其特征在于，包括：

存储块，包括多个存储串，每个所述存储串包括依次串接的第一存储单元组、伪存储单元组和第二存储单元组；

外围电路，耦合到所述存储块，并被配置为：

通过向所述存储串的靠近所述第一存储单元组的一端施加第一预设电压，对所述第一存储单元组进行预编程操作或擦除操作；以及，

在施加所述第一预设电压期间，通过向伪存储单元组的栅极施加第二预设电压，使所述伪存储单元组的沟道电势高于所述第一存储单元组的沟道电势。

9.根据权利要求8所述的非易失性存储装置，其中，在施加所述第一预设电压期间，所述存储串的远离所述第一存储单元组的一端浮置。

10.根据权利要求8或9所述的非易失性存储装置，其中，所述存储串还包括与所述第一存储单元组串联的第一选择栅晶体管，所述外围电路还被配置为：

在施加所述第一预设电压期间，通过向所述第一选择栅晶体管的栅极施加第三预设电压，在所述第一选择栅晶体管的源极或漏极与所述第一选择栅晶体管的栅极形成压差。

11.根据权利要求10所述的非易失性存储装置，其中，所述存储串还包括与所述第二存储单元组串联的第二选择栅晶体管；

其中，在施加所述第一预设电压期间，所述第二选择栅晶体管的栅极浮置。

12.根据权利要求8或9所述的非易失性存储装置，其中，所述外围电路还被配置为：

在施加所述第一预设电压期间，向所述第一存储单元组中的存储单元的栅极施加第四预设电压；以及

通过向所述第二存储单元组中的存储单元的栅极施加第五预设电压，保持所述第二存储单元组中的数据。

13.一种非易失性存储系统，其特征在于，包括：

如权利要求8至12中任一项所述的非易失性存储装置；以及

耦合到所述存储装置并配置为控制所述存储装置的控制器。

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