KR100401433B1 - 호환성 있는 수직 소스 라인들을 갖는 불휘발성 메모리 어레이 - Google Patents

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Abstract

불휘발성 메모리 어레이는 복수의 확산 수평 소스 라인(17)들을 갖고, 각 소스 라인(17)은 한 쌍의 평행한 수평 스택 도체(ST) 사이에 위치한다. 복수의 확산 수평 소스 라인(17)들은 적어도 하나의 공통 수직 소스 도체(17a)에 연결된다. 공통 수직 소스 도체(17a)는 상기 각 평행한 수평 스택 도체(ST) 쌍 밑에 연속 확산 영역(11)들을 포함한다. 또한, 공통 수직 소스 도체(17a)는 평행한 수평 스택 도체(ST)들 사이에 위치하는 콘택트(SC)들에서 연속 확산 영역들에 결합되는 금속 도체를 포함한다. 그 결과, 스택 도체(ST)들은 일직선 형태로 배열된다. 일직선-스택 도체(ST) 구성은 수직 소스 도체(17a)와 인접한 드레인-컬럼 라인(18)들 사이에 보다 작은 공간의 사용을 가능하게 하고 수직 더미 셀(10) 열들에 대한 필요성을 제거한다. 수직 소스 도체(17a)에서 더 좁은 폭으로 깎이는 일직선-스택의 임의적 사용으로 인해, 일직선 스택 도체(ST)들 밑에 보다 신뢰성 있는 도전 경로가 생긴다.

Description

호환성 있는 수직 소스 라인들을 갖는 불휘발성 메모리 어레이
본 발명은, 플래시(Flash) 전기적으로 소거 가능한 프로그램 가능 판독-전용-메모리(플래시 EPROM) 어레이와 같은, 플로팅-게이트 타입의 불휘발성 메모리를 위한 어레이 구성에 관한 것이다. 특히, 본 발명은 두 개의 스택 도전층(stacked conducting layers), 통상 인-도핑 다결정 실리콘(폴리실리콘 또는 폴리) 층들을 갖는 셀들을 갖는 메모리 어레이에 관한 것이다. 상부 도전층은 워드라인(wordline)들 및 제어 게이트들을 형성한다. 하부 도전층은 제어 게이트들 밑에 위치하는 플로팅 게이트들을 형성한다. 여기 사용된 용어 "스택(stack)"은, 단층 워드라인 도체 또는 워드라인 도체와 밑에 있는 도체의 결합을 포함한다.
일종의 그와 같은 불휘발성 메모리 어레이는 수평-방향의 스택 쌍들 사이에 형성된 수평 소스 라인들을 갖는다. 수평 소스 라인들은 금속 수직 소스 라인들에 연결된다. 금속 수직 소스 라인들은, 셀 열들의 군(group of columns of cells)들 사이에 위치하며, 상기 각 군은 아마 16 개의 셀 열들을 가질 것이다. 상술한 타입의 여러 플래시 EEPROM 디바이스들에 있어서, 확산 수평 소스 라인들을 금속 수직 소스 라인들에 연결하는 종래의 방법은 그 라인들의 각 교차점에 콘택트(contact)를 형성하는 것이다. 극미한 사진 석판 크기(photolithographicdimensions) 때문에, 선행 기술 구조에서는 절연체 공간 및 확산 수평 소스 라인에 대한 마스킹 허용차를 포함하여, 콘택트 구조에 대해 더 많은 여유를 허용하도록, 각 소스 콘택트 양쪽의 스택들은 굴곡된다. 스택들의 굴곡에 따라, 수직 소스 라인 형성을 위해 비교적 큰 수평 거리를 갖는 영역이 필요해진다. 그 거리는 각 셀 열에 대해 필요한 수평 거리보다 크다. 그 결과, 필드 산화물 영역(field oxide region)들 간의 수평 간격이 불균일하여, 셀 열들의 군들 내에서의 수평 간격보다 수직 소스 라인들의 위치에서 그 간격이 더 넓다. 필드 산화물 영역간의 간격이 불균일하기 때문에, 수직 소스 라인들에 인접한 필드 산화물 영역들은 군을 이룬 열들 간의 필드 산화물 영역들과 비교하여 일그러지기 쉽다. 어떤 경우에는, 그 일그러짐이 금속 수직 소스 라인의 각 측면에 더미 셀 열들(dummy columns of cells)이 사용되기에 충분하여, 칩 상에서 비기능 구조(non-functional structure)의 영역이 더 커지는 결과가 생긴다.
이들 소스 콘택트, 및 그 콘택트들에 연결되는 금속 수직 소스 라인은, 스택 밑의 영역들이 부도전성이기 때문에 필요하다.
여기서 논한 타입의 플래시 EPROM들의 확산 소스들, 및 확산 수평 소스 라인들은 비소 및 인 주입물들 모두로부터 형성된다. 비교적 고온에서 후확산 공정(drive step)을 수행하면, 주입된 인은 스택 밑으로 짧은 거리를 확장하는 확산 영역을 형성한다. 스택의 하부층 플로팅 게이트 밑에서의 이 짧은 확장 즉, 언더랩(underlap, 밑에 일부 삐어져 나온 것)은 파울러-노다임 터널링(Fowler-Nordheim tunneling)에 의한 플로팅 게이트의 플래시 소거(flash erasure)에 사용된다.
최소 사진 석판 거리가 작아짐에 따라, 스택 밑의 확산 인 영역의 확장은 플로팅 게이트 폭의 더 큰 부분을 형성한다.
실리콘 기판 상에 보다 작은 메모리 셀들을 구축할 필요, 따라서 보다 많은 메모리 셀들을 구축할 필요를 대단히 그리고 지속적으로 갖고 있다. 또한 작을 뿐만 아니라, 제조가 용이함은 물론 최소 사진 석판 거리가 감소함에 따라 크기 축소가 용이한 메모리-셀 레이아웃에 대한 필요를 대단히 그리고 지속적으로 갖고 있다.
따라서, 본 발명은 플래시 EPROM 메모리 레이아웃 및 방법을 설명한다. 이 레이아웃 및 방법은 선행 기술의 굴곡된(bent) 형태의 스택들보다는, 일직선(straight) 형태의 스택들을 갖는다. 일직선 스택들은 위에 위치하고, 확산 수직 소스 라인들로부터 절연된다. 금속 수직 소스 라인들은 수직 확산 소스 라인들 각각과 평행하게 연결된다. 금속 수직 소스 라인들은 금속 드레인-컬럼 라인들과 동시에 형성된다. 금속 수직 소스 라인들과 금속 드레인-컬럼 라인들은, 필드 산화물 영역들이 그러한 것처럼, 어레이의 폭 전체에 걸쳐서 균등한 수평 공간을 갖는다. 메모리 어레이는 단순한 레이아웃을 갖고, 반도체 기판 상에서 보다 작은 실리콘 영역을 필요로 하고, 쉽게 제조할 수 있고, 쉽게 축소할 수 있고, 또한 수직 소스 라인들의 각 측면에 인접한 더미 열들을 필요로 하지 않는다.
본 발명의 일직선-스택 구성은 좁은 스택 폭을 갖는 플래시 EPROM 어레이들에서 특히 유용하다. 본 발명은 집적 회로 제조 장비의 점차로 작아지는 최소-사진 석판-거리 능력에 의해 가능해진 좁은 스택 폭에 특히 유용하다.
본 발명의 어레이 레이아웃은, 좁은 스택들의 양쪽에 인을 주입하여 셀들의 소스들을 형성함과 동시에 수직 확산 소스 라인을 형성함으로써 형성된다. 고온의 후확산 공정을 수행하면, 인 주입물들은 좁은 스택들을 완전히 언더랩(underlap)하여 플래시 소거 동안 사용하기 위한 연속적인 도전의 수직 확산 소스 라인들을 형성한다. 사실상, 수평 확산 소스 라인들이 연결되어 추가 처리 공정 없이 수직 확산 소스 라인을 형성한다. 수직 확산 소스 라인과 평행한 수직 금속 소스 라인간의 콘택트들은 드레인-컬럼-라인 콘택트들과 균일하게 패턴된 위치에 형성된다. 금속 수직 소스 라인들은, 금속 드레인-컬럼 라인과 균일하게 패턴되고 형성된다.
임의 사항으로서, 만약 스택 층들이 최소 사진 석판 폭이 아니라면, 일직선 스택의 폭은, 수직 소스 라인들과의 교차점에서 더 좁은 폭으로 형성된다. 또는, 스택의 폭을 좁히기 위해 별도의 마스크/에치 공정이 사용된다. 이 보다 좁은 폭의 사용은, 종래의 인 주입 절차들을 사용할 경우 스택 밑의 소스 확산들의 전기적 접속 가능성을 증가시킨다.
도 1은 부분 블록 형태로 된, 불휘발성 메모리 셀 어레이의 전기적 개략도.
도 2는 도 1의 불휘발성 어레이의 확대 평면도로서, 소스 콘택트들 주위에서 굴곡된 스택들을 갖는 선행 기술 메모리 셀 어레이 레이아웃의 소부분을 보여주고 있음.
도 3은 도 1, 2 및 4의 메모리 셀 어레이들에서 사용된 타입의 전형적인 플로팅 게이트 셀의 단면도로서, 도 2의 라인 A-A'에 의해 표시된 단면도.
도 4는 본 발명의 메모리 셀 어레이의 소부분을 보여주는, 도 1의 불휘발성 어레이의 확대 평면도로서, 어레이는 일직선 스택 구성을 갖고, 소스 콘택트들은 드레인 콘택트들과 균일한 패턴을 갖고 있음.
도 5는 도 4의 디바이스의 결합된 수직 소스 라인 확산들을 나타내는 본 발명의 스택 접속의 단면도로서, 도 4의 라인 B-B'에 의해 표시된 단면도.
도 6은 본 발명의 스택 접속의 시뮬레이트된 단면도로서, 스택 밑의 결합된 대칭 확산들을 나타내고 있음.
도 7은 제어 게이트 전압 VG가 가변될 때 도 6의 스택 구성에 대한 I-VG측정 그래프.
도 8은 도 6의 스택 구성에 대한 I-VS측정 그래프로서, 스택은 0.7 ㎛의 폭을 갖고 그라운드되어 있음.
도 9는 도 6의 스택 구성에 대한 I-VS측정 그래프로서, 스택은 0.5 ㎛의 폭을 갖고 그라운드되어 있음.
도 10은 일직선 스택을 갖는 메모리 셀 어레이의 소부분의 평면도로서, 프로그램되는 셀에 대해 가장 가까운 내 개의 소스 콘택트들을 도시하고 있음.
도 11은 좁혀진 일직선-스택 폭을 갖는 메모리 셀 어레이의 소부분의 평면도.
＜도면의 주요 부분에 대한 부호의 설명＞
11 : 소스, 연속 확산 영역
12 : 드레인
13 : 플로팅 게이트
15 : 워드라인
17 : 소스 라인, 확산 수평 소스 라인
17a : 공통 수직 소스 도체
18 : 드레인-컬럼 라인
23 : 반도체 기판
25 : 게이트 절연체
DC : 드레인 콘택트
SC : 소스 콘택트
ST : 스택, 스택 층, 스택 도체
도 1을 보면, 본 발명의 방법 사용에 대한 설명을 목적으로 메모리 칩의 필수 부분인, 메모리 셀들의 어레이 예가 도시되어 있다. 각 셀은 소스(11), 드레인(12), 플로팅 게이트(13), 제어 게이트(14)를 갖는 플로팅-게이트 트랜지스터(10)이다. 셀(10) 행(a row of cells) 내의 각 제어 게이트(14)들은워드라인(15)에 연결되고, 각 워드라인(15)들은 워드라인 디코더(16)에 연결된다. 셀(10) 행 내의 각 소스(11)들은 소스 라인(17)에 연결된다. 셀(10) 열(a column of cells) 내의 각 드레인(12)들은 드레인-컬럼 라인(18)에 연결된다. 각 소스 라인(17)들은 공통-컬럼 라인(17a)에 의해 컬럼 디코더(19)에 연결되고, 각 드레인-컬럼 라인(18)들은 컬럼 디코더(19)에 연결된다.
리드 모드(read mode)에서, 워드라인 디코더(16)는, 라인들(20r) 상의 워드라인 어드레스 신호들 및 리드/라이트/소거(Read/Write/Erase) 제어 회로(21) (또는 마이크로프로세서(21))로부터의 신호들에 응답하여, 선택된 워드라인(15)에는 선정된 양전압(Vcc, 대략 +5V)을 인가하고, 선택되지 않은 워드라인(15)에는 저전압(그라운드 또는 VSUB)을 인가하도록 작용한다. 컬럼 디코더(19)는 최소한 선택된 드레인-컬럼 라인(18)에 선정된 양전압(VSEN, 대략 +1V)를 인가하고, 소스 라인(17)에 저전압(0V)을 인가하도록 작용한다. 컬럼 디코더(19)는 또한, 어드레스 라인들(20d) 상의 신호들에 응답하여, 선택된 셀(10)의 선택된 드레인-컬럼 라인(18)을 데이터 입/출력(DATA IN/OUT) 터미널에 연결하도록 작용한다. 선택된 드레인-컬럼 라인(18) 및 선택된 워드라인(15)에 연결된 셀(10)의 도전 또는 부도전 상태는 데이터 입/출력 터미널(22)에 연결된 감지 증폭기(도시되지 않음)에 의해 검출된다.
플래시-소거 모드 동안, 컬럼 디코더(19)는 모든 드레인-컬럼 라인(18)들이 플로팅(floating) 상태("오프" 상태로 바이어스된 전계-효과 트랜지스터와 같은 하이임피던스에 연결된 상태)가 되게 작용할 수 있다. 워드라인 디코더(16)는 모든 워드라인(15)들을, 그라운드일 수 있는 기준 전위(VSUB)에 연결하도록 작용한다. 컬럼 디코더(19)는 또한, 모든 소스 라인(17)들에 높은 양전압(VEE, 대략 +10V 내지 +15V)을 인가하도록 작용한다. 이들 소거 전압은 게이트 산화 영역에 걸쳐, 플로팅 게이트(13)로부터 전하를 옮기는 파울러-노다임(Fowler-Nordheim) 터널 전류를 생성하기에 충분한 전계 강도를 만들어, 메모리 셀(10)을 소거한다. 워드라인(15) 상의 전위는 0V이므로, 셀(10)은 소거 동안 부전도 상태에 있게 된다. 그 때문에, 그리고 또한 드레인(12)이 플로팅되어 있는 사실 때문에, 채널-핫-캐리어(channel-hot-carrier)들이 생성되지 않는다.
라이트 또는 프로그램 모드에서, 워드라인 디코더(16)는, 라인들(20r) 상의 워드라인 어드레스 신호들 및 리드/라이트/소거 제어 회로(21) (또는 마이크로프로세서(21))로부터의 신호들에 응답하여, 선택된 제어-게이트(14)를 포함하는, 선택된 워드라인(15) 상에 선정된 제1 프로그래밍 전압(VP1, 대략 +12V)을 싣도록 작용한다. 컬럼 디코더(19)는 또한, 선택된 드레인-컬럼 라인(18) 상에, 따라서, 선택된 셀(10)의 드레인(12)에 제2 프로그래밍 전압(VP2, 대략 +5 내지 +10V)를 싣도록 작용한다. 소스 라인(17)들은 그라운드일 수 있는 기준 전위(VSUB)에 연결된다. 모든 선택되지 않은 드레인-컬럼 라인(18)들은 기준 전위(VSUB)에 연결되거나 플로팅된다. 이들 프로그래밍 전압은 선택된 메모리 셀(10)의 채널 내에 높은 전류(드레인(12)에서 소스(11)로) 상태를 만들어, 드레인-채널 접합 근처에 채널 산화를 가로질러 선택된 셀(10)의 플로팅 게이트(13)로 주입되는 채널-핫 전자들 및 애벌란시 항복(avalanche-breakdown) 전자들을 생성한다. (VP1을 0V로 했을 때) 채널 영역에 대하여 대략 -2V 내지 -6V의 음 프로그램 전하로 플로팅 게이트(13)를 프로그램하기 위해 프로그래밍 시간은 충분히 길게 선택된다. 실시예에 따라 제조된 메모리셀(10)들에 있어서, 제어 게이트(14)/워드라인(15)과 플로팅 게이트(13)간의 결합 계수(coupling coefficient)는 대략 0.6이다. 따라서, 예컨대, 선택된 제어 게이트(14)를 포함하는, 선택된 워드라인(15) 상의 12V의 프로그래밍 전압은, 선택된 플로팅 게이트(13)에 대략 +7.2V의 전압을 싣는다. (대략 +7.2V에 있는) 플로팅 게이트(13)와 (대략 0V의) 그라운드된 소스 라인(17)간의 전압차는, 소스(11)와 플로팅 게이트(13)간의 게이트 산화를 가로질러 파울러-노다임 터널링 전류를 일으켜서 선택되거나 또는 선택되지 않은 셀(10)의 플로팅 게이트(13)를 충전하기에는 불충분하다. 선택된 셀(10)의 플로팅 게이트(13)는 프로그래밍 동안 주입된 핫 전자들로 충전되고, 계속하여 그 전자들은 선택된 셀(10)의 플로팅 게이트(13) 밑의 소스-드레인 경로가 제어 게이트(14) 상의 양의 리드 전압과 부도전 상태, 즉, "영(zero)" 비트로 읽히는 상태에 있도록 한다. 선택되지 않은 셀(10)들은 플로팅 게이트(13) 밑에 도전 상태에 있는 소스-드레인 경로를 갖고, 그 셀(10)들은 "일(one)" 비트로 읽힌다.
도 2는 메모리 셀(10) 어레이 레이아웃의 소부분의 확대 평면도로서, 도 1의메모리 어레이에서 사용하기 위한 선행-기술 스택(ST) 및 소스 콘택트(SC) 구조를 도시하고 있다. 최소 사진 석판 거리는 소스 콘택트(SC) 또는 드레인 콘택트(DC)의 한쪽 면의 폭에 의해 표현된다. 수직 소스 라인(17a)들은 아마 16 개의 셀(10)열들의 군들을 분리한다. 이 레이아웃 구성에서, 수직 금속 소스 라인(17a)과 수평 소스 라인(17)들 간의 소스 콘택트(SC)들은, 절연에 대한 그리고 마스크 맞춤(mask alignment) 변화에 대한 충분한 공간을 허용하도록 스택 층(ST)들이 각 소스 콘택트(SC)들로부터 떨어져서 굴곡되는 것을 필요로 한다. (드레인 콘택트(DC)들에 대해서도 비슷한 간격(spacing)이 요구된다.) 스택(ST)들의 굴곡으로 인해 군을 이루는 셀(10) 열들 간에 상대적으로 큰 수평 거리를 필요로 한다. 그 거리는 셀(10) 열에 필요한 수평 거리보다 크다. 그 결과, 필드 산화물 영역(FO)들 간의 간격이 불균일하여, 수직 소스 라인(17a)에서 간격이 더 크다. 필드 산화물 영역(FO)들 간의 간격이 불균일하기 때문에, 수직 소스 라인(17a)들에 인접한 필드 산화물 영역(FO)들은 동일한 셀(10)들 간의 필드 산화물 영역(FO)들과 비교하여 일그러지기 쉽다. 어떤 경우에는, 그 일그러짐이 수직 소스 라인(17a)들의 각 측면에 더미 셀(10) 열(dummy columns of cells)들이 사용되기에 충분하여, 칩 상에 비기능 공간(non-functional space)이 더 많이 생긴다.
도 3은 도 1, 2 및 4의 메모리 셀 어레이들에서 사용된 타입의 전형적인 플로팅 게이트 셀(10)의 단면도로서, 도 2의 라인 A-A'을 따라 취한 것이다. 소스(11) 및 드레인(12)은 제2 도전성-타입을 갖는 반도체 기판(23) 내의 제1 도전성-타입의 불순물 확산에 의해 형성된다. 일반적으로 소스(11)는 두 가지 타입의불순물, 보통 비소 및 인의 확산에 의해 형성된다. 소스(11)의 인 불순물은 플로팅 게이트(13) 밑으로 확장되어 플래시 소거를 위한 터널링 창(tunneling window)을 형성한다. 소스(11)와 드레인(12) 사이의 기판(23) 영역은 셀 채널(24)이다. 플로팅 게이트(13)는 게이트 절연체(25)에 의해 채널(24)로부터 절연된 도핑된 폴리실리콘 층으로부터 형성된다. 도 1의 워드라인(15)의 일부인, 폴리실리콘 제어 게이트(14)는, 층간 절연체(26)에 의해 플로팅 게이트(13)으로부터 절연된다.
보다 작은 최소 사진 석판 거리를 이용한 제조 공정들이 개발됨에 따라, 보다 작은 스택(ST) 폭을 갖는 메모리 어레이들이 구축된다. 반면, 적절한 플래시 소거에 필요한, 소스 접합 언더랩(source junction underlap) 거리는 스택(ST) 폭과 같은 비율로 축소되지 않았다. 이런 발전에 따라, 스택(ST)의 양쪽에서 소스(11) 확산들이 이루어져, 그 확산들이 스택 밑에서 연결되어 수평 소스 라인(17)들 간의 수직 도전 경로를 형성할 수 있게 해준다.
도 4 및 5를 보면, 도 4는 본 발명의 어레이 레이아웃의 바람직한 예이고, 도 5는 도 4의 라인 B-B'에서의 단면을 도시하고 있다. 도 5는 수직 소스 라인(17a)의 확산 부분을 형성하는 스택(ST) 밑의 확산들을 보여준다. 수직 소스 라인(17a)의 확산 부분은, 소스(11)들 및 수평 소스 라인(17)들이 형성됨과 동시에 각 스택 층(ST)의 양쪽에 인을 주입함으로써 형성된다. 상기 연속 확산 위에 평행한 금속 수직 컬럼 라인들이 형성되고 콘택트(SC)들에서 연결되어, 결합된 수직 소스 도체(17a)의 저항을 낮춘다. 도 4는 또한 도2의 선행 기술 수직 소스 라인에 의해 요구되는 공간 폭과 비교하여 본 발명의 수직 소스 라인(17a)에 의해 요구되는 더 좁은 공간 폭을 도시하고 있다. 도 4의 수직 소스 라인에 의해 요구되는 공간 폭은 하나의 셀(10) 열에 의해 요구되는 공간 폭과 같다. 사실상, 필드 산화물 영역(FO)들 간의 간격에 변화가 없다. 수직 소스 라인(17a)의 양쪽에 두 개의 수직 "더미" 셀(10) 열에 대한 필요성은, 그 두 개의 더미 셀(10) 열에 필요한 공간과 더불어, 소거된다.
도 4 및 5는 수직 컬럼 라인(17a)의 언더랩된, 연결 확산(underlapped, connecting diffusion)들의 위에 한 층의 스택(ST)들을 나타내고 있음에 주목하기 바란다. 임의 사항으로, 플로팅-게이트(13)에 상당하는 것들을 포함하는, 두 층의 스택들이 언더랩된, 수직 컬럼 라인(17a)의 연결 확산들 위에 위치한다.
요약하면, 도 4 및 5는 복수의 확산 수평 소스 라인(17)들을 갖는 불휘발성 메모리 어레이를 도시하는 것으로, 각 소스 라인(17)은 한 쌍의 평행한 수평 스택 도체(ST)들 사이에 위치한다. 이 메모리 어레이는 적어도 하나의 공통 수직 소스 도체(17a)에 연결되는 복수의 확산 수평 소스 라인(17)들을 포함한다. 공통 수직 소스 도체(17a)는 상기 평행한 수평 스택 도체(ST) 쌍 각각의 밑에 연속 확산 영역(11)을 포함한다. 그 밖에, 공통 수직 소스 도체(17a)는 평행한 수평 스택 도체(ST)쌍들 사이에 위치한 콘택트(SC)들에서 상기 연속 확산 영역들에 결합되는 금속 도체를 포함한다.
도 6은 대칭적인 소스-타입 확산들을 갖는 전계-효과 구조의 시뮬레이트된 단면도로서, 상기 확산들은, 각각, 일직선 스택(ST)의 양쪽에 있는 본 발명의 수평 소스 라인(17) 확산들 및 수직 소스 라인(17a) 확산들을 나타낸다. 도 6에서, 라인(DR)들은 공핍 영역을 나타내고 라인(MJ)은 야금 접합(metallurgical junction)을 나타낸다. 도면에서 알 수 있듯이, 표준 플래시 공정에서 사용되는 소스(11) 확산들은 스택(ST) 밑으로 합병하여, 스택(ST) 상의 전압에 영향받지 않는 도전 경로를 형성한다. 이 사실은 도 7에 도시되어 있는데, 게이트의 좌우 측간의 전류(I)를 게이트 전압(VG)에 대비하여 구성한 그래프이다.
도 6의 소스-타입 확산들은 마스크한 기판(23)에 대해 대략 60 KeV의 에너지에서 약 3×1014내지 6×1014이온/㎠의 범위로 인 주입을 함으로써 형성된다. 그 후 기판에 대해 대략 100 KeV의 에너지에서 약 6×1015내지 8×1015이온/㎠의 범위로 비소 주입을 한다. 그 후 주입물들에 대해 대략 35 내지 50 분 동안 약 1000 ℃에서 후확산 공정(drive step)을 수행한다.
도 8을 보면, 도 6의 디바이스에 대해 시뮬레이트한 소스 전류(I) 대 소스 전압(VS)의 그래프가 도시되어 있다(그 밖의 단자들은 그라운드 전위에 있게 함). 도 8의 그래프에 사용된 스택(ST) 폭은 0.7 ㎛이다. 도면에서 알 수 있듯이, 소스 전압(VS)이 0.3 V이고 그 밖의 단자들은 그라운드 전위에 있을 때, 실리콘을 통해 스택(ST) 밑을 흐르는 200 마이크로암페어의 전류(I)가 있다.
도 9는 도 8의 그래프와 비슷한 그래프로서, 이 또한 시뮬레이트한 소스 전류(I) 대 소스 전압(VS)을 도시하고 있지만(그 밖의 단자들은 그라운드 전위에 있게 함), 이 그래프는 0.5 ㎛의 스택 폭을 갖는 도 6의 구조에 대한 것이다. 도 9에서는 소스 전압(VS)이 0.03 볼트이고, 그 밖의 모든 단자들은 그라운드 전위에 있을 때, 전류(I)는 200 마이크로암페어이다.
플래시 셀(10)의 정상 프로그래밍에는 채널(24) 내에 약 600 내지 700 마이크로암페어의 유효 전류가 필요하다. 도 10에서 알 수 있듯이, 셀(10)을 프로그램하기 위하여, 가장 가까운 네 개의 소스 콘택트(SC)들을 통해 800 마이크로암페어의 최대 프로그래밍 전류가 얻어진다. 프로그래밍 동작 동안, 프로그램되는 셀(10)의 위치에 따라, 소스 전압(VS)은 소스 라인(17 및 17a)들의 저항으로 인해 10 분의 수 볼트까지 증가한다.
전술하고 도 11에 도시한 바와 같이, 수직 소스 라인(17a) 위의 제의된 일직선 스택(ST) 레이아웃은 임의적으로 공칭(nominal) 스택(ST) 라인 폭에서 0.1 내지 0.2 ㎛ 만큼 깎일 수 있다. 이로 인해, 스택(ST) 밑에 훨씬 나은 도전 경로가 생기고 공정에 덜 의존하는 구성이 가능해진다.
비록 실시예에 대하여 본 발명이 설명되었으나, 이 설명은 한정의 의미로 취해진 것이 아니다. 이 설명을 참조했을 때, 본 실시예의 다양한 수정은 물론, 본 발명의 기타 실시예들은 본 기술 분야의 숙련자들에게 자명할 것이다. 첨부한 특허청구의 범위는 본 발명의 범위에 속하는 그러한 수정 또는 실시예들을 포괄할 것이라 기대된다.

Claims (19)

  1. 복수의 확산 수평 소스 라인들을 포함하는 불휘발성 메모리 어레이로서, 상기 각 확산 소스 라인들은 한 쌍의 평행한 수평 스택 도체들 사이에 위치하는 불휘발성 메모리 어레이에 있어서,
    적어도 하나의 공통 수직 소스 도체에 연결되는 상기 복수의 확산 수평 소스 라인들,
    상기 평행한 수평 스택 도체 쌍의 각각의 밑에 연속 확산 영역(continuous diffused region)들을 포함하는 상기 공통 수직 소스 도체, 및
    상기 평행한 수평 스택 도체 쌍들 사이에 위치하는 콘택트들에서 상기 연속 확산 영역들에 결합되는 금속 도체를 포함하는 상기 공통 수직 소스 도체
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 어레이.
  2. 제1항에 있어서, 상기 평행한 수평 스택 도체들 각각은 일직선(straight) 형태로 배열되어 있는 것을 특징으로 하는 불휘발성 메모리 어레이.
  3. 제1항에 있어서, 상기 연속 확산 영역들은 인 불순물(phosphorous dopant)을 포함하는 것을 특징으로 하는 메모리 어레이.
  4. 제1항에 있어서, 상기 평행한 수평 스택 도체 쌍의 각각은 상기 연속 확산영역들 위에서 폭이 더 좁은 것을 특징으로 하는 불휘발성 메모리 어레이.
  5. 제1항에 있어서, 상기 스택 도체들 밑에 필드 산화물 영역을 더 포함하는 불휘발성 메모리로서, 상기 필드 산화물 영역들은 균일한 거리로 간격을 두어 상기 메모리의 셀들을 분리하고, 상기 수직 소스 도체는 적어도 두 개의 상기 필드 산화물 영역들 사이에 위치하고, 상기 두 개의 상기 필드 산화물 영역들은 상기 균일한 거리로 떨어져 있는 것을 특징으로 하는 불휘발성 메모리.
  6. 제1항에 있어서, 상기 연속 확산 영역들은 확장하여 복수의 상기 평행한 수평 스택 도체 쌍들을 포함하는 것을 특징으로 하는 불휘발성 메모리.
  7. 제1항에 있어서, 상기 각 수평 스택 도체는 한 층을 갖는 것을 특징으로 하는 불휘발성 메모리.
  8. 제1항에 있어서, 상기 각 수평 스택 도체는 두 충을 갖는 것을 특징으로 하는 불휘발성 메모리.
  9. 제1항에 있어서, 상기 연속 확산 영역들은 인을 포함하는 것을 특징으로 하는 불휘발성 메모리.
  10. 복수의 확산 수평 소스 라인들을 포함하는 불휘발성 메모리 어레이를 제조하는 방법으로서, 상기 각 확산 소스 라인은 한 쌍의 평행한 수평 스택 도체들 사이에 위치하는 제조 방법에 있어서,
    상기 평행한 수평 스택 도체 쌍들 사이에 수직으로 정렬된 영역들 내에 확산들을 형성하는 단계로서, 상기 확산들은 상기 확산 소스 라인들과 동시에 형성되고, 상기 확산들은 상기 수평 스택 도체 쌍들 각각의 밑에서 연결되도록 형성되는 것을 포함하는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  11. 제10항에 있어서, 상기 평행한 수평 스택 도체 쌍들 사이에 위치하는 콘택트들에서 상기 확산 영역들에 결합되는 수직 금속 도체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  12. 제10항에 있어서, 상기 평행한 수평 스택 도체들 각각은 일직선 형태로 배열되어 있는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  13. 제10항에 있어서, 상기 연속 확산 영역들은 인 불순물을 포함하는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  14. 제10항에 있어서, 상기 평행한 수평 스택 도체 쌍의 각각은 상기 연속 확산 영역들 위에서 폭이 더 좁은 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  15. 제10항에 있어서, 상기 스택 도체들 밑에 필드 산화물 영역들을 더 형성하는 단계로서, 상기 필드 산화물 영역들은 균일한 거리로 간격을 두어 상기 메모리의 셀들을 분리하고, 상기 수직 소스 도체는 적어도 두 개의 상기 필드 산화물 영역들 사이에 형성되고, 상기 두 개의 상기 필드 산화물 영역들은 상기 균일한 거리로 떨어져 있는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  16. 제10항에 있어서, 상기 연속 확산 영역들은 확장하여 복수의 상기 평행한 수평 스택 도체 쌍들을 포함하는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  17. 제10항에 있어서, 상기 각 수평 스택 도체는 한 층을 갖는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  18. 제10항에 있어서, 상기 각 수평 스택 도체는 두 층을 갖는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
  19. 제10항에 있어서, 상기 연속 확산 영역들은 인을 포함하는 것을 특징으로 하는 불휘발성 메모리 어레이 제조 방법.
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