JP4990978B2 - 不揮発性記憶素子における部分的な消去と消去の検証 - Google Patents
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Description
Claims (12)
- 複数個の不揮発性記憶素子が直列に接続されているとともに第1選択ゲートと第2選択ゲートの間に接続されているNANDストリングと、複数本のワード線を備えており、NANDストリング中の不揮発性記憶素子の各々が対応する一本のワード線に接続されている不揮発性メモリシステムを消去する方法であり、
そのNANDストリング中の不揮発性記憶素子の第1の部分集合の消去を可能とし、そのNANDストリング中の不揮発性記憶素子の第2の部分集合の消去を抑止した状態で、そのNANDストリングに消去電圧を印加する第1工程と、
前記第2の部分集合の消去を可能とし、前記第1の部分集合の消去を抑止した状態で、そのNANDストリングに消去電圧を印加する第2工程と、
第1工程と第2工程の実施後に、そのNANDストリングの導通テストによって、前記第1の部分集合と前記第2の部分集合が消去されたか否かを同時に検証する工程と、
前記第1の部分集合と前記第2の部分集合が消去されたと検証されない場合に、前記第1工程と前記第2工程を繰り返す工程、
を備えており、
前記第1の部分集合は、2×i番目のワード線に接続されている不揮発性記憶素子であり、前記第2の部分集合は、2×i+1番目のワード線に接続されている不揮発性記憶素子であるか、あるいは、
前記第1の部分集合は、4×i番目のワード線に接続されている不揮発性記憶素子と4×i+1番目のワード線に接続されている不揮発性記憶素子であり、前記第2の部分集合は、4×i+2番目のワード線に接続されている不揮発性記憶素子と4×i+3番目のワード線に接続されている不揮発性記憶素子であり、
iはゼロ以上の整数であり、
0番目のワード線に接続されている不揮発性記憶素子が第1選択ゲートに隣接していることを特徴とする不揮発性メモリシステムの消去方法。 - 前記第1工程を前記第2工程よりも前に実行し、
前記第1工程は、第1のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第2工程は、第2のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第2のピーク値が前記第1のピーク値よりも低いことを特徴とする、
請求項1に記載の方法。 - 前記の繰り返す工程は、
前記第1工程でNANDストリングに印加する消去電圧を、前記第1のピーク値から第1のステップサイズ(ΔVERA1)だけ増加させるステップと、
前記第2工程でNANDストリングに印加する消去電圧を、前記第2のピーク値から前記第1のステップサイズ(ΔVERA1)だけ増加させるステップを含む、
請求項2に記載の方法。 - 前記の繰り返す工程は、
前記第1工程でNANDストリングに印加する消去電圧を、前記第1のピーク値から第1のステップサイズ(ΔVERA1)だけ増加させるステップと、
前記第2工程でNANDストリングに印加する消去電圧を、前記第2のピーク値から第2のステップサイズ(ΔVERA2)だけ増加させるステップを含み、
前記第2のステップサイズ(ΔV ERA2 )が前記第1のステップサイズ(ΔV ERA 1 )よりも低いことを特徴とする、
請求項2に記載の方法。 - 前記第1工程は、第1のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第2工程は、前記第1のピーク値を有する消去電圧パルスを印加するステップを含む、
請求項1に記載の方法。 - 前記第1の部分集合が、前記NANDストリングのソース線側端部に位置する不揮発性記憶素子(228)と、前記NANDストリングのソース線側からビット線側に向かって一つおきに選択した記憶素子(224)を含み、
前記第2の部分集合が、前記NANDストリングのビット線側端部に位置する不揮発性記憶素子(222)と、前記NANDストリングのビット線側からソース線側に向かって一つおきに選択した記憶素子(226)を含む、
請求項1〜5のいずれか1項に記載の方法。 - 前記第1の部分集合が、4×i番目のワード線に接続されている不揮発性記憶素子と4×i+1番目のワード線に接続されている不揮発性記憶素子であり、
前記第2の部分集合が、4×i+2番目のワード線に接続されている不揮発性記憶素子と4×i+3番目のワード線に接続されている不揮発性記憶素子であり、
0番目のワード線に接続されている不揮発性記憶素子がソース線側端部に位置していることを特徴とする請求項1〜5のいずれか1項に記載の方法。 - 複数個の不揮発性記憶素子が直列に接続されているとともに第1選択ゲートと第2選択ゲートの間に接続されているNANDストリングと、複数本のワード線と、管理装置とを備えており、NANDストリング中の不揮発性記憶素子の各々が対応する一本のワード線に接続されており、そのNANDストリングに管理装置が接続されている不揮発性メモリシステムであり、
前記管理回路は、そのNANDストリングを消去する要求を受信し、前記要求に応答して、
そのNANDストリング中の不揮発性記憶素子の第1の部分集合の消去を可能とし、そのNANDストリング中の不揮発性記憶素子の第2の部分集合の消去を抑止した状態で、そのNANDストリングに消去電圧を印加する第1処理と、
前記第2の部分集合の消去を可能とし、前記第1の部分集合の消去を抑止した状態で、そのNANDストリングに消去電圧を印加する第2処理と、
第1処理と第2処理の実施後に、そのNANDストリングの導通テストによって、前記第1の部分集合と前記第2の部分集合が消去されたか否かを同時に検証する処理と、
前記第1の部分集合と前記第2の部分集合が消去されたと検証されない場合に、前記第1処理と前記第2処理を繰り返す処理を実行するものであり、
前記第1の部分集合は、2×i番目のワード線に接続されている不揮発性記憶素子であり、前記第2の部分集合は、2×i+1番目のワード線に接続されている不揮発性記憶素子であるか、あるいは、
前記第1の部分集合は、4×i番目のワード線に接続されている不揮発性記憶素子と4×i+1番目のワード線に接続されている不揮発性記憶素子であり、前記第2の部分集合は、4×i+2番目のワード線に接続されている不揮発性記憶素子と4×i+3番目のワード線に接続されている不揮発性記憶素子であり、
iはゼロ以上の整数であり、
0番目のワード線に接続されている不揮発性記憶素子が第1選択ゲートに隣接していることを特徴とする不揮発性メモリシステム。 - 前記管理回路は、前記第1処理を前記第2処理よりも前に実行し、
前記第1処理では、第1のピーク値を有する消去電圧パルスを印加し、
前記第2処理では、第2のピーク値を有する消去電圧パルスを印加するものであり、
前記第2のピーク値が前記第1のピーク値よりも低いことを特徴とする、
請求項8に記載の不揮発性メモリシステム。 - 前記NANDストリング中の不揮発性記憶素子は、1つ以上のプログラム状態にあるデータを記憶することが可能であり、
前記第1工程で印加する消去電圧は、1つ以上の前記プログラム状態にプログラムされている前記NANDストリング中の前記不揮発性記憶素子のすべてを消去してしまうレベルよりも低いレベルを有する電圧パルスを含む、
請求項8または9に記載の不揮発性メモリシステム。 - 前記第1の部分集合が、2×i番目のワード線に接続されている不揮発性記憶素子であり、
前記第2の部分集合が、2×i+1番目のワード線に接続されている不揮発性記憶素子であり、
0番目のワード線に接続されている不揮発性記憶素子がソース線側端部に位置していることを特徴とする請求項8〜10のいずれか1項に記載の不揮発性メモリシステム。 - 前記第1の部分集合が、4×i番目のワード線に接続されている不揮発性記憶素子と4×i+1番目のワード線に接続されている不揮発性記憶素子であり、
前記第2の部分集合が、4×i+2番目のワード線に接続されている不揮発性記憶素子と4×i+3番目のワード線に接続されている不揮発性記憶素子であり、
0番目のワード線に接続されている不揮発性記憶素子がソース線側端部に位置していることを特徴とする請求項8〜10のいずれか1項に記載の不揮発性メモリシステム。
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