JP2010507180A - 不揮発性記憶素子における部分的な消去と消去の検証 - Google Patents
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Abstract
Description
Claims (20)
- 不揮発性記憶素子の第1の部分集合を消去可能とし、不揮発性記憶素子の第2の部分集合を消去抑止した状態で、不揮発性記憶素子の集合に消去電圧を印加する工程と、
前記第2の部分集合を消去可能とし、前記第1の部分集合を消去抑止した状態で、不揮発性記憶素子の前記集合に前記消去電圧を印加する工程と、
前記集合が消去されたと検証されない場合に、前記第1の部分集合を消去可能とした状態で前記消去電圧を印加することと前記第2の部分集合を消去可能とした状態で前記消去電圧を印加することのうちの少なくとも一方を繰り返す工程、
を備える不揮発性記憶素子を消去する方法。 - 前記第2の部分集合を消去可能とした状態で消去電圧を印加する工程の前に前記第1の部分集合を消去可能とした状態で消去電圧を印加する工程を実行し、
前記第1の部分集合を消去可能とした状態で消去電圧を印加する工程は、第1のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第2の部分集合を消去可能とした状態で前記消去電圧を印加する工程は、前記第1のピーク値より低い第2のピーク値を有する消去電圧パルスを印加するステップを含む、
請求項1に記載の方法。 - 前記繰り返す工程は、
前記第1の部分集合を消去可能とした状態で、不揮発性記憶素子の前記集合に印加される前記消去電圧を、前記第1のピーク値から第1のステップサイズだけ増加させるステップと、
前記第2の部分集合を消去可能とした状態で、不揮発性記憶素子の前記集合に印加される前記消去電圧を、前記第2のピーク値から前記第1のステップサイズだけ増加させるステップを含む、
請求項2に記載の方法。 - 前記繰り返す工程は、
前記第1の部分集合を消去可能とした状態で、不揮発性記憶素子の前記集合に印加される前記消去電圧を、前記第1のピーク値から第1のステップサイズだけ増加させ、
前記第2の部分集合を消去可能とした状態で、不揮発性記憶素子の前記集合に印加される前記消去電圧を、前記第2のピーク値から前記第1のステップサイズよりも低い第2のステップサイズだけ増加させる、
請求項2に記載の方法。 - 前記第1の部分集合を消去可能とした状態で消去電圧を印加する工程は、前記第1のピーク値を有する消去電圧パルスを印加するステップを含み、
前記第2の部分集合を消去可能とした状態で消去電圧を印加する工程は、前記第1のピーク値を有する消去電圧パルスを印加するステップを含む、
請求項1に記載の方法。 - 前記繰り返す工程は、
不揮発性記憶素子の前記集合が消去されたと検証されるまで、前記第1の部分集合を消去可能とした状態で消去電圧を印加することと、前記第2の部分集合を消去可能とした状態で前記消去電圧を印加することを繰り返すステップを含む、
請求項1に記載の方法。 - 前記繰り返す工程は、
前記第1の部分集合または前記第2の部分集合が消去されたと検証されていないと判断された場合に、この判断に応答して、前記第1の部分集合を消去可能とした状態で消去電圧を印加することと、前記第2の部分集合を消去可能とした状態で前記消去電圧を印加することを繰り返すステップを含む、
請求項6に記載の方法。 - 前記第1の部分集合を消去可能とした状態で前記消去電圧を印加する工程と前記第2の部分集合を消去可能とした状態で前記消去電圧を印加する工程の両工程を実行した後に、不揮発性記憶素子の前記集合が消去されたのか否かを検証する工程、
をさらに備える請求項1に記載の方法。 - 前記検証する工程は、
前記第2の部分集合を検証対象から除外した状態で、前記第1の部分集合が消去されたのか否かを検するステップと、
前記第1の部分集合を検証対象から除外した状態で、前記第2の部分集合が消去されたのか否かを検証するステップを含む、
請求項8に記載の方法。 - 前記第2の部分集合を検証対象から除外した状態で、前記第1の部分集合が消去されたのか否かを検証するステップは、前記第1の部分集合の各記憶素子に対して消去検証電圧を印加するとともに、前記第2の部分集合の各記憶素子に対して前記消去検証電圧より大きい電圧を印加するステップを含み、
前記第1の部分集合を検証対象から除外した状態で、前記第2の部分集合が消去されたのか否かを検証するステップは、前記第2の部分集合の各記憶素子に対して前記消去検証電圧を印加するとともに、前記第1の部分集合の各記憶素子に対して前記消去検証電圧より大きい電圧を印加するステップを含む、
請求項9に記載の方法。 - 前記第2の部分集合の各記憶素子に対して前記消去検証電圧より大きい前記電圧は、消去されたのか否かとは関係なく、前記第2の部分集合の各記憶素子が導通していることを保証するのに十分大きく、
前記第1の部分集合の各記憶素子に対して前記消去検証電圧より大きい前記電圧は、消去されたのか否かとは関係なく、前記第1の部分集合の各記憶素子が導通していることを保証するのに十分大きい、
請求項10に記載の方法。 - 前記繰り返す工程は、
前記第2の部分集合が消去され、前記第1の部分集合が消去されていないと前記検証する工程で判断した場合に、記憶素子の前記第1の部分集合を消去可能とした状態で消去電圧を印加することを繰り返すステップと、
前記第1の部分集合が消去され、前記第2の部分集合が消去されていないと前記検証する工程で判断した場合に、記憶素子の前記第2の部分集合を消去可能とした状態で前記消去電圧を印加することを繰り返すステップと、
前記第1の部分集合が消去されておらず、前記第2の部分集合が消去されていると前記検証する工程で判断した場合に、前記第1の部分集合を消去可能とした状態で、消去電圧を印加することと、前記第2の部分集合を消去可能とした状態で、前記消去電圧を印加することを繰り返すステップを含む、
請求項9に記載の方法。 - 前記検証する工程は、
前記第1の部分集合が消去されたのか否かと、前記第2の部分集合が消去されたのか否かを同時に検証するステップを含む、
請求項8に記載の方法。 - 不揮発性記憶素子の前記集合が不揮発性記憶素子のストリングであり、
前記第1の部分集合が、前記ストリングに対する第1の選択ゲートに隣接する第1の記憶素子と、前記ストリングのビット線方向に進んで前記ストリングの一つおきの記憶素子を含み、
前記第2の部分集合が、前記ストリングに対する第2の選択ゲートに隣接する第2の記憶素子と、前記ストリングの前記ビット線方向に進んで前記ストリングの一つおきの記憶素子と、前記第1の記憶素子に隣接する第3の記憶素子を含む、
請求項1に記載の方法。 - 不揮発性記憶素子の集合と、不揮発性記憶素子の前記集合と連通する管理回路、を備える不揮発性メモリシステムであり、
前記管理回路は、不揮発性記憶素子の前記集合を消去する要求を受信し、前記要求に応答して、不揮発性記憶素子の前記集合に1つ以上の第1の消去電圧パルスを印加した状態で前記第1の部分集合の消去を可能として前記第2の部分集合の消去を抑止することと、不揮発性記憶素子の前記集合に1つ以上の第2の消去電圧パルスを印加した状態で前記第2の部分集合の消去を可能として前記第1の部分集合の消去を抑止すること、によって不揮発性記憶素子の前記集合を消去する、
不揮発性メモリシステム。 - 前記管理回路は、前記第1の部分集合が消去可能とされた状態で前記1つ以上の第1の消去電圧パルスを印加し、かつ、前記第2の部分集合が消去可能とされた状態で前記1つ以上の第2の消去電圧パルスを印加した後に、不揮発性記憶素子の前記集合が消去されたのか否かを検証する、
請求項15に記載の不揮発性メモリシステム。 - 前記管理回路は、
前記検証において前記第1の部分集合が消去されていないと判断すると、前記第1の部分集合の消去を可能とした状態で前記1つ以上の第1の消去電圧パルスに追加して1つのパルスを印加することによって、前記第2の部分集合に関する判定とは関係なく前記第1の部分集合の消去を可能とし、
前記検証において前記第1の部分集合が消去されたと判断すると、前記第1の部分集合の消去を可能とした状態でそれ以上消去電圧パルスを印加しないことによって、前記第2の部分集合に関する判定とは関係なく前記第1の部分集合の消去を可能とし、
前記検証において前記第2の部分集合が消去されていないと判断すると、前記第2の部分集合の消去を可能とした状態で前記1つ以上の第2の消去電圧パルスに追加して1つのパルスを印加することによって、前記第1の部分集合に関する判定とは関係なく前記第2の部分集合の消去を可能とし、
前記検証において前記第2の部分集合が消去されたと判断すると、前記第2の部分集合の消去を可能とした状態でそれ以上消去電圧パルスを印加しないことによって、前記第1の部分集合に関する判定とは関係なく前記第2の部分集合の消去を可能とする、
請求項16に記載の不揮発性メモリシステム。 - 前記管理回路は、前記第1の部分集合が消去されたのか否かと、前記第2の部分集合が消去されたのか否かを同時に検証することによって前記第1の部分集合の消去を可能とし、
前記集合が消去されていないと前記検証で判断すると、前記第1の部分集合の消去を可能とした状態で、前記1つ以上の第1の消去電圧パルスに追加して1つのパルスを印加することによって前記第1の部分集合の消去を可能とし、
前記集合が消去されていないと前記検証で判断すると、前記第2の部分集合の消去を可能とした状態で、前記1つ以上の消去電圧パルスに追加して1つのパルスを印加することによって前記第2の部分集合の消去を可能とする、
請求項16に記載の不揮発性メモリシステム。 - 前記管理回路は、前記第2の部分集合の消去を可能とする前に前記第1の部分集合の消去を可能とし、
前記第1の部分集合の消去を可能とした状態で印加される前記1つ以上の消去電圧パルスが、前記第1の部分集合の消去を可能とした状態で印加される前記第1の消去電圧パルスを含み、
前記第2の部分集合の消去を可能とした状態で印加される前記1つ以上の消去電圧パルスが、前記第2の部分集合の消去を可能とした状態で印加される前記第1の消去電圧パルスを含み、前記第2の部分集合の消去を可能とした状態で印加される前記第1の消去電圧パルスが、前記第1の部分集合の消去を可能とした状態で印加される前記第1の消去電圧パルスより低いピーク値を有する、
請求項15に記載の不揮発性メモリシステム。 - 不揮発性記憶素子の前記集合が、不揮発性記憶素子のアレイの第1のNANDストリングであり、
前記要求が、前記アレイの複数のストリングを消去する要求を含んでおり、
前記アレイの前記不揮発性記憶素子は、1つ以上のプログラム状態にあるデータを記憶することが可能であり、
前記第1の部分集合の消去を可能とした状態で印加される前記1つ以上の消去電圧パルスは、1つ以上の前記プログラム状態にプログラムされた前記アレイの前記不揮発性記憶素子のすべての素子より少ない素子を消去するように適合されたレベルを有する第1の電圧パルスを含む、
請求項15に記載の不揮発性メモリシステム。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/549,533 | 2006-10-13 | ||
US11/549,515 US7495954B2 (en) | 2006-10-13 | 2006-10-13 | Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory |
US11/549,515 | 2006-10-13 | ||
US11/549,533 US7499317B2 (en) | 2006-10-13 | 2006-10-13 | System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling |
PCT/US2007/080626 WO2008048798A1 (en) | 2006-10-13 | 2007-10-05 | Partitioned erase and erase verification in non-volatile memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010507180A true JP2010507180A (ja) | 2010-03-04 |
JP4990978B2 JP4990978B2 (ja) | 2012-08-01 |
Family
ID=39148580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009532511A Active JP4990978B2 (ja) | 2006-10-13 | 2007-10-05 | 不揮発性記憶素子における部分的な消去と消去の検証 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP2057635B1 (ja) |
JP (1) | JP4990978B2 (ja) |
KR (1) | KR101062032B1 (ja) |
TW (1) | TWI371756B (ja) |
WO (1) | WO2008048798A1 (ja) |
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- 2007-10-05 KR KR1020097009734A patent/KR101062032B1/ko active IP Right Grant
- 2007-10-05 EP EP07853819.6A patent/EP2057635B1/en not_active Not-in-force
- 2007-10-05 WO PCT/US2007/080626 patent/WO2008048798A1/en active Application Filing
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4990978 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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