JP5866032B2 - メモリシステム - Google Patents

Description

実施形態は、メモリシステムに関する。

現在、不揮発性半導体記憶装置（メモリ）の用途拡大にともない、メモリの容量も増大してきている。

図１は、第１の実施形態に係る３次元積層型不揮発性半導体記憶装置の回路構成を示すブロック図である。 図２は、第１の実施形態に係るメモリセルアレイを示している。 図３は、第１の実施形態に係るｐ−ＢｉＣＳメモリの１つのブロックのうち、１本のビット線に接続された複数のＵ字型のストリングの構成を示している。 図４は、第１の実施形態に係るドライバと、プレーンスイッチとの関係を概略的に示すためのブロック図である。 図５は、第１の実施形態に係るＣＧドライバを概略的に示すブロック図である。 図６は、第１の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＮに係るスイッチの回路図である。 図７は、第１の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＤに係るスイッチの回路図である。 図８は、第１の実施形態に係るロウデコーダの回路図である。 図９は、第１の実施形態に係る半導体記憶装置のプログラム動作時のＣＧマッピングを示す図であり、従来技術のプログラムおよびリード動作時のＣＧマッピングを示す図である。 図１０は、第１の実施形態に係る半導体記憶装置のリード動作時のＣＧマッピングを示す図である。 図１１は、第１の実施形態に係る半導体記憶装置のイレース動作時のＣＧマッピングを示す図である。 図１２Ａは、イレース動作、プログラム動作、リード動作時におけるゾーン信号と、ＣＧドライバとの関係を示している。 図１２Ｂは、スイッチ信号と、出力信号との関係を示している。 図１３は、第２の実施形態に係る半導体記憶装置の基本的な構成を模式的に示したブロック図である。 図１４は、第２の実施形態に係るアクセス統合動作を示したフローチャートである。 図１５は、第２の実施形態に係る半導体記憶装置の、相異なるプレーン内のブロック内の、相異なるページ番号を持つページ上のデータが並列にアクセスを受ける様子を図示したものである。 図１６は、第３の実施形態に係るアクセス統合動作を示したフローチャートである。 図１７は、第３の実施形態に係る半導体記憶装置の、相異なるプレーン内のブロック内の、相異なるページ番号を持つページ上のデータが並列にアクセスを受ける様子を図示したものである。 図１８は、メモリセルトランジスタＭＴの閾値分布を示すグラフである。 図１９は、ｈＳＬＣの専用のパラメータを示している。 図２０は、第４の実施形態に係る動作オプションにおけるリードシーケンスを示す図である。 図２１Ａは、ＳＬＣデータのリードの場合のリード動作波形を示している。 図２１Ｂは、ＭＬＣ―Ｌｏｗｅｒデータのリードの場合のリード動作波形を示している。 図２１Ｃは、ＭＬＣ―Ｕｐｐｅｒデータのリードの場合のリード動作波形を示している。 図２２Ａは、第４の実施形態の動作オプションＡにおけるＳＬＣデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示している。 図２２Ｂは、ＭＬＣ―Ｌｏｗｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示している。 図２２Ｃは、ＭＬＣ―Ｕｐｐｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示している。 図２３Ａは、第４の実施形態の動作オプションＢにおけるＳＬＣデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示している。 図２３Ｂは、ＭＬＣ―Ｌｏｗｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示している。 図２３Ｃは、ＭＬＣ―Ｕｐｐｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示している。 図２４は、コマンドシーケンスで用いる記号と、記号の意味を示した表である。 図２５は、ｈＳＬＣデータのプログラム時のコマンドシーケンスと、その内部動作波形とを示した図である。 図２６は、ｈＳＬＣデータのリード時のコマンドシーケンスと、その内部動作波形とを示した図である。 図２７は、データアウトシーケンスの具体例を示している。 図２８は、マルチプレーンアクセスの際に用いられるアドレス例を示している。 図２９Ａは、リード動作時において、選択ワード線ＷＬが、ダミーワード線ＷＬＤ近傍である場合の、各信号を示した図である。 図２９Ｂは、各ワード線ＷＬに用いられるＣＧドライバの種類と、ワード線ＷＬに印加される電圧を示した図である。 図３０は、第６の実施形態に係るＣＧドライバを概略的に示すブロック図である。 図３１は、メモリセルアレイを構成する複数のブロックを示している。 図３２は、メモリセルアレイを構成する複数のブロックを示している。 図３３は、メモリセルアレイの平面図である。 図３４は、ワード線グループにより構成されるロジカルブロックを代表的に示している。 図３５は、第８の実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示すブロック図である。 図３６は、第８の実施形態に係るＣＧドライバと、プレーンスイッチとの関係を概略的に示すためのブロック図である。 図３７は、第８の実施形態に係るＣＧドライバを概略的に示すブロック図である。 図３８は、第８の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＤに係るスイッチの回路図である。 図３９は、第８の実施形態に係る半導体記憶装置のプログラム動作時のＣＧマッピングを示す図である。 図４０は、第８の実施形態に係る半導体記憶装置のリード動作時のＣＧマッピングを示す図である。 図４１は、第８の実施形態に係る半導体記憶装置のイレース動作時のＣＧマッピングを示す図である。 図４２Ａは、イレース動作、プログラム動作、リード動作時におけるゾーン信号と、ＣＧドライバとの関係を示している。 図４２Ｂは、スイッチ信号と、出力信号との関係を示している。 図４３Ａは、リード動作時において、選択ワード線ＷＬが、ダミーワード線ＷＬＤ近傍である場合の、各信号を示した図である。 図４３Ｂは、各ワード線ＷＬに用いられるＣＧドライバの種類と、ワード線ＷＬに印加される電圧を示した図である。 図４４は、第１０の実施形態に係るＣＧドライバを概略的に示すブロック図である。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、図面の寸法比率は、図示の比率に限定されるものではない。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施形態）
＜不揮発性半導体記憶装置の構成＞
図１は、第１の実施形態に係わる３次元積層型不揮発性半導体記憶装置（メモリシステム）の回路構成を示すブロック図である。

近年、ＮＡＮＤ型フラッシュメモリのビット密度向上に向けたアプローチとして、メモリセルを積層した積層型ＮＡＮＤフラッシュメモリ、所謂ＢｉＣＳ（Bit-Cost Scalable）フラッシュメモリのメモリが提案されている。

本実施形態の３次元積層型不揮発性半導体記憶装置（メモリシステム）１は、ＢｉＣＳフラッシュメモリ（単に、フラッシュメモリ、またはメモリデバイス等とも称す）１０と、メモリコントローラ２０とを有する。

ここで、ＢｉＣＳフラッシュメモリ１０は、メモリセルアレイ１１、センスアンプ１２、カラムアドレスバッファ／カラムデコーダ１３、ロウデコーダ２１、制御回路１５、電圧生成回路１６、プレーンスイッチ１７、ロウアドレスバッファ１８、入出力バッファ１９を備えている。

メモリセルアレイ１１は、後述するように、複数のメモリセルが垂直方向に積層された３次元積層型不揮発性半導体記憶装置である。メモリセルアレイ１１の一部には、例えば不良カラムを置換するためのカラム置換情報、各種動作モードを決めるパラメータや、各種電圧を発生するためのトリミング結果、及び不良ブロックを示すバッドブロック情報が記憶される。また、メモリセルアレイ１１の一部には、後天的に発生したバッドブロックを示すバッドブロック情報が記憶されても良い。

＜センスアンプ及びカラムアドレスバッファ／カラムデコーダ＞
図１に示すように、センスアンプ１２は、ビット線ＢＬを介してメモリセルアレイ１１と接続される。メモリセルアレイ１１は複数のブロックＢＬＫを含む。例えば同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。センスアンプ１２は、読み出しの際にメモリセルアレイ１１のデータをページ単位で読み出しを行い、書き込みの際にメモリセルアレイ１１にデータをページ単位で書き込む。

また、センスアンプ１２はカラムアドレスバッファ／カラムデコーダ１３とも接続されている。センスアンプ１２はカラムアドレスバッファ／カラムデコーダ１３から入力される選択信号をデコードし、ビット線ＢＬの何れかを選択して駆動する。

センスアンプ１２は、書き込む際のデータを保持するデータラッチの機能も兼ねる。本実施形態のセンスアンプ１２は、複数個のデータラッチ回路を有する。例えば１つのセルに２ビットのデータを記憶するマルチレベルセル（ＭＬＣ）に適用されるセンスアンプは、３つのデータラッチを有している。

カラムアドレスバッファ／カラムデコーダ１３は、メモリコントローラ２０から入出力バッファ１９を介して入力されるカラムアドレス信号を一時的に格納し、カラムアドレス信号に従ってビット線ＢＬの何れかを選択する選択信号をセンスアンプ１２に出力する。

＜ロウデコーダ＞
ロウデコーダ２１は、ロウアドレスバッファ１８を介して入力されるロウアドレス信号をデコードし、メモリセルアレイのワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する。また、このロウデコーダ２１は、メモリセルアレイ１１のブロックを選択する部分とページを選択する部分を有する。

なお、本実施形態のＢｉＣＳフラッシュメモリ１０は、図示せぬ外部入出力端子Ｉ／Ｏを有し、この外部入出力端子Ｉ／Ｏを介して入出力バッファ１９とメモリコントローラ２０とのデータの授受が行われる。外部入出力端子Ｉ／Ｏを介して入力されるアドレス信号は、ロウアドレスバッファ１８を介してロウデコーダ２１及びカラムアドレスバッファ／カラムデコーダ１３に出力される。

＜制御回路＞
制御回路１５は、メモリコントローラ２０を介して供給される各種外部制御信号（書き込みイネーブル信号ＷＥn、読み出しイネーブル信号ＲＥn、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づき、データの書き込み及び消去のシーケンス制御、及び読み出し動作を制御する。

＜電圧生成回路＞
電圧生成回路１６は、制御回路１５により制御され、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生する。この電圧生成回路１６は、電源電圧より高い内部電圧を発生するための昇圧回路を有している。

＜プレーンスイッチ＞
プレーンスイッチ１７は、制御回路１５、電圧生成回路１６等に接続される。プレーンスイッチ１７は、制御回路１５等からの信号に基づいて、電圧生成回路１６からの電圧の出力先を切り替えて、ロウデコーダ２１に供給する。

＜メモリコントローラ＞
メモリコントローラ２０は、ホストインタフェース３０を通じてホスト（ホストデバイス、または外部機器等とも称す）２と接続されている。メモリコントローラ２０は、ＢｉＣＳフラッシュメモリ１０の動作に必要なコマンドなどを出力し、ＢｉＣＳフラッシュメモリ１０の読み出し、書き込みや消去を行う。このメモリコントローラ２０は、ＣＰＵ、ＲＯＭ（Read only memory）、ＲＡＭ（Random Access Memory）やＥＣＣ（Error Correcting Code）回路を含んでいる。

＜ホスト＞
ホスト２は、ホストインタフェース３０を介してメモリコントローラ２０に対してデータの読み出し要求または書き込み要求を発行する。このように、ホスト２とメモリコントローラ２０の間でやりとりされるデータを、以下ではユーザデータと呼ぶこととする。ユーザデータは一般に、５１２バイトなどの一定の単位ごとに、論理アドレスと呼ばれる一意な番号を割り当てられて管理される。

＜メモリセルアレイ＞
図２は、第１の実施形態のメモリセルアレイ１１を示している。なお、図２は、説明を簡単にするためにワード線ＷＬの層数を４層としている。

図２は、本実施形態のメモリセルアレイ１１の素子構造例を示す斜視図である。本実施形態のメモリセルアレイは、隣接する直列接続された複数のメモリセルの下端をパイプ接続と呼ばれるトランジスタで接続したｐ−ＢｉＣＳメモリとなっている。

メモリセルアレイ１１は、ｍ×ｎ個（ｍ、ｎは自然数）のＮＡＮＤストリングＭＳを有している。図２は、ｍ＝６、ｎ＝２の一例を示している。各ＮＡＮＤストリングＭＳは、隣接する直列接続された複数のトランジスタ（ＭＴｒ０〜ＭＴｒ７）の下端がパイプ接続され、上端にソース側選択トランジスタＳＧＳＴｒ及びドレイン側選択トランジスタＳＧＤＴｒが配置されている。

本実施形態に係わる不揮発性半導体記憶装置において、ＮＡＮＤストリングＭＳを構成するメモリトランジスタＭＴｒ（以下、メモリセルと称す）は、導電層を複数積層することによって形成されている。各ＮＡＮＤストリングＭＳは、Ｕ字型半導体ＳＣ、ワード線ＷＬ（ＷＬ０〜ＷＬ７）、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤを有している。また、ＮＡＮＤストリングＭＳは、バックゲート線ＢＧを有している。

Ｕ字型半導体ＳＣは、ロウ方向からみてＵ字型に形成されている。Ｕ字型半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させるように形成された連結部ＪＰを有する。

Ｕ字型半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字型半導体ＳＣは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。

各層のワード線ＷＬは、カラム方向に平行に延びている。各層のワード線ＷＬは、カラム方向に一定の間隔を設けて、互いに絶縁分離してライン状に形成されている。

カラム方向の同一位置に設けられ、ロウ方向に配置されたメモリセル（ＭＴｒ０〜ＭＴｒ７）のゲートは、同一のワード線ＷＬに接続されている。各ワード線ＷＬは、ＮＡＮＤストリングＭＳに略垂直に配置されている。

ドレイン側選択ゲート線ＳＧＤは、最上部のワード線ＷＬの上方に設けられ、ロウ方向に平行に延びている。ソース側選択ゲート線ＳＧＳもドレイン側選択ゲート線ＳＧＤと同様に、最上部のワード線ＷＬの上方に設けられ、ロウ方向に平行に延びている。

また、ソース側選択トランジスタＳＧＳＴｒは共通ソース線ＳＬに接続され、ドレイン側選択トランジスタＳＧＤＴｒは最上層のビット線ＢＬに接続されている。

＜ストリングの構成＞
図３は、一般的なｐ−ＢｉＣＳメモリの１つのブロックのうち、１本のビット線に接続された複数のＵ字型のストリングの構成を示している。このｐ−ＢｉＣＳメモリは、例えばｍ（ｍは１以上の整数）層のワード線を有し、複数のＵ字型のストリングが１本のビット線ＢＬに接続されている。複数のビット線ＢＬそれぞれに接続されたＵ字型のストリングで１ブロックを構成する。

以下、各実施形態において、共通のワード線を持つストリングの集まりを、物理ブロック（フィジカルブロック）と呼ぶ。また、各実施形態において、ブロックは、消去単位を意味しない。データの消去は、例えばソース線ＳＬを共有するストリング単位、或いは、別の単位で実行することが可能である。

The configuration of the memory cell array 11 is disclosed in U.S. Patent Application No. 12/407,403 filed 19 March 2009 and entitled “three dimensional stacked nonvolatile semiconductor memory". In addition, the configuration thereof is disclosed in U.S. Patent Application No. 12/406,524 filed 18 March 2009 and entitled "three dimensional stacked nonvolatile semiconductor memory", in U.S. Patent Application No. 13/816,799 filed 22 September 2011 and entitled "nonvolatile semiconductor memory device", and in U.S. Patent Application No. 12/532,030 filed 23 March 2009 and entitled "semiconductor memory and method for manufacturing the same". The entire descriptions of these patent applications are incorporated by reference herein.
＜第１の実施形態に係るドライバの構成＞
図４は、第１の実施形態に係るドライバと、プレーンスイッチとの関係を概略的に示すためのブロック図である。図５は、第１の実施形態に係るＣＧドライバを概略的に示すブロック図である。

図４では、簡単のため、メモリセルアレイ１１が、二つのプレーンを有する場合について説明する。そして、本実施形態では、一つのプレーンが４ブロック有している場合について説明する。

図４に示すように、電圧生成回路１６は、パワーサプライ１６１と、ＣＧドライバ（ワード線ドライバとも称す）１６２と、ＳＧドライバ１６３とを備えている。パワーサプライ１６１は、ＣＧドライバ１６２、ＳＧドライバ１６３、及びその他の回路に電力を供給する。

図５に示すように、ＣＧドライバ１６２は、ＣＧＮドライバ１６２ｂ、１６２ｄ、ＣＧＤドライバ１６２ｃ、ＣＧＵドライバ１６２ｅ、ｐ−ＢｉＣＳであればさらにＣＧＢＧドライバ１６２ｃ等を備えている。ＣＧＮドライバは、データを格納するワード線ＷＬ（DataWLとも称す）を1本単位で駆動する。

後述するようにＮＡＮＤ型半導体記憶装置におけるプログラム動作時、選択ワード線ＷＬｉ（０以上の整数）上の書き込みを行わないセルのチャネルに対しワード線ＷＬゲートからブーストを掛けてトンネル電流が発生しないようにする制御が重要である。そのため、ＮＡＮＤストリング中、非選択ワード線ＷＬ（ｉ±６）〜ＷＬ（ｉ±９）本程度の範囲の電圧を最適に制御できるように設計し、チップ評価にて最適設定して量産化を行っている。このためのドライバがＣＧＮドライバである。

ＮＡＮＤストリングのワード線ＷＬ本数が例えば３２本のＮＡＮＤ型半導体記憶装置において、データを格納するワード線ＷＬ1本に対してＣＧＮドライバを専用に1台用意し、どのワード線ＷＬをプログラムするときであっても、その前後のワード線ＷＬに対し、最適な電圧を選択して印加することが検討できる。しかし、ＮＡＮＤストリングのワード線ＷＬ本数を６４本以上に増やした場合、ワード線ＷＬ１本に対しＣＧＮドライバを１台用意するとなると、ワード線ＷＬの本数の増加に伴い、ＣＧＮドライバが増加する。その結果、チップ面積が増加する問題を生じる。

本実施形態では、非選択ワード線ＷＬ（ｉ±６）〜ＷＬ（ｉ±９）本程度を駆動できるだけのＣＧＮドライバと、それ以外のワード線ＷＬをまとめて駆動する後述のＣＧＵドライバとを、選択ワード線ＷＬ情報（ゾーン）により、適宜切り替える。これをＣＧＮドライバのデコード方式と呼び、これによりＮＡＮＤストリングのＷＬ本数が６４〜１２８以上に増えたとしてもＣＧＮドライバの台数を１６台〜２４台程度のままにすることができ、チップ面積を抑えることができる。

ＣＧＮドライバは分割単位で接続を切り替えるため、例えばＣＧＮＡドライバ＜０＞〜＜３＞（まとめて＜３：０＞等と表記する）、ＣＧＮＢドライバ＜３：０＞、ＣＧＮＣドライバ＜３：０＞、ＣＧＮＤドライバ＜３：０＞のようにグルーピングされている。尚、以下において、ＣＧＮＡドライバ＜３：０＞、ＣＧＮＢドライバ＜３：０＞、ＣＧＮＣドライバ＜３：０＞、ＣＧＮＤドライバ＜３：０＞を区別しない場合には、単にＣＧＮドライバや、ＣＧＮ＊等と称す。

図５に示すように、第１の実施形態に係るＣＧドライバ１６２は、ＶＣＧＳＥＬ回路１６２ａと、ＣＧＮドライバ１６２ｂ、１６２ｄ（計１６台）と、ＣＧＤドライバ１６２ｃ（計４台）と、ＣＧＢＧドライバ１６２ｃと、ＣＧＵドライバ１６２ｅとを備えている。ＣＧＵドライバ１６２ｅ以外のＣＧドライバは、電圧ＶＣＧＳＥＬ、ＶＵＳＥＬ１、ＶＵＳＥＬ２、及びＶＳＳのいずれかの電圧を出力する。ＣＧＵドライバ１６２ｅは、電圧ＶＵＳＥＬ１、ＶＵＳＥＬ２、及びＶＳＳを出力する。ＶＣＧＳＥＬ回路１６２ａと、ＣＧＮドライバ１６２ｂ、１６２ｄと、ＣＧＤドライバ１６２ｃと、ＣＧＢＧドライバ１６２ｃと、ＣＧＵドライバ１６２ｅと、は、制御回路１５からの制御信号によって制御される。

電圧ＶＣＧＳＥＬは、ＶＣＧＳＥＬ回路１６２ａによって選択される電圧である。ＶＣＧＳＥＬ回路１６２ａには、例えば電圧ＶＰＧＭ及びＶＣＧＲＶが入力され、ＶＣＧＳＥＬ回路１６２ａは、制御回路１５の制御信号によって、どちらかを選択する。

電圧ＶＰＧＭは、選択セルにプログラムを行う際に選択ワード線ＷＬｉに印加する電圧（セルプログラム電圧）である。電圧ＶＣＧＲＶは、リード、またはプログラムベリファイ時に選択ワード線ＷＬｉに印加する電圧（セルリード電圧）である。電圧ＶＵＳＥＬ１は、プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ１である。リード、またはプログラムベリファイ時は非選択ワード線ＷＬ（ｉ±１）に印加される電圧ＶＲＥＡＤＫである。電圧ＶＵＳＥＬ２は、プログラム時はチャネルブースト用の電圧ＶＰＡＳＳ２である。リード、またはプログラムベリファイ時は、選択ワード線ＷＬｉ及び非選択ワード線ＷＬ（ｉ±１）以外の非選択ワード線ＷＬに印加される電圧ＶＲＥＡＤである。電圧ＶＣＥＬＳＲＣ及びＶＣＰＷＥＬＬは、メモリセルアレイ１１に接続される。

図５に示すように、それぞれのＣＧＮドライバ１６２ｂ、１６２ｄは、パワーサプライ１６１で生成される各種ワード線ＷＬ印加用電圧を選択して出力する、スイッチの機能を有する回路を含む。

ＣＧＤドライバ１６２ｃは、データを格納しないワード線ＷＬ（DummyWLとも称す）を1本単位で駆動する。ＣＧＤドライバは、ＣＧＤＤＴドライバ、ＣＧＤＤＢドライバ、ＣＧＤＳＢドライバ、及びＣＧＤＳＴドライバを備えている。本実施例のリード動作においては、ＣＧＤＤＴ、ＣＧＤＳＴドライバは、例えば電圧ＶＲＥＡＤＫを選択して出力し、ＣＧＤＤＢ、ＣＧＤＳＢドライバは、ＶＲＥＡＤを選択して出力する。また、以下において、ＣＧＤＤＴドライバ、ＣＧＤＤＢドライバ、ＣＧＤＳＢドライバ、及びＣＧＤＳＴドライバを区別しない場合には、単にＣＧＤドライバや、ＣＧＤ＊等と称す。

ＣＧＵドライバ１６２ｅは、選べる電圧は少ないが駆動力があるドライバである。プログラムまたはリード動作時において、選択ワード線ＷＬから遠いワード線ＷＬは一律同電位で駆動すれば良く、このためにＣＧＵドライバが用いられる。

本実施形態のメモリセルアレイ１１では、Ｕ字のStringsの底面にバックゲートが設けられており、ＣＧＢＧドライバ１６２ｃは、このバックゲートを駆動するために用いられる。

ＳＧドライバ１６３は、メモリセルアレイ１１の選択ゲート等に電力を供給するドライバである。

プレーンスイッチ１７は、メモリセルアレイ１１のプレーン毎に、プレーンスイッチＣＧＳＷと、プレーンスイッチＳＧＳＷとが設けられている。より具体的には、プレーンスイッチ１７は、プレーン＜０＞に対応して、プレーンスイッチＣＧＳＷ１７１ａと、プレーンスイッチＳＧＳＷ１７１ｂとを備え、プレーン＜１＞に対応して、プレーンスイッチＣＧＳＷ１７２ａと、プレーンスイッチＳＧＳＷ１７２ｂとを備えている。

プレーンスイッチＣＧＳＷ１７１ａは、制御回路１５からゾーン信号ＺＯＮＥ＿Ｐ０＜３：０＞と、モード信号ＭＯＤＥ＿Ｐ０＜１：０＞と、ＣＧＤ＊ＳＷ＿Ｐ０とを受信する。また、プレーンスイッチＣＧＳＷ１７１ａは、ＣＧＮＡドライバ＜３：０＞、ＣＧＮＢドライバ＜３：０＞、ＣＧＮＣドライバ＜３：０＞、ＣＧＮＤドライバ＜３：０＞、ＣＧＤＤＴドライバ、ＣＧＤＤＢドライバ、ＣＧＤＳＢドライバ、ＣＧＤＳＴドライバ、ＣＧＢＧドライバ、及びＣＧＵドライバから信号を受信する。そして、プレーンスイッチＣＧＳＷ１７１ａは、制御回路１５からの信号に基づいて、ＣＧドライバ１６２から受信した信号を、ロウデコーダ２１に供給する。また、プレーンスイッチＳＧＳＷ１７１ｂは、制御回路１５からの信号に基づいて、ＳＧドライバ１６３から受信したＳＧＳ信号及びＳＧＤ信号を、ロウデコーダ２１に供給する。

ロウデコーダ２１は、プレーン毎に専用のロウデコーダが設けられている。より具体的には、ロウデコーダ２１は、プレーン＜０＞に対応するロウデコーダ２１１と、プレーン＜１＞に対応するロウデコーダ２１２とを備えている。

ロウデコーダ２１１は、制御回路１５から信号ＢＬＫＡＤＤ＿Ｐ０＜１：０＞、及び信号ＲＤＥＣ＿Ｐ０を受信する。また、ロウデコーダ２１１は、プレーンスイッチＣＧＳＷ１７１ａから、信号線ＣＧＩ＜３１：０＞、ＣＧＤＤＴＩ、ＣＧＤＤＢＩ、ＣＧＤＳＢＩ、ＣＧＤＳＴＩ、及びＣＧＢＧＩを介して信号を受信する。更に、ロウデコーダ２１１は、プレーンスイッチＳＧＳＷ１７１ｂから、信号線ＳＧＳＩ、ＳＧＤＩ、ＵＳＧＳＩ、及びＵＳＧＤＩを介して信号を受信する。ロウデコーダ２１１は、受信信号に基づいて、信号をプレーン＜０＞に供給する。また、ロウデコーダ２１２は、ロウデコーダ２１１と同様に動作する。

＜プレーンスイッチＣＧＳＷのＣＧＮに係るスイッチの構成＞
次に、図６を用いて第１の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＮに係るスイッチの構成について概略的に説明する。図６は、第１の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＮに係るスイッチの回路図である。

例えば、本実施形態ではプレーンスイッチＣＧＳＷ１７１ａは、スイッチ１７ａ０〜１７ａ７、１７ｂ０〜１７ｂ７、１７ｃ０〜１７ｃ７を備えている。

スイッチ１７ａ０、１７ａ４の電圧経路の一端にＣＧＮＡ＜３：０＞が入力され、スイッチ１７ａ１、１７ａ５の電圧経路の一端にＣＧＮＢ＜３：０＞が入力される。また、スイッチ１７ａ２、１７ａ６の電圧経路の一端にＣＧＮＣ＜３：０＞が入力され、スイッチ１７ａ３、１７ａ７の電圧経路の一端にＣＧＮＤ＜３：０＞が入力される。

また、スイッチ１７ａ０の電圧経路の他端は信号線ＣＧＩ＜３：０＞に接続され、スイッチ１７ａ１の電圧経路の他端は信号線ＣＧＩ＜７：４＞に接続される。また、スイッチ１７ａ２の電圧経路の他端は信号線ＣＧＩ＜１１：８＞に接続され、スイッチ１７ａ３の電圧経路の他端は信号線ＣＧＩ＜１５：１２＞に接続される。さらに、スイッチ１７ａ４の電圧経路の他端は信号線ＣＧＩ＜１９：１６＞に接続され、スイッチ１７ａ５の電圧経路の他端は信号線ＣＧＩ＜２３：２０＞に接続される。また、スイッチ１７ａ６の電圧経路の他端は信号線ＣＧＩ＜２７：２４＞に接続され、スイッチ１７ａ７の電圧経路の他端は信号線ＣＧＩ＜３１：２８＞に接続される。

スイッチ１７ｂ０、１７ｂ４の電圧経路の一端にＣＧＮＣ＜３：０＞が入力され、スイッチ１７ｂ１、１７ｂ５の電圧経路の一端にＣＧＮＤ＜３：０＞が入力される。また、スイッチ１７ｂ２、１７ｂ６の電圧経路の一端にＣＧＮＡ＜３：０＞が入力され、スイッチ１７ｂ３、１７ｂ７の電圧経路の一端にＣＧＮＢ＜３：０＞が入力される。

また、スイッチ１７ｂ０の電圧経路の他端は信号線ＣＧＩ＜３：０＞に接続され、スイッチ１７ｂ１の電圧経路の他端は信号線ＣＧＩ＜７：４＞に接続される。また、スイッチ１７ｂ２の電圧経路の他端は信号線ＣＧＩ＜１１：８＞に接続され、スイッチ１７ｂ３の電圧経路の他端は信号線ＣＧＩ＜１５：１２＞に接続される。さらに、スイッチ１７ｂ４の電圧経路の他端は信号線ＣＧＩ＜１９：１６＞に接続され、スイッチ１７ｂ５の電圧経路の他端は信号線ＣＧＩ＜２３：２０＞に接続される。また、スイッチ１７ｂ６の電圧経路の他端は信号線ＣＧＩ＜２７：２４＞に接続され、スイッチ１７ｂ７の電圧経路の他端は信号線ＣＧＩ＜３１：２８＞に接続される。

スイッチ１７ｃ０〜１７ｃ７の電圧経路の一端にＣＧＵが入力される。スイッチ１７ｃ０の電圧経路の他端は信号線ＣＧＩ＜３：０＞に接続され、スイッチ１７ｃ１の電圧経路の他端は信号線ＣＧＩ＜７：４＞に接続される。また、スイッチ１７ｃ２の電圧経路の他端は信号線ＣＧＩ＜１１：８＞に接続され、スイッチ１７ｃ３の電圧経路の他端は信号線ＣＧＩ＜１５：１２＞に接続される。さらに、スイッチ１７ｃ４の電圧経路の他端は信号線ＣＧＩ＜１９：１６＞に接続され、スイッチ１７ｃ５の電圧経路の他端は信号線ＣＧＩ＜２３：２０＞に接続される。また、スイッチ１７ｃ６の電圧経路の他端は信号線ＣＧＩ＜２７：２４＞に接続され、スイッチ１７ｃ７の電圧経路の他端は信号線ＣＧＩ＜３１：２８＞に接続される。

また、スイッチ１７ａ０〜ａ７、１７ｂ０〜ｂ７、１７ｃ０〜ｃ７のそれぞれのゲートには、制御回路１５からの２種類の信号が入力される。より具体的には、スイッチ１７ａ０〜ａ７、１７ｂ０〜ｂ７、１７ｃ０〜ｃ７のゲートには、モード信号ＭＯＤＥ＜１：０＞、及びゾーン信号ＺＯＮＥ＜２：０＞に基づく信号が入力される。このモード信号ＭＯＤＥ＜１：０＞、及びゾーン信号ＺＯＮＥ＜２：０＞については後述で説明する。

＜プレーンスイッチＣＧＳＷのＣＧＤに係るスイッチの構成＞
次に、図７を用いて第１の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＤに係るスイッチの構成について概略的に説明する。図７は第１の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＤに係るスイッチの回路図である。

例えば、本実施形態ではプレーンスイッチＣＧＳＷ１７１ａは、スイッチ１７ｎ、１７ｏ、１７ｐ、１７ｑ、１７ｒ、１７ｓ、１７ｔ、及び１７ｕを備えている。

スイッチ１７ｎの電圧経路の一端にＣＧＤＤＴが入力され、電圧経路の他端は、信号線ＣＧＤＤＴＩに接続され、ゲートには、制御回路１５からのＣＧＤＤＴＳＷ信号が入力される。

スイッチ１７ｏの電圧経路の一端にＣＧＤＤＢが入力され、電圧経路の他端は、信号線ＣＧＤＤＴＩに接続され、ゲートには、制御回路１５からのＣＧＤＤＴＳＷ信号が入力される。

スイッチ１７ｐの電圧経路の一端にＣＧＤＤＴが入力され、電圧経路の他端は、信号線ＣＧＤＤＢＩに接続され、ゲートには、制御回路１５からのＣＧＤＤＢＳＷ信号が入力される。

スイッチ１７ｑの電圧経路の一端にＣＧＤＤＢが入力され、電圧経路の他端は、信号線ＣＧＤＤＢＩに接続され、ゲートには、制御回路１５からのＣＧＤＤＢＳＷ信号が入力される。

スイッチ１７ｒの電圧経路の一端にＣＧＤＳＴが入力され、電圧経路の他端は、信号線ＣＧＤＳＴＩに接続され、ゲートには、制御回路１５からのＣＧＤＳＴＳＷ信号が入力される。

スイッチ１７ｓの電圧経路の一端にＣＧＤＳＢが入力され、電圧経路の他端は、信号線ＣＧＤＳＴＩに接続され、ゲートには、制御回路１５からのＣＧＤＳＴＳＷ信号が入力される。

スイッチ１７ｔの電圧経路の一端にＣＧＤＳＴが入力され、電圧経路の他端は、信号線ＣＧＤＳＢＩに接続され、ゲートには、制御回路１５からのＣＧＤＳＢＳＷ信号が入力される。

スイッチ１７ｕの電圧経路の一端にＣＧＤＳＢが入力され、電圧経路の他端は、信号線ＣＧＤＳＢＩに接続され、ゲートには、制御回路１５からのＣＧＤＳＢＳＷ信号が入力される。

＜ロウデコーダの構成＞
次に、図８を用いて第１の実施形態に係るロウデコーダの構成について概略的に説明する。図８は第１の実施形態に係るロウデコーダの回路図である。

ロウデコーダ２１は、ブロックアドレスＢＬＫＡＤ＜０＞、ＢＬＫＡＤ＜１＞、デコード結果ＲＤＥＣ等に基づいてブロックＢＬＫを選択する。

すなわち、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１ｋ、２１ｌ、２１ｍ、２１ｎをオン状態とする。

例えば、ブロックアドレスＢＬＫＡＤ＜０＞が“Ｈ”、ブロックアドレス＜１＞が“Ｌ”となる場合、インバータ２１ａに、“Ｈ”が入力され、インバータ２１ｂに“Ｌ”が入力される。

そして、ＮＡＮＤゲート２１ｃには、インバータ２１ａから“Ｌ”が入力され、インバータ２１ｂから“Ｈ”が入力される。ＮＡＮＤゲート２１ｃに“Ｌ”が入力されているので、ＲＤＥＣに関わらずＮＡＮＤゲート２１ｃは“Ｈ”を出力する。そのため、インバータ２１ｄは、ＭＯＳトランジスタ２１ｋのゲートに対して“Ｌ”を出力する。

また、ＮＡＮＤゲート２１ｅには、ブロックアドレスＢＬＫＡＤ＜０＞として“Ｈ”が入力され、インバータ２１ｂから“Ｈ”が入力される。ＲＤＥＣが“Ｈ”であれば、ＮＡＮＤゲート２１Ｃは“Ｌ”を出力する。そのため、インバータ２１ｆは、ＭＯＳトランジスタ２１ｌのゲートに対して“Ｈ”を出力する。このため、ＲＤＥＣが“Ｈ”であれば、ブロックＢＬＫ１が選択される。

また、ＮＡＮＤゲート２１ｇには、インバータ２１ａから“Ｌ”が入力され、ブロックアドレスＢＬＫＡＤ＜１＞として“Ｌ”が入力される。ＮＡＮＤゲート２１ｇに“Ｌ”が入力されているので、ＲＤＥＣに関わらずＮＡＮＤゲート２１ｇは“Ｈ”を出力する。そのため、インバータ２１ｈは、ＭＯＳトランジスタ２１ｍのゲートに対して“Ｌ”を出力する。

また、ＮＡＮＤゲート２１ｉには、ブロックアドレスＢＬＫＡＤ＜０＞として“Ｈ”が入力され、ブロックアドレスＢＬＫＡＤ＜１＞として“Ｌ”が入力される。ＮＡＮＤゲート２１ｉに“Ｌ”が入力されているので、ＲＤＥＣに関わらずＮＡＮＤゲート２１ｉは“Ｈ”を出力する。そのため、インバータ２１ｊは、ＭＯＳトランジスタ２１ｎのゲートに対して“Ｌ”を出力する。

＜ＣＧマッピングの例＞
図９〜図１１を用いて、第１の実施形態に係るＣＧマッピングについて概略的に説明する。図９は、第１の実施形態に係る半導体記憶装置のプログラム動作時のＣＧマッピングを示す図である。図１０は、第１の実施形態に係る半導体記憶装置のリード動作時のＣＧマッピングを示す図である。図１１は、第１の実施形態に係る半導体記憶装置のイレース動作時のＣＧマッピングを示す図である。図９〜図１１において、縦軸がワード線ＷＬに対するＣＧドライバの割り当てを示しており、横軸は選択ワード線ＷＬを示している。

尚、第１の実施形態では、ＣＧＤＳＴドライバは常にワード線ＷＬＤＳＴに専用の電圧を印加しており、ＣＧＤＳＢドライバは常にワード線ＷＬＤＳＢに専用の電圧を印加している。また、第１の実施形態では、ＣＧＤＤＢドライバは常にワード線ＷＬＤＤＢに専用の電圧を印加しており、ＣＧＤＤＴドライバは常にワード線ＷＬＤＤＴに専用の電圧を印加している。更に、第１の実施形態では、ＣＧＢＧドライバは常にバックゲートＢＧに専用の電圧を印加している。

＜プログラム動作時のＣＧマッピングの例＞
まず、プログラム動作時のＣＧマッピングについて説明する。図９に示すように、選択されたワード線ＷＬによって、ワード線ＷＬに電圧を印加するＣＧドライバは適宜切り替えられる。

図９の横軸に示すゾーンとは、各DataWLに、ＣＧＮドライバのいずれかまたはＣＧＵドライバを接続するかを、制御回路１５から指示する情報である。例えば、メモリコントローラ２０からＢｉＣＳフラッシュメモリ１０にアクセスの種類（プログラム／リード／イレース等）と、アクセスするプレーン及びページアドレスとを入力することで、制御回路１５は、該当プレーンのプレーンスイッチ回路に対し、後述のＭＯＤＥ＜１：０＞およびＺＯＮＥ＜３：０＞を送信することにより各ＣＧＮ、ＣＧＵドライバをどのようにＣＧＩ、すなわちＤａｔａＷＬに接続するかを指示している。

例えば、ワード線ＷＬＤＳＴ、ＷＬ０〜ＷＬ９に対してプログラムを行う際はワード線ＷＬ０〜３にはＣＧＮＡドライバから所望の電圧を加え、同様にワード線ＷＬ４〜７にはＣＧＮＢドライバ、ワード線ＷＬ８〜１１にはＣＧＮＣドライバ、ワード線ＷＬ１２〜１５にはＣＧＮＤドライバ、ワード線ＷＬ１６〜３１にはＣＧＵドライバから所望の電圧を加える。

ワード線ＷＬ１０〜ＷＬ１３に対してプログラムを行うときには、ワード線ＷＬ１６〜１９にＣＧＮＡドライバを接続し、ワード線ＷＬ０〜３にＣＧＵドライバを接続するよう切り替えが発生する。このようにプログラムを行うワード線ＷＬであらかじめ決められたＣＧＮ／ＣＧＵドライバのＣＧＩへの接続が行われ、この接続の組み合わせはゾーンＰＺ０〜ＰＺ４の５種類となる。

このゾーンＰＺ０〜ＰＺ４のそれぞれをプログラム時のゾーンと呼ぶ。メモリコントローラ２０からプレーンスイッチ回路１７に対し入力するＺＯＮＥ信号は、切り替え回路の簡略化のため、後述のリード時のゾーンと統合した単に「ゾーン」と示した信号を入力するようにしている。このときプログラム時とリード時のゾーンはなるべく同じ領域をとり、ＣＧＮドライバ数、ゾーン数で大きく決まるＣＧドライバ系の回路面積が最小になるように考慮している。

ゾーンＰＺ０を選択する場合は、ゾーン信号は“０００”または“００１”となり、ゾーンＰＺ１を選択する場合は、ゾーン信号は“０１０”となる。ゾーンＰＺ２を選択する場合は、ゾーン信号は“０１１”となり、ゾーンＰＺ３を選択する場合は、ゾーン信号は“１００”となる。ゾーンＰＺ４を選択する場合は、ゾーン信号は“１０１”、“１１０”、“１１１”となる。

本実施形態では、ＣＧＮドライバを合計１６台使用することで、プログラム時の選択ワード線ＷＬｉ（ｉ：０〜３１）対して非選択ワード線ＷＬ（ｉ＋１）〜非選択ワード線ＷＬ（ｉ＋６）（図中のＤ６参照）または非選択ワード線ＷＬ（ｉ−１）〜非選択ワード線ＷＬ（ｉ−６）（図中のＳ６参照）の電圧をＣＧＮドライバによって電圧を最適に制御できるように設計したものである。

＜リード動作時のＣＧマッピングの例＞
次に、リード動作時のＣＧマッピングについて説明する。

ＮＡＮＤ型半導体記憶装置のリード時は選択ワード線ＷＬｉに読み出し電圧、非選択ワード線ＷＬ（ｉ±１）のワード線ＷＬにＶＲＥＡＤＫ、その他ワード線ＷＬはＶＲＥＡＤと呼ばれる電圧を入れるだけでよく、プログラム時より制御必要なワード線ＷＬ範囲が狭く、必要なＣＧＮドライバの台数を少なくすることができる。プログラム動作のためには１６〜２４台程度は用意されるため、リード時にはＣＧＵドライバでＷＬ電圧印可を代用することができるＣＧＮドライバが存在することになる。本実施形態では、そのＣＧＮからＣＧＵへの代用とそれにより確保したＣＧＮドライバを、マルチプレーンリード動作において、各プレーンで互いに異なるＷＬを選べるように有効効活用する。

図１０に示すように、選択されたワード線ＷＬによって、ワード線ＷＬに電圧を印加するＣＧドライバは適宜切り替えられる。

図１０の横軸に示すように、リード時のゾーン ＲＺ０〜ＲＺ６を設定している。

具体的には、ワード線ＷＬＤＳＴ、ＷＬ０〜ＷＬ５に対してリードを行う際はワード線ＷＬ０〜３にはＣＧＮＡドライバまたはＣＧＮＣドライバにて所望の電圧を加え、同様にワード線ＷＬ４〜７にはＣＧＮＢドライバまたはＣＧＮＤドライバ、ワード線ＷＬ８〜３１にはＣＧＵドライバにて所望の電圧を加える。これに対し、ワード線ＷＬ６〜ＷＬ９に対してリードを行うときには、ワード線ＷＬ８〜１１にＣＧＮＡドライバまたはＣＧＮＣドライバを接続し、ワード線ＷＬ０〜３にＣＧＵを接続するよう切り替えが発生する。リードを行うワード線ＷＬであらかじめ決められた接続が行われ、この接続の組み合わせはゾーンＲＺ０〜ＲＺ６の７種類となっている。このゾーンＲＺ０〜ＲＺ６のそれぞれをリード時のゾーンと呼ぶ。

ゾーンＲＺ０を選択する場合は、ゾーン信号は“０００”となり、ゾーンＲＺ１を選択する場合は、ゾーン信号は“００１”となる。ゾーンＲＺ２を選択する場合は、ゾーン信号は“０１０”となり、ゾーンＲＺ３を選択する場合は、ゾーン信号は“０１１”となる。ゾーンＲＺ４を選択する場合は、ゾーン信号は“１００”、または“１０１”となり、ゾーンＲＺ５を選択する場合は、ゾーン信号は“１１０”となる。そして、ゾーンＲＺ６を選択する場合は、ゾーン信号は“１１１”となる。

このように、本実施形態では、少なくとも選択ワード線ＷＬｉ（ｉ：０〜３１）対して非選択ワード線ＷＬ（ｉ＋１）（図中のＤ１参照）または非選択ワード線ＷＬ（ｉ−１）（図中のＳ１参照）の電圧をＣＧＮドライバによって切り替えることができ、ＣＧＮＡ及びＣＧＮＢと、ＣＧＮＣ及びＣＧＮＤとで、異なるプレーンのワード線ＷＬに電圧を印加するためのドライバとして割り当てることで、マルチプレーンリード時に２種類のワード線ＷＬを自由に指定することができる。例えば１６台のＣＧＮドライバを有する場合、２種類のワード線ＷＬをマルチプレーンリードで選べるようにするためには、１６個のＣＧＮドライバを４グループに分け、４つグループのうち２グループを１つのワード線ＷＬの選択用、残り２グループをもう１つのワード線ＷＬの選択用に割り当てる。

４プレーンを有する場合、１６台のＣＧＮドライバを８グループに分けることで、同様なマルチプレーンリードを行うことができる。いずれも回路面積の大きいＣＧＮドライバの台数を増やすことなく実現可能である。

＜イレース動作時のＣＧマッピングの例＞
次に、イレース動作時のＣＧマッピングについて説明する。

図１１に示すように、イレース動作時において、ＣＧＮＡドライバはワード線ＷＬ０〜ＷＬ３、ＷＬ１６〜ＷＬ１９に電圧を印加しており、ＣＧＮＢドライバはワード線ＷＬ４〜ＷＬ７、ＷＬ２０〜ＷＬ２３に電圧を印加している。また、ＣＧＮＣドライバはワード線ＷＬ８〜ＷＬ１１、ＷＬ２４〜ＷＬ２７に電圧を印加しており、ＣＧＮＤドライバはワード線ＷＬ１２〜ＷＬ１５、ＷＬ２８〜ＷＬ３１に電圧を印加している。尚、本実施形態はイレース動作には関係しないため、詳細な説明は省略する。

＜ＣＧのコネクションテーブル＞
次に、図１２Ａ及び図１２Ｂを用いて、ＣＧのコネクションテーブルについて説明する。図１２Ａは、イレース動作、プログラム動作、リード動作時におけるゾーン信号に対し、ＣＧＮ／ＣＧＵドライバからＣＧＩへの接続関係を示している。図１２Ｂは、スイッチ信号と、出力信号との関係を示している。

図１２Ａに示すように、イレース時には、モード信号ＭＯＤＥ＜１：０＞は“００”となり、プログラム時には、モード信号ＭＯＤＥ＜１：０＞は“０１”となる。リード時（Read-A）には、モード信号ＭＯＤＥ＜１：０＞は“１０”となり、リード時（Read-B）には、モード信号ＭＯＤＥ＜１：０＞は、“１１”となる。図中のリード時（Read-A）と、リード時（Read-B）とは、リード動作自体は実質的に変わらないが、用いるＣＧドライバがそれぞれ異なっている。

図１２Ｂは、ＣＧＤドライバからＣＧＤ＊Ｉへの接続関係を示している。信号ＣＧＤＤＴＳＷが“０”の場合、信号線ＣＧＤＤＴＩ出力はＣＧＤＤＴドライバの出力となり、信号ＣＧＤＤＴＳＷが“１”の場合、信号線ＣＧＤＤＴＩ出力はＣＧＤＤＢドライバの出力となる。また、信号ＣＧＤＤＢＳＷが“０”の場合、信号線ＣＧＤＤＢＩ出力はＣＧＤＤＢドライバの出力となり、信号ＣＧＤＤＢＳＷが“１”の場合、信号線ＣＧＤＤＢＩ出力はＣＧＤＤＴドライバの出力となる。信号ＣＧＤＳＴＳＷが“０”の場合、信号線ＣＧＤＳＴＩ出力はＣＧＤＳＴドライバの出力となり、信号ＣＧＤＳＴＳＷが“１”の場合、信号線ＣＧＤＳＴＩ出力はＣＧＤＳＢドライバの出力となる。また、信号ＣＧＤＳＢＳＷが“０”の場合、信号線ＣＧＤＳＢＩ出力はＣＧＤＳＢドライバの出力となり、信号ＣＧＤＳＢＳＷが“１”の場合、信号線ＣＧＤＳＢＩ出力はＣＧＤＳＴドライバの出力となる。

＜第１の実施形態の作用効果＞
上述した第１の実施形態によれば、ＢｉＣＳフラッシュメモリ１０は、データの書き換えが可能な複数のメモリセルと、複数のメモリセルに接続されている複数のワード線ＷＬを備えている。また、ＢｉＣＳフラッシュメモリ１０は、同一のワード線ＷＬに接続された複数のメモリセルを備えるページと、複数のページを備えるプレーンと、プレーンを複数備えるメモリセルアレイ１１と、を備えている。更にＢｉＣＳフラッシュメモリ１０は、複数のワード線ＷＬに電圧を印加する複数のワード線ドライバ（ＣＧドライバ）１６２と、プレーン毎に設けられ、ワード線ＷＬ毎にワード線ドライバ１６２を割り当てる複数のプレーンスイッチ１７を備えている。メモリコントローラ２０がＢｉＣＳフラッシュメモリ１０内に存在するあるページに対してアクセスを行う際、そのページの属するプレーンを識別する番号（プレーン番号と称す）、同一プレーン内で各ブロックを識別する番号（ブロック番号と称す）、及び同一ブロック内で各ページを識別する番号（ページ番号と称す）をフラッシュメモリに対して指定する。以降では、それらを各々「プレーン番号」「ブロック番号」「ページ番号」と呼ぶこととする。

ところで、近年のＮＡＮＤ型フラッシュメモリでは、その微細化や多値（multi-level）化が進むにつれて、必要とされる電圧の種類も増加している。例えばデータのプログラム時に着目した場合、非選択のワード線に印加すべき電圧だけでも複数種類ある。

例えば選択ワード線ＷＬｉ（例えばｉは０〜３１）に印加される電圧は、プログラム時にはＶＰＧＭであり、選択ワード線ＷＬｉにセレクトゲート線ＳＧＤ側で隣接する非選択ワード線ＷＬ（ｉ＋１）に印加される電圧は、プログラム時にはＶＰＡＳＳＨ。また、その他の非選択ワード線ＷＬに印加される電圧は、プログラム時にはＶＰＡＳＳ、ＶＰＡＳＳＬ、ＶＧＰ、ＶＩＳＯ等がある。

例えば選択ワード線ＷＬｉに印加される電圧は、リード時にはＶＣＧＲＶであり、選択ワード線ＷＬｉにセレクトゲート線ＳＧＤ側で隣接する非選択ワード線ＷＬ（ｉ＋１）またはＷＬ（ｉ−１）に印加される電圧は、プログラム時にはＶＲＥＡＤＫ。また、その他の非選択ワード線ＷＬに印加される電圧は、リード時にはＶＲＥＡＤ等である。

そのため、選択ワード線ＷＬに隣接するワード線ＷＬを、様々な電圧を選択出力することができるＣＧＮドライバで制御することが必要である。しかしながら、ＣＧＮドライバは、回路面積が大きいというデメリットもある。そのため、少ないＣＧＮドライバで効率的にワード線ＷＬを制御する必要がある。

しかしながら、本実施形態では、選択ワード線ＷＬに隣接し、詳細な電圧の調整が必要なワード線ＷＬに対しては、プレーンスイッチ１７によってＣＧＮドライバを割り当てることができる。そして、単純にＶＰＡＳＳを印加すれば良いその他ワード線ＷＬに対しては、プレーンスイッチ１７によって選択出力できる電圧の種類も少なく、回路面積がＣＧＮドライバよりも小さいＣＧＵドライバを割り当てることができる。

このように、本実施形態によれば、プレーンスイッチ１７を設け、ゾーン信号等でプレーンスイッチを制御することで、少ないＣＧドライバで、効率的にワード線ＷＬを制御することができる。

また、プレーンスイッチ１７等により、ＣＧドライバの切り替えを制御しなくても、同一のページ番号xを持つ、相異なる複数のプレーンP0,P1, …Pnの、ブロック番号B0, B1, …Bnのページ(P0, B0, x), (P1, B1, x), …(Pn, Bn, x)に対する同時アクセスが発生した場合、それらのアクセス要求を一括してフラッシュメモリデバイスに対して発行し、並列アクセスを行うことができる。

しかしながら、相異なる複数のプレーンP0,P1, …PnのあるブロックB0, B1, …Bnに存在する、相異なるページ番号x, y, …zに属するページ(P0, B0, x), (P1, B1, y), …(Pn, Bn, z)に対するアクセス要求が発生した場合、ページ番号が異なるページは相異なるワード線に属することがあるため、第１の実施形態で説明したＢｉＣＳフラッシュメモリ１０を用いないと、それらを一括して処理することはできない。

本実施形態に係るＢｉＣＳフラッシュメモリ１０は、プレーンスイッチ１７によって、プレーン毎に、ＣＧドライバを適宜ワード線ＷＬに割り当てることができるので、相異なる複数のプレーン内に位置するページ番号の異なるページに対して並列アクセス可能である。つまり、本実施形態に係るＢｉＣＳフラッシュメモリ１０では、ワード線ドライバ(CGドライバ）の制約から、ProgramコマンドおよびReadコマンドは同じワード線ＷＬ且つ同じLower/UpperのPageを指定する制約等がない。これにより、NANDシステムのPerformanceを改善することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態では、第１の実施形態で説明した半導体記憶装置を用いるマルチプレーンアクセスについて説明する。尚、第２の実施形態において、上述した第１の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜第２の実施形態に係る半導体記憶装置の構成＞
まず、図１３を用いて、第２の実施形態に係る半導体記憶装置の基本的な構成について概略的に説明する。図１３は、第２の実施形態に係る半導体記憶装置の基本的な構成を模式的に示したブロック図である。

図１３に示すように、メモリコントローラ２０は、論物変換テーブル１ａと、書き込み／読み出し制御部１ｂとを更に備える。

論物変換テーブル１ａは、ホスト２からホストインタフェース３０を通じて供給される論理アドレスを持つユーザデータが、ＢｉＣＳフラッシュメモリ１０内のどの物理的なメモリセル位置（物理アドレス）に格納されているかの情報を保持するテーブルである。メモリコントローラ２０は、ホスト２から、論理アドレスが供給されると、論物変換テーブル１ａを用いて、受信した論理アドレスに対応する物理アドレスを導出する。

書き込み／読み出し制御部１ｂは、ここでは図示しないＣＰＵ等のハードウェアで実現されても良いし、ＣＰＵ及びＲＡＭ上等で動作するソフトウェアで実現されても良い。書き込み／読み出し制御部１ｂの詳細な動作については後述する。

＜第２の実施形態に係るアクセス統合動作＞
次に、図１４、図１５を用いて、第２の実施形態に係るアクセス統合動作について説明する。図１４は、第２の実施形態に係るアクセス統合動作を示したフローチャートである。図１５は、第２の実施形態に係るＢｉＣＳフラッシュメモリ１０の、相異なるプレーン内のブロック内の、相異なるページ番号を持つページに格納されたデータに並列にアクセスする様子を図示したものである(Fig. 15 describes parallel access to pages having different page numbers, where each page is included in a block in a different plane)。ここでは、簡単のため、i番目のプレーンのj番目のブロックのk番目のページを、ページ(i, j, k)と表す。

[ステップＳ１００１]
メモリコントローラ２０は、ホスト２からのアクセス要求（アクセスコマンド）を受信する。ここで、アクセス要求とは、読み出し要求（リードコマンド）と書き込み要求(ライトコマンド)を含む。

[ステップＳ１００２]
メモリコントローラ２０は、ホスト２からのアクセス要求を受信した後、処理を開始することが可能になった時点で、受信したアクセス要求の処理を開始する。

[ステップＳ１００３]
書き込み／読み出し制御部１ｂは、処理対象のアクセス要求が複数あるか否かを判定する。例えば、メモリコントローラ２０は、例えば、図示しないコマンドキュー領域等を備えている。このコマンドキュー領域は、ホスト２から受信したコマンドを保持する。書き込み／読み出し制御部１ｂは、コマンドキュー領域に保持されたアクセス要求を参照することが可能であり、複数のアクセス要求があるか否かを判定することが可能である。

[ステップＳ１００４]
ステップＳ１００３において、書き込み／読み出し制御部１ｂが、処理対象のアクセス要求が複数あると判定した場合、書き込み／読み出し制御部１ｂは、複数のアクセス要求が統合可能か否かを判定する。処理対象の複数のアクセス要求が同一のＢｉＣＳフラッシュメモリ１０の相異なるプレーン内のページに対するものであれば、それらのアクセス要求は統合可能であると判定し、そうでない場合は統合不能と判定する。より具体的には、書き込み／読み出し制御部１ｂは、処理対象の複数のアクセス要求について、それぞれアクセス先の物理アドレス（S1002において導出）を参照する。複数のアクセス要求のアクセス先の物理アドレスが異なるプレーン上のページを指定しており、かつアクセス内容が読出し要求同士ないし書き込み要求同士である場合には、その複数のアクセス要求を統合可能であると判定する。一方、以上の条件を満たさない場合には、統合不能と判定する。

ここで、アクセス要求を統合するとは、一回のBiCSフラッシュメモリに対するコマンドシーケンス発行によって、アクセス要求のあった複数のデータに対してリード動作ないしプログラム動作を一度に行うことを言う。

[ [ステップＳ１００５]
ステップＳ１００４において、書き込み／読み出し制御部１ｂが、複数のアクセス要求が統合可能と判定した場合、書き込み／読み出し制御部１ｂは複数のアクセス要求を統合する。

[ステップＳ１００６]
ステップＳ１００３において、書き込み／読み出し制御部１ｂが処理対象のアクセス要求が複数ではないと判定した場合（つまり、処理対象のアクセス要求が１つであると判定した場合）、書き込み／読み出し制御部１ｂは処理対象のアクセス要求に基づきＢｉＣＳフラッシュメモリ１０へのアクセスを行う。

ステップＳ１００４において、書き込み／読み出し制御部１ｂが複数のアクセス要求が統合できないと判定した場合、書き込み／読み出し制御部１ｂは、各アクセス要求に基づいて逐次ＢｉＣＳフラッシュメモリ１０へのアクセスを行う。

書き込み／読み出し制御部１ｂが複数のアクセス要求を統合する場合、書き込み／読み出し制御部１ｂは、統合したアクセス要求に基づいてＢｉＣＳフラッシュメモリ１０へのアクセス（並列アクセスまたはマルチプレーンアクセスと称す）を行う。

図１５を用いて、統合したアクセス要求に基づくＢｉＣＳフラッシュメモリ１０へのアクセスについて説明する。

前述のように、書き込み／読み出し制御部１ｂは、処理対象の複数のアクセス要求が同一のＢｉＣＳフラッシュメモリ１０の相異なるプレーン内のページに対するものである場合、複数のアクセス要求を統合し、統合したアクセス要求に基づいてＢｉＣＳフラッシュメモリ１０へのアクセスを行う。図１５は、統合したアクセス要求に基づくＢｉＣＳフラッシュメモリ１０へのアクセスの様子を示す。

図１５はページ(0, 1, 1)に存在するユーザデータAに対するアクセス要求、ページ(1, 2, 0)に存在するユーザデータBに対するアクセス要求、及びページ(n, 1, 2)に存在するユーザデータCに対するアクセス要求が統合され、統合されたアクセス要求に基づくアクセスを図示している。

図１５のように、第２の実施形態に係る半導体記憶装置では、相異なるページ番号を持つページ(0, 0, 1), (1, 2, 0), …(n, 1, 2)に格納されたユーザデータA,B,Cに対して並列にアクセスを行うことが可能である。なお、並列にアクセスを行うとは、アクセス要求のあったユーザデータA, B, Cの格納されるメモリセルに対するリード動作ないしプログラム動作を同時に行うことを言う。

＜第２の実施形態の作用効果＞
上述した第２の実施形態によれば、第１の実施形態で説明した、相異なる複数のプレーン内に位置するページ番号の異なるページに対して並列アクセス可能なＢｉＣＳフラッシュメモリを用いて、相異なるプレーン内のページ番号の異なるページに格納されたデータへのアクセス要求を統合し、並列にアクセスを行う。

このように、複数のアクセス要求を統合することで、逐次データアクセスを行う必要がなく、ＢｉＣＳフラッシュメモリへのデータアクセスのスループットを向上させることができる。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態では、マルチプレーンアクセスの他の例について説明する。尚、第３の実施形態において、上述した第２の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜第３の実施形態に係るアクセス統合動作＞
次に、図１６、図１７を用いて、第３の実施形態に係るアクセス統合動作について説明する。図１６は、第３の実施形態に係るアクセス統合動作を示したフローチャートである。図１７は、第３の実施形態に係るＢｉＣＳフラッシュメモリ１０の、相異なるプレーン内のブロック内の、相異なるページ番号を持つページに格納されたデータに並列にアクセスする様子を図示したものである。一般に、メモリコントローラ２０は、ホスト２から要求を受けてユーザデータへアクセスする際、当該ユーザデータに対応するがユーザデータそのものではない何らかのデータを、副次的な情報として利用することがある。このような、メモリコントローラ２０が内部的にユーザデータの管理のために利用するデータを、以下ではメタデータと呼ぶ。

第３の実施形態では、メモリコントローラ２０はあるユーザデータと対応するメタデータを、同一フラッシュメモリデバイス内の相異なるプレーンに格納する。この際、ユーザデータとそれに対応するメタデータの格納されるページは、ブロック番号、ページ番号が相異なっていても構わない。また、第３の実施形態では、ユーザデータをプレーン０〜ｎ−１に格納し、メタデータをプレーンｎに格納しているが、必ずしもこれに限らない。

また、あるユーザデータに対応するメタデータの格納位置(物理アドレス)を決定する際、メタデータの格納位置は、対応するユーザデータの格納位置（物理アドレス）等の属性から容易に計算できるように構成することができる。このように構成することで、ユーザデータに対応するメタデータの位置を求めることが容易になる利点を得ることができる。

[ステップＳ２００１]
メモリコントローラ２０は、ホスト２からの読み出し要求を受信する（図１４のステップＳ１００１参照）。

[ステップＳ２００２]
メモリコントローラ２０は、ホスト２からの読み出し要求を受信した後、受診した読み出し要求の処理を開始する（図１４のステップＳ１００２参照）。

[ステップＳ２００３]
メモリコントローラ２０は、ホスト２からのアクセス要求処理を開始した後、アクセス要求のあったユーザデータに対応するメタデータの格納されている位置を取得する。

[ステップＳ２００４]
書き込み／読み出し制御部１ｂは、ホスト２からアクセス要求のあったユーザデータと、ユーザデータに対応するメタデータに対して並列にアクセスを行うようなコマンドシーケンスを、ＢｉＣＳフラッシュメモリ１０に対して発行する（図１４のステップＳ１００６参照）。

これにより、メモリコントローラ２０は、ホスト２よりアクセス要求のあったユーザデータと、ユーザデータに対応するメタデータへのアクセスを並列に行うことができる。

図１７に示すように、メモリコントローラ２０によって、ページ(0, 0, 1)に格納されたユーザデータＡとページ(n, 1, 2)に格納されたメタデータＡとが関連付けられている。同様に、書き込み／読み出し制御部１ｂによって、ページ(1, 2 ,0)に格納されたユーザデータBとページ(n, 1, 1)に格納されたメタデータBがそれぞれ関連付けられている。

図１７に示すように、書き込み／読み出し制御部１ｂは、ユーザデータとメタデータの組に対して並列にアクセスすることができる。これは、メモリコントローラ２０が、各ユーザデータA, Bとそれに対応するメタデータA, Bを、同一のＢｉＣＳフラッシュメモリ１０内の相異なるプレーンに格納しているためである。

＜第３の実施形態の作用効果＞
上述した第３の実施形態によれば、ユーザデータと、当該ユーザデータに関連付けられているメタデータを、同一のＢｉＣＳフラッシュメモリ１０上の相異なるプレーンに格納する。メモリコントローラ２０は、ユーザデータと当該ユーザデータに関連付けられているメタデータにアクセスする際、二つのデータに並列にアクセスを行うようなコマンドシーケンスをＢｉＣＳフラッシュメモリ１０に対して発行する。これにより、ユーザデータと、当該ユーザデータに関連付けられているメタデータが並列にアクセスすることができる。

ユーザデータと、当該ユーザデータに関連付けられているメタデータを並列にアクセスすることで、逐次データアクセスを行わなくて済むことによりスループットを向上させることができる。

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態では、第１の実施形態、第２の実施形態、及び第３の実施形態で説明した半導体記憶装置におけるプログラム動作、リード動作について説明する。尚、第４の実施形態において、上述した各実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜データのプログラム方法の例＞
以下では、電荷蓄積層に電荷を注入してメモリセルトランジスタＭＴの閾値電圧を上昇させる場合を“ｘ０”プログラム、“００”プログラム“１０”プログラム、“０”プログラム等と呼ぶ。他方、電荷蓄積層に電荷を注入せず、閾値電圧を変化させない場合（換言すれば、保持データが別のレベルに遷移しない程度の電荷注入に抑える場合）を“ｘ１”プログラム、“１１”プログラム、“１”プログラム等と呼ぶ。

図１８を用いて本実施態様に従ったメモリにおける、データのプログラム方法の一例について説明する。但し、説明の簡略化の為に、以下では４値（4-levels）、または２値（2-levels）ＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明する。また、その他の多値（multi-bit）ＮＡＮＤ型フラッシュメモリでも同様である。

図１８は、メモリセルトランジスタＭＴの閾値分布を示すグラフである。メモリセルトランジスタＭＴが４値のデータ（２ビットデータ）を保持出来る場合、メモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“１１”、“０１”、“００”、“１０”の４種のデータを保持出来る。

＜ＭＬＣプログラム方法の例＞
図１８の（ａ）はメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ＭＬＣプログラム時におけるＬｏｗｅｒページのプログラム後の閾値分布の変化を示している。図１８の（ｂ）はメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ＭＬＣ（multi level cell）プログラム時におけるＵｐｐｅｒページのプログラム後の閾値分布の変化を示している。

図１８の（ａ）及び（ｂ）に示すように、データは１ページに対して一括して書き込まれる。またデータは、２ビットのうちの１ビットずつ書き込まれる。この際、図示するように、２ビットのうちのまず下位ビットのデータが書き込まれ、次に上位ビットのデータが書き込まれる。下位ビットにつき“０”プログラムを行う場合、粗くプログラムが行われる。そして上位ビットのプログラムの際に、“００”をプログラムする際にはその閾値がＢＶより高くなるようにプログラムが行われ、“１０”をプログラムする際にはＣＶより高くなるようプログラムが行われる。

＜ＳＬＣプログラム方法の例＞
図１８の（ｃ）はメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ＳＬＣ（Single level cell）プログラム後の閾値分布の変化を示している。

図１８の（ｃ）に示すように、ＭＬＣプログラムに比べて、粗くプログラムが行われる。そして “０”をプログラムする際にはその閾値がＳＬＣＶより高くなるようプログラムが行われる。

また、このＳＬＣデータは。例えばメタデータ等で用いられる。

＜ｈＳＬＣプログラム方法の例＞
図１８の（ｄ）はメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ｈＳＬＣ（higher Single level cell）プログラム後の閾値分布の変化を示している。

図１８の（ｄ）に示すように、“０”をプログラムする際にはＳＬＣプログラムの“０”に比べて、高くプログラムが行われる。より具体的には“０”をプログラムする際にはその閾値がｈＳＬＣＶより高くなるようプログラムが行われる。ｈＳＬＣプログラム時は、図１９に示すようなｈＳＬＣの専用のパラメータを用いてプログラムを行う。パラメータＦ＿ＶＰＧＭＨＳＬＣは、ｈＳＬＣプログラムにおける初回の電圧ＶＰＧＭを定義するパラメータである。パラメータＦ＿ＤＶＰＧＭＨＳＬＣは、ｈＳＬＣプログラムにおけるＶＰＧＭの増加分を定義するパラメータである。パラメータＦ＿ＶＣＧ＿ＨＳＬＣＶは、ｈＳＬＣプログラムにおけるベリファイレベルを定義するパラメータである。パラメータＦ＿ＮＬＰ＿ＨＳＬＣは、ｈＳＬＣプログラムにおけるループの最大回数を定義するパラメータである。尚、これらのパラメータは、メモリアレイ１１の一部に記憶しておき、電源投入時に制御回路１５内のレジスタに転送される。

また、このｈＳＬＣデータは、例えばメタデータ等で用いられる。このｈＳＬＣデータの“０”は、例としてＭＬＣのＢＶ以上に書きあげておく。

＜リードシーケンス＞
次に、図２０を用いて、第４の実施形態に係る動作オプションについて説明する。図２０は、第４の実施形態に係る動作オプションにおけるリードシーケンスを示す図である。ここでは、簡単のために、プレーン０とプレーン１の二つのプレーンを取り出して説明する。

＜動作オプションＡ＞
まずは、動作オプションＡについて説明する。ｈＳＬＣデータを専用のコマンドでメモリセルの閾値電圧をＭＬＣにおけるＢＶ以上となる。このため、この動作オプションＡは、ＳＬＣデータおよびＭＬＣ Ｌｏｗｅｒ／Ｕｐｐｅｒデータのリードを行いながら、ｈＳＬＣデータの読み出しも同時に行うものである。この動作オプションＡは、読み出し時間の増大を防止できる。

プレーン０のＳＬＣデータと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＳＬＣＲを印加することで、両方のデータを読み出すことができる。

プレーン０のＭＬＣ−Ｌｏｗｅｒ（まだＵｐｐｅｒプログラムが行われていない）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＢＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＬＭＲを印加することで、ＭＬＣ−Ｌｏｗｅｒデータを読み出すことができる。

プレーン０のＭＬＣ−Ｕｐｐｅｒ（まだＵｐｐｅｒプログラムが行われていない）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＡＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＣＲを印加することで、ＭＬＣ−Ｕｐｐｅｒデータを読み出すことができる。

プレーン０のＭＬＣ−Ｌｏｗｅｒ（Ｕｐｐｅｒプログラムが行われた）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＢＲを印加することで、両方のデータを読み出すことができる。

プレーン０のＭＬＣ−Ｕｐｐｅｒ（Ｕｐｐｅｒプログラムが行われた）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＡＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＣＲを印加することで、ＭＬＣ−Ｕｐｐｅｒデータを読み出すことができる。

動作オプションＡでは、読み出し時間ｔＲの時長なく、プレーン０のデータ（ユーザデータ）及びプレーン１のデータ（メタデータ）を読み出すことができる。

尚、このオプションを選択する場合は、Ｆ＿ＨＳＬＣ＿ＭＯＤＥは“１”とする。

＜動作オプションＢ＞
次に、動作オプションＢについて説明する。ｈＳＬＣデータをＳＬＣコマンドでメモリセルの閾値電圧をＭＬＣにおけるＬＭＶ以上かつＳＬＣＶ以上となる。このため、この動作オプションＢは、ＳＬＣデータおよびＭＬＣ Ｌｏｗｅｒ／Ｕｐｐｅｒデータのリードを行いながら、ｈＳＬＣデータの読み出しも同時に行うものである。この動作オプションＢは、ＳＬＣの書き込みレベルとｈＳＬＣの書き込みレベルとがほぼ同じであるため、ｈＳＬＣデータのＷ／Ｅ回数はほぼＳＬＣデータのＷ／Ｅ回数と同じになる。ｈＳＬＣデータのプログラムレベルが、ＳＬＣのプログラムレベルと全く同じ場合、ｈＳＬＣデータのプログラムの際にＳＬＣプログラムコマンドを使ってよいし、書き込みレベルを微調整する場合はｈＳＬＣデータの専用コマンドを使えば良い。

プレーン０のＳＬＣデータと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＳＬＣＲを印加することで、両方のデータを読み出すことができる。

プレーン０のＭＬＣ−Ｌｏｗｅｒ（まだＵｐｐｅｒプログラムが行われていない）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＬＭＲを印加することで、ｈＳＬＣおよびＭＬＣ−Ｌｏｗｅｒデータを読み出すことができる。

プレーン０のＭＬＣ−Ｕｐｐｅｒ（まだＵｐｐｅｒプログラムが行われていない）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＡＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＣＲを印加することで、ＭＬＣ−Ｕｐｐｅｒデータを読み出すことができる。

プレーン０のＭＬＣ−Ｌｏｗｅｒ（Ｕｐｐｅｒプログラムが行われた）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＬＭＲを印加することで、ＭＬＣ−Ｌｏｗｅｒデータを読み出すことができ、その後、選択ワード線ＷＬにＢＲを印加することで、ｈＳＬＣデータを読み出すことができる。

プレーン０のＭＬＣ−Ｕｐｐｅｒ（Ｕｐｐｅｒプログラムが行われた）データと、プレーン１のｈＳＬＣデータとを読み出す場合、選択ワード線ＷＬにＡＲを印加することで、ｈＳＬＣデータを読み出すことができ、その後、選択ワード線ＷＬにＣＲを印加することで、ＭＬＣ−Ｕｐｐｅｒデータを読み出すことができる。

動作オプションＢでは、ｈＳＬＣは、ＳＬＣＶ以上で書き込むだけで良く、ＳＬＣと同じtPROG/信頼性(W/E回数)となる。また、動作オプションＢでは、ｈＳＬＣのプログラムは、ＳＬＣのプログラムコマンドを使えば良いため、ＳＬＣデータとのマルチプレーンプログラムが可能である(プログラム時のワード線ＷＬは全プレーンで同じである必要あり)。また、動作オプションＢでは、ｈＳＬＣプログラムにｈＳＬＣのプログラムコマンドを使った場合、ＳＬＣとはＶｔｈ分布（閾値分布）を変えることが可能である。尚、このオプションを選択する場合は、Ｆ＿ＨＳＬＣ＿ＭＯＤＥは“０”とする。

＜動作波形＞
次に、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ、図２２Ｂ、図２２Ｃ、図２３Ａ、図２３Ｂ、図２３Ｃを用いて、本実施形態に係るリード動作時の動作波形について説明する。

図２１ＡはＳＬＣデータのリードの場合のリード動作波形を示し、図２１ＢはＭＬＣ―Ｌｏｗｅｒデータのリードの場合のリード動作波形を示し、図２１ＣはＭＬＣ―Ｕｐｐｅｒデータのリードの場合のリード動作波形を示す。

図２２Ａは本実施形態の動作オプションＡにおけるＳＬＣデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示し、図２２ＢはＭＬＣ―Ｌｏｗｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示し、図２２ＣはＭＬＣ―Ｕｐｐｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示す。

図２３Ａは本実施形態の動作オプションＢにおけるＳＬＣデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示し、図２３ＢはＭＬＣ―Ｌｏｗｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示し、図２３ＣはＭＬＣ―Ｕｐｐｅｒデータ及びｈＳＬＣデータのリードの場合のリード動作波形を示す。

図２１Ａに示すように、ＳＬＣデータの読み出しの際は、選択ワード線ＷＬｎに電圧ＳＬＣＲが印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＳＬＣＲ）が印加され、その他の非選択ワード線ＷＬ（ＷＬｏｔｈｅｒ等と称す）に電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＳＬＣＲ）が印加される。

図２１Ｂに示すように、ＭＬＣ―Ｌｏｗｅｒデータの読み出しの際は、選択ワード線ＷＬｎに電圧ＢＲが印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＢＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＢＲ）が印加される。Ｕｐｐｅｒプログラムが実行されていない場合（破線部参照）は、選択ワード線ＷＬｎに電圧ＬＭＲ（ＢＲ＞ＬＭＲ）が印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＢＲ＞ＬＭＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＢＲ＞ＬＭＲ）が印加し、読み直しを行う。

図２１Ｃに示すように、ＭＬＣ―Ｕｐｐｅｒデータの読み出しの際は、選択ワード線ＷＬｎに電圧ＡＲが印加され、その後選択ワード線ＷＬｎに電圧ＣＲ（ＣＲ＞ＡＲ）が印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＣＲ＞ＡＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＣＲ＞ＡＲ）が印加される。

また、図２１Ａ及び図２２Ａに示すように、動作オプションＡにおけるＳＬＣデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＳＬＣデータのリードの場合の動作波形と同様である。

また、図２１Ｂ及び図２２Ｂに示すように、動作オプションＡにおけるＭＬＣ―Ｌｏｗｅｒデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＭＬＣ―Ｌｏｗｅｒデータのリードの場合の動作波形と同様である。

また、図２１Ｃ及び図２２Ｃに示すように、動作オプションＡにおけるＭＬＣ―Ｕｐｐｅｒデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＭＬＣ―Ｕｐｐｅｒデータのリードの場合の動作波形と同様である。

また、図２１Ａ及び図２３Ａに示すように、動作オプションＢにおけるＳＬＣデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＳＬＣデータのリードの場合の動作波形と同様である。

図２３Ｂに示すように、ＭＬＣ―Ｌｏｗｅｒデータ及びｈＳＬＣデータの読み出しの際は、選択ワード線ＷＬｎに電圧ＬＭＲが印加され、その後選択ワード線ＷＬｎに電圧ＢＲ（ＢＲ＞ＬＭＲ）が印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＢＲ＞ＬＭＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＢＲ＞ＬＭＲ）が印加される。この動作はｈＳＬＣデータを読むために電圧ＬＭＲが必要であり、Ｕｐｐｅｒプログラム実行前よりもＵｐｐｅｒプログラム実行後の方がリード動作の頻度が高い。電圧ＬＭＲと電圧ＢＲの２回の読み出しする頻度が高いため、電圧ＬＭＲ、電圧ＢＲを順に連続して印加して非選択ワード線ＷＬの放電および図示しないセンスアンプのＲｅｓｅｔ時間を減らして高速化できる。なお、連続して印加せずに図２２Ｂのような方式としてもよい。

また、図２１Ｃ及び図２３Ｃに示すように、動作オプションＢにおけるＭＬＣ―Ｕｐｐｅｒデータ及びｈＳＬＣデータのリードの場合の動作波形は、ＭＬＣ―Ｕｐｐｅｒデータのリードの場合の動作波形と同様である。

＜プログラムシーケンスの例＞
次に、図２４及び図２５を用いて、第４の実施形態に係るプログラムシーケンスについて説明する。

図２４は、コマンドシーケンスの理解を容易にするために、コマンドシーケンスで用いる記号と、記号の意味を示した表である。

図２５は、ｈＳＬＣデータのプログラム時のコマンドシーケンスと、その内部動作波形とを示した図である。ここでは、プレーン０、ブロックＢＬＫｘ、及び選択ワード線ＷＬｎに対してｈＳＬＣデータをプログラムする例について説明する。尚、本図で示すＲ／Ｂは、メモリコントローラ２０と、ＢｉＣＳフラッシュメモリ１０との間の信号線のレディ／ビジーを示すものである。

図２５に示すように、ｈＳＬＣデータをプログラムする場合、メモリコントローラ２０は、ＢｉＣＳフラッシュメモリ１０に対してｘｘｈコマンドと８０ｈコマンドとを発行する。そして、メモリコントローラ２０は、所定のコマンドやアドレス、書き込みデータ等をＢｉＣＳフラッシュメモリ１０に対して発行する。

図２５に示すように、ＢｉＣＳフラッシュメモリ１０は、メモリコントローラ２０からｈＳＬＣデータのプログラムコマンドが入力されると、メモリセルアレイ１１に対してプログラム動作が行われる。

図２５に示すように、１回目（ＬＯＯＰ＃＝１）のプログラム時において選択ワード線ＷＬｎに電圧ＶＰＧＭが印加され、その他の非選択ワード線ＷＬｏｔｈｅｒには、前述したような様々な電圧Ｖｘｘｘｘ（ＶＰＧＭ＞Ｖｘｘｘｘ）が印加される。尚、電圧ＶＰＧＭは、パラメータＦ＿ＶＰＧＭＨＳＬＣで設定することができる。

そして、正常にプログラムがされたか否かを判定するために、１回目のベリファイ動作が行われる。ベリファイ動作時において選択ワード線ＷＬｎに電圧ＨＳＬＣＶが印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＨＳＬＣＶ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＨＳＬＣＶ）が印加される。尚、電圧ＨＳＬＣＶは、パラメータＦ＿ＶＣＧ＿ＨＳＬＣＶで設定することができる。

ここで、１回目のプログラム動作によって、プログラムが終了しない場合は、２回目のプログラム動作を行う。

２回目（ＬＯＯＰ＃＝２）のプログラム時において選択ワード線ＷＬｎに、１回目のプログラム動作時の電圧ＶＰＧＭよりも高い電圧ＶＰＧＭが印加され、その他の非選択ワード線ＷＬｏｔｈｅｒには、前述したような様々な電圧Ｖｘｘｘｘ（ＶＰＧＭ＞Ｖｘｘｘｘ）が印加される。尚、前回のプログラム動作時の電圧ＶＰＧＭからの今回のプログラム動作時の電圧ＶＰＧＭの上がり幅は、パラメータＦ＿ＤＶＰＧＨＳＬＣで設定することができる。

そして、１回目のベリファイ動作時と同様に、正常にプログラムがされたか否かを判定するために、２回目のベリファイ動作が行われる。

図２５に示すように、最大回数（ＬＯＯＰ＃＝ＭＡＸ）までプログラム動作を行っても、ベリファイがＯＫにならない場合は、ＢｉＣＳフラッシュメモリ１０の図示しないステータスレジスタにフェイルをセットしてプログラム動作を終了する。尚、ループ回数は、パラメータＦ＿ＮＬＰ＿ＨＳＬＣで設定することができる。

＜リードシーケンスの例＞
次に、図２６を用いて、第４の実施形態に係るリードシーケンスについて説明する。

図２６は、ｈＳＬＣデータのリード時のコマンドシーケンスと、プログラム時の動作波形とを示した図である。ここでは、プレーン０、ブロックＢＬＫｘ、及び選択ワード線ＷＬｎに保持されているｈＳＬＣデータと、プレーン１、ブロックＢＬＫｙ、及び選択ワード線ＷＬｍに保持されているＭＬＣ−Ｕｐｐｅｒデータとを同時にリードする例について説明する。このように、異なるプレーンに対して同時に行うリード動作を、マルチプレーンリード等と称す。このマルチプレーンリードは、前述した並列アクセスと同義である。尚、本図で示すＲ／Ｂは、メモリコントローラ２０と、ＢｉＣＳフラッシュメモリ１０との間の信号線のレディ／ビジーを示すものである。

図２６に示すように、ｈＳＬＣデータをリードする場合、メモリコントローラ２０は、ＢｉＣＳフラッシュメモリ１０に対してｘｘｈコマンドと、００ｈコマンドとを発行する。続いて、メモリコントローラ２０は、所定のコマンドやアドレス等をＢｉＣＳフラッシュメモリ１０に対して発行する。更にメモリコントローラ２０は、ＭＬＣ−Ｕｐｐｅｒデータを読み出すために、ＢｉＣＳフラッシュメモリ１０に対して００ｈコマンドを発行する。続いて、メモリコントローラ２０は、所定のコマンドやアドレス等をＢｉＣＳフラッシュメモリ１０に対して発行する。

図２６に示すように、ＢｉＣＳフラッシュメモリ１０は、メモリコントローラ２０から各コマンドが入力されると、メモリセルアレイ１１からリード動作が行われる。

プレーン０、ブロックＢＬＫｘ、ページｈＳＬＣにおいて、選択ワード線ＷＬｎに電圧ＡＲが印加され、その後、選択ワード線ＷＬｎに電圧ＣＲ（ＣＲ＞ＡＲ）が印加され、非選択ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＣＲ＞ＡＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＣＲ＞ＡＲ）が印加される。尚、選択ワード線ＷＬに電圧ＡＲを印加することにより、ｈＳＬＣデータが読み出される。

プレーン１、ブロックＢＬＫｙ、ページＭＬＣ−Ｕｐｐｅｒにおいて、選択ワード線ＷＬｍに電圧ＡＲが印加され、その後、選択ワード線ＷＬｎに電圧ＣＲ（ＣＲ＞ＡＲ）が印加され、非選択ワード線ＷＬ（ｍ＋１）、ＷＬ（ｍ−１）に電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＣＲ＞ＡＲ）が印加され、その他の非選択ワード線ＷＬｏｔｈｅｒに電圧ＶＲＥＡＤ（ＶＲＥＡＤＫ＞ＶＲＥＡＤ＞ＣＲ＞ＡＲ）が印加される。

尚、プレーン０及びプレーン１へのアクセスは第１の実施形態で説明したＢｉＣＳフラッシュメモリ１０を用いて、同時にアクセスすることができる。

このようにして、ｈＳＬＣデータと、ＭＬＣ−Ｕｐｐｅｒデータとは連続的に読み出される。

＜データアウトシーケンスの具体例＞
次に、図２７及び図２８を用いて、リードシーケンス及びデータアウトシーケンスの具体例について概略的に説明する。図２７は、データアウトシーケンスの具体例を示している。図２８は、マルチプレーンアクセスの際に用いられるアドレス例を示している。尚、本図で示すＲ／Ｂは、メモリコントローラ２０と、ＢｉＣＳフラッシュメモリ１０との間の信号線のレディ／ビジーを示すものである。

図２７に示すように、プレーン０に保持されているｈＳＬＣデータをデータアウトする場合、メモリコントローラ２０は、ＢｉＣＳフラッシュメモリ１０に対して００ｈコマンドを発行する。続いて、メモリコントローラ２０は、アドレスＣ１、Ｃ２、Ｒ１、Ｒ２、Ｒ３、コマンドＥ０ｈをＢｉＣＳフラッシュメモリ１０に対して発行する。これにより、ＢｉＣＳフラッシュメモリ１０から、ｈＳＬＣデータ（Ｒ−Ｄａｔａ）が出力される。

図２７に示すように、プレーン１に保持されているＭＬＣデータをデータアウトする場合、メモリコントローラ２０は、ＢｉＣＳフラッシュメモリ１０に対して００ｈコマンドを発行する。続いて、メモリコントローラ２０は、アドレスＣ１、Ｃ２、Ｒ１、Ｒ２、Ｒ３、コマンドＥ０ｈをＢｉＣＳフラッシュメモリ１０に対して発行する。これにより、ＢｉＣＳフラッシュメモリ１０から、ＭＬＣデータ（Ｒ−Ｄａｔａ）が出力される。

図２８に示すように、本実施形態では、一例として、フラッシュメモリ上の物理位置が、８ビット×５サイクルのアドレスで表現している。

例えば、本実施例では、Ｒ１−１からＲ１−５のビットが、ワード線ＷＬの番号を示す際に用いられ、Ｒ２−３からＲ２−４のビットが、プレーン番号を示す場合に用いられる。

本願では、ｈＳＬＣデータと、ＭＬＣデータに対してマルチプレーンアクセスを行う場合、ｈＳＬＣデータのワード線ＷＬ番号、及びプレーン番号と、ＭＬＣデータのワード線ＷＬ番号、及びプレーン番号とが異なる可能性がある。

＜第４の実施形態の作用効果＞
上述した第４の実施形態によれば、ユーザデータとしてＭＬＣデータ、またはＳＬＣデータを用いて、メタデータとしてｈＳＬＣデータまたはＳＬＣデータを用いている。そして、あるプレーンに対して通常のリード(ＳＬＣ、ＭＬＣ−Ｌｏｗｅｒ／Ｕｐｐｅｒデータ)を行うと同時に、ほかのプレーンにｈＳＬＣデータ(メタデータ)を読み出すことができる。

例えば、ＳＬＣ、ＭＬＣ−Ｌｏｗｅｒ／Ｕｐｐｅｒデータのいずれのリードであっても、当該リードを行うプレーンとは別のプレーンに格納された、ｈＳＬＣデータであれば、ＳＬＣ、ＭＬＣ−Ｌｏｗｅｒ／Ｕｐｐｅｒデータのいずれのリード動作と同時にｈＳＬＣデータのリード動作を行うことができる。

また、ＭＬＣ−Ｌｏｗｅｒ／Ｕｐｐｅｒデータ、またはＳＬＣデータ、またはｈＳＬＣデータ同士であれば、マルチプレーン動作においてそれぞれのプレーンで別のワード線ＷＬを選択することができる。

以上のように、複数のプレーンを同時並列にアクセスすることで、逐次データアクセスを行わなくて済むことによりスループットを向上させることができ、ＮＡＮＤシステムのパフォーマンスを改善することができる。

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態では、ダミーワード線近傍におけるリード動作について説明する。尚、第５の実施形態において、上述した各実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図２９Ａ及び図２９Ｂを用いて、選択ワード線ＷＬがダミーワード線ＷＬＤ近傍におけるリード動作について説明する。図２９Ａは、リード動作時において、選択ワード線ＷＬが、ダミーワード線ＷＬＤ近傍である場合の、ゾーン信号ＺＯＮＥ＜３：０＞、モード信号ＭＯＤＥ＜１：０＞、ＣＧＤＤＴＳＷ信号、ＣＧＤＤＢＳＷ信号、ＣＧＤＳＴＳＷ信号、ＣＧＤＳＢＳＷ信号を示した図である。図２９Ｂは、各ワード線ＷＬに用いられるＣＧドライバの種類と、ワード線ＷＬに印加される電圧を示した図である。尚、ここでは、簡単のため、プレーン０と、プレーン１とに焦点を当て、プレーン１からｈＳＬＣデータを読み出す場合について説明する。

図２９Ａ及び図２９Ｂに示すように、プレーン０において、選択ワード線ＷＬが、例えばダミーワード線ＷＬＤＤＴに隣接するワード線ＷＬ３１である場合、ゾーン信号ＺＯＮＥ＜３：０＞は“１１１”、モード信号ＭＯＤＥ＜１：０＞は“１０”、ＣＧＤＤＴＳＷ信号は“０”、ＣＧＤＤＢＳＷ信号は“０”、ＣＧＤＳＴＳＷ信号は“１”、ＣＧＤＳＢＳＷ信号は“０”となる。

選択ワード線ＷＬ３１には、電圧ＶＣＧＲＶがＣＧＮＢ＜３＞ドライバによって印加され、非選択ワード線ＷＬ３０には、電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＶＣＧＲＶ）がＣＧＮＢ＜２＞ドライバによって印加される。そして、ダミー選択ワード線ＷＬＤＤＴには、電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＶＣＧＲＶ）がＣＧＤＤＴドライバによって印加される。

図２９Ａ及び図２９Ｂに示すように、プレーン１において、選択ワード線ＷＬが、例えばダミーワード線ＷＬＤＳＢに隣接するワード線ＷＬ１５である場合、ゾーン信号ＺＯＮＥ＜３：０＞は“０１１”、モード信号ＭＯＤＥ＜１：０＞は“１１”、ＣＧＤＤＴＳＷ信号は“１”、ＣＧＤＤＢＳＷ信号は“０”、ＣＧＤＳＴＳＷ信号は“１”、ＣＧＤＳＢＳＷ信号は“１”となる。

選択ワード線ＷＬ１５には、電圧ＶＣＧＲＶがＣＧＮＤ＜３＞ドライバによって印加され、非選択ワード線ＷＬ１４には、電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＶＣＧＲＶ）がＣＧＮＤ＜２＞ドライバによって印加される。そして、ダミー選択ワード線ＷＬＤＳＢには、電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＶＣＧＲＶ）がＣＧＤＳＴドライバによって印加される。

（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態では、第１の実施形態で説明したＣＧドライバ及びパワーサプライとは異なるＣＧドライバ及びパワーサプライについて説明する。尚、第６の実施形態において、上述した各実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図３０に示すように、第６の実施形態に係るパワーサプライ１６１及びＣＧドライバ１６２は、プレーンＡ用及びプレーンＢ用に電源が別れている。図３０に示すように、第６の実施形態に係るＣＧドライバ１６２は、ＶＣＧＳＥＬ回路１６２ａと、ＣＧＮドライバ１６２ｂ、１６２ｄ（計１６台）と、ＣＧＤドライバ１６２ｃ（計４台）と、ＣＧＢＧドライバ１６２ｃと、ＣＧＵドライバ１６２ｅと、ＶＣＧＳＥＬ２回路１６２ｆと、ＣＧＤドライバ１６２ｇ（計４台）と、ＣＧＢＧドライバ１６２ｇと、ＣＧＵドライバ１６２ｈと、を備えている。

ＶＣＧＳＥＬ回路１６２ａは、制御回路１５からの制御信号によって、電圧ＶＰＧＭまたはＶＣＧＲＶＡを、電圧ＶＣＧＳＥＬ＿ＡＢとして出力する。

ＣＧＮドライバ１６２ｂ、ＣＧＤドライバ１６２ｃ、及びＣＧＢＧドライバ１６２ｃは、制御回路１５からの制御信号によって、電圧ＶＣＧＳＥＬ＿ＡＢ、ＶＵＳＥＬ１Ａ、ＶＵＳＥＬ２Ａ、及びＶＳＳのいずれかの電圧をプレーンＡに出力する。

ＣＧＵドライバ１６２ｅは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ１Ａ、ＶＵＳＥＬ２Ａ、及びＶＳＳのいずれかの電圧をプレーンＡに出力する。

ＶＣＧＳＥＬ２回路１６２ｆは、制御回路１５からの制御信号によって、電圧ＶＰＧＭ、ＶＣＧＲＶＡ、及びＶＣＧＲＶＢを電圧ＶＣＧＳＥＬ＿ＣＤとして出力する。またＶＣＧＳＥＬ２回路１６２ｆは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ１Ａ、及びＶＵＳＥＬ１Ｂを電圧ＶＵＳＥＬ１＿ＣＤとして出力する。またＶＣＧＳＥＬ２回路１６２ｆは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ２Ａ、及びＶＵＳＥＬ２Ｂを、電圧ＶＵＳＥＬ２＿ＣＤとして出力する。

ＣＧＮドライバ１６２ｄ、ＣＧＤドライバ１６２ｇ、及びＣＧＢＧドライバ１６２ｇは、制御回路１５からの制御信号によって、電圧ＶＣＧＳＥＬ＿ＣＤ、ＶＵＳＥＬ１＿ＣＤ、ＶＵＳＥＬ２＿ＣＤ、及びＶＳＳのいずれかの電圧をプレーンＢに出力する。

ＣＧＵドライバ１６２ｈは、制御回路１５からの制御信号によって、電圧ＶＵＳＥＬ１＿ＣＤ、ＶＵＳＥＬ２＿ＣＤ、及びＶＳＳのいずれかの電圧をプレーンＢに出力する。電圧ＶＣＥＬＳＲＣＡ及びＶＣＰＷＥＬＬＡは、プレーンＡのメモリセルアレイ１１に接続される。電圧ＶＣＥＬＳＲＣＢ及びＶＣＰＷＥＬＬＢは、プレーンＢのメモリセルアレイ１１に接続される。尚、プレーンＡ及びプレーンＢは、任意のプレーンで良い。

＜第６の実施形態の作用効果＞
上述した第６の実施形態によれば、第１の実施形態に係るパワーサプライ１６１と比較し、第６の実施形態に係るパワーサプライ１６１は二つのプレーン用に二つの電圧系統を有し、更に、二つのプレーンに同時に電圧を印加できるようなＣＧドライバ構成となっている。そのため、例えば上述したようなＭＬＣデータ、及びｈＳＬＣデータまたは、ＳＬＣ及びｈＳＬＣデータを同時にリードすることが可能となる。

（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態では、第１の実施形態で説明したメモリセルアレイ１１とは異なるメモリセルアレイについて説明する。尚、第７の実施形態において、上述した各実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜ストリングユニットＳＴＵの構成＞
ＢｉＣＳフラッシュメモリにおいて、チャネルを構成する柱状の半導体は、アスペクト比が大きな開口部内に形成されている。ＢｉＣＳフラッシュメモリの微細化が進むに従い、開口部間のピッチ（距離）の短縮が要求され、開口部を千鳥状に配置する構成が検討されている。

図３１〜図３４は、第７の実施形態の構成を示している。第７の実施形態は、第１乃至第５の実施形態とストリングユニットの構成が相違する。

図３１は、メモリセルアレイを構成する複数のブロックＢｋ−１、Ｂｋ、Ｂｋ＋１を示している。複数のブロックＢｋ−１、Ｂｋ、Ｂｋ＋１は、複数のビット線ＢＬに沿って配置されている。複数のブロックＢｋ−１、Ｂｋ、Ｂｋ＋１のそれぞれは、ビット線方向に配置された複数のストリングユニットＳＴＵを有している。各ストリングユニットＳＴＵは、例えば３つの選択ゲート線と、３つのワード線群により構成されている。

また、各ブロックの相互間には、ダミーストリングＤが配置されている。複数のブロックＢｋ−１、Ｂｋ、Ｂｋ＋１のそれぞれは、同一構成であるため、ブロックＢｋを用いてストリングユニットＳＴＵの構成について説明する。

図３１、及び図３２に示すように、本実施形態において、ストリングユニットＳＴＵは、２つのＮＡＮＤストリングがワード線方向に複数個配置されることにより構成される。２つのＮＡＮＤストリングは、ドレイン側選択ゲート線ＳＧＤとしての第１、第３の選択ゲート線Ｄ１、Ｄ２と、これら第１、第３の選択ゲート線Ｄ１、Ｄ２の間に位置するソース側選択ゲート線ＳＧＳとしての第２の選択ゲート線Ｓ２と、第１、第３の選択ゲート線Ｄ１、Ｄ２に対応して配置された複数のワード線ＷＬからなるワード線群ＷＬＧ１、ＷＬＧ３と、第２の選択ゲート線Ｓ２に対応して配置された複数のワード線ＷＬからなるワード線群ＷＬＧ２を共有することにより構成されている。

すなわち、第１、第３の選択ゲート線Ｄ１、Ｄ２と、第２の選択ゲート線Ｓ２と、第１、第３の選択ゲート線Ｄ１、Ｄ２に対応して配置されたワード線群ＷＬＧ１、ＷＬＧ３と、第２の選択ゲート線Ｓ２に対応して配置されたワード線群ＷＬＧ２には、それぞれ２つのＵ字型半導体ＳＣにより共有されている。２つのＵ字型半導体ＳＣは、第１乃至第４の半導体ＣＬ１〜ＣＬ４と連結部ＪＰにより構成されている。

次に、ストリングユニットＳＴＵの構成について具体的に説明する。ワード線群ＷＬＧ１、ＷＬＧ２、ＷＬＧ３は、それぞれ半導体基板Ｂａの上方に複数のワード線ＷＬが積層して構成されている。第１、第２、第３のワード線群ＷＬＧ１、ＷＬＧ２、ＷＬＧ３、及び第１、第２、第３の選択ゲート線Ｄ１、Ｓ２、Ｄ２は、ビット線ＢＬと直交方向に配置されている。

第１の選択ゲート線Ｄ１とワード線群ＷＬＧ１には、柱状の第１の半導体ＣＬ１が貫通されている。第１の半導体ＣＬ１の一端は、ビット線ＢＬ１に接続されている。

第２の選択ゲート線Ｓ２とワード線群ＷＬＧ２には、柱状の第２の半導体ＣＬ２が貫通されている。この第２の半導体ＣＬ２は、図３３に示すように、ワード線方向において、第１の半導体ＣＬ１と同一位置に配置されている。第２の半導体ＣＬ２の一端は、ソース線ＳＬに接続されている。第２の半導体ＣＬ２の他端は、半導体基板Ｂａ内に形成された連結部ＪＰを介して第１の半導体ＣＬ１の他端に電気的に接続されている。

第２の選択ゲート線Ｓ２とワード線群ＷＬＧ２には、柱状の第３の半導体ＣＬ３が貫通されている。この第３の半導体ＣＬ３は、図３３に示すように、第２の半導体ＣＬ２に対してワード線方向にずれた位置に配置されている。第３の半導体ＣＬ３の一端は、ソース線ＳＬに接続されている。

第３の選択ゲート線Ｄ２とワード線群ＷＬＧ３には、柱状の第４の半導体ＣＬ４が貫通されている。この第４の半導体ＣＬ４は、図３３に示すように、ワード線方向において、第３の半導体ＣＬ３と同一位置に配置されている。第４の半導体ＣＬ４の一端は、ビット線Ｂ２に接続されている。第４の半導体ＣＬ４の他端は、半導体基板Ｂａ内に形成された連結部ＪＰを介して第３の半導体ＣＬ３の他端に電気的に接続されている。

上記第１、第２、第３、第４の半導体ＣＬ１〜ＣＬ４と、第１、第２、第３の選択ゲート線Ｄ１、Ｓ２、Ｄ２の交点の位置に選択トランジスタが形成され、第１、第２、第３、第４の半導体ＣＬ１〜ＣＬ４と、ワード線群ＷＬＧ１、ＷＬＧ２、ＷＬＧ３の交点の位置にメモリセルが形成される。

各ストリングユニットは、ロジカルブロックを構成し、第１ロジカルブロックアドレスにより管理される。尚、１つのソース線を含む半分のストリングユニットをハーフロジカルブロックで構成し、ハーフロジカルブロックを第２ロジカルブロックアドレスと定義することも可能である。

尚、ロジカルブロックの構成は、上記各実施形態の構成に限定されるものではない。ロジカルブロックは、図３４に示すように設定することも可能である。図３４は、図示せぬ１つのビット線に接続された複数のストリングユニットを示している。このため、実際には紙面に垂直な方向に、各ワード線を共有する図示せぬ複数のメモリセルが配置されている。

図３４において、各ストリングユニットの直列接続された複数のメモリセルのうち、隣接する例えば６個のメモリセルがワード線グループＷＬＧ１〜ＷＬＧｐ、ＷＬＧｐ＋１〜ＷＬＧ２ｐを構成している。各ストリングユニットの共通のワード線グループＷＬＧ１〜ＷＬＧｐ、ＷＬＧｐ＋１〜ＷＬＧ２ｐが、それぞれロジカルブロックを構成する。このため、この例の場合、２ｐ個のロジカルブロックが存在する。図３４は、ワード線グループＷＬＧ１により構成されるロジカルブロックを代表的に示している。

＜第７の実施形態の作用効果＞
上述した第７の実施形態によれば、第７の実施形態に係るＢｉＣＳフラッシュメモリを用いたメモリデバイスにおいても、上述した各実施形態と同様の効果を得る事ができる。

（第８の実施形態）
次に、第８の実施形態に係る不揮発性半導体記憶装置について説明する。第８の実施形態では、平面型のいわゆるフローティングゲート型のＮＡＮＤフラッシュメモリの電荷蓄積層に、炭素を主成分とする膜を適用した例について説明する。尚、第８の実施形態において、上述した各実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

＜ＮＡＮＤ型フラッシュメモリの全体構成＞
図３５を用いて、第８の実施形態に係るＮＡＮＤ型フラッシュメモリ３００の構成を概略的に説明する。図３５は、第８の実施形態に係るＮＡＮＤ型フラッシュメモリ３００の基本的な構成を模式的に示すブロック図である。

図３５に示すように、ＮＡＮＤ型フラッシュメモリ３００は、メモリセルアレイ７１と、カラムデコーダ７２と、データ入出力バッファ７３と、データ入出力端子７４と、ロウデコーダ７５と、制御回路７６と、制御信号入力端子７７と、ソース線制御回路７８と、ウェル制御回路７９と、プレーンスイッチ８０とを備えている。

メモリセルアレイ７１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＬとを含む。このメモリセルアレイ７１は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセル等とも称す）ＭＴがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＴは、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＴは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。

カラムデコーダ７２は、メモリセルアレイ７１内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータ記憶回路（図示せず）等を有している。カラムデコーダ７２は、ビット線ＢＬを介してメモリセルアレイ７１中のメモリセルトランジスタＭＴのデータを読み出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＴの状態を検出したり、ビット線ＢＬを介して該メモリセルトランジスタＭＴに書き込み制御電圧を印加して該メモリセルトランジスタＭＴに書き込みを行う。

また、カラムデコーダ７２は、カラムデコーダ７２内のデータ記憶回路を選択し、このデータ記憶回路に読み出されたメモリセルトランジスタＭＴのデータを、データ入出力バッファ７３を介してデータ入出力端子７４から外部（ホスト）へ出力する。

データ入出力バッファ７３は、データ入出力端子７４からデータを受信し、カラムデコーダ７２によって選択された該データ記憶回路に記憶される。また、データ入出力バッファ７３は、データ入出力端子７４を介して外部にデータを出力する。

データ入出力端子７４は、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスを受信する。

ロウデコーダ７５は、データの読み出し動作、書き込み動作、或いは消去動作時に、何れかのブロックＢＬＫを選択し、残りのブロックＢＬＫを非選択とする。つまり、ロウデコーダ７５は、メモリセルアレイ７１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。

ソース線制御回路７８は、メモリセルアレイ７１に接続されている。ソース線制御回路７８は、ソース線ＳＬの電圧を制御する。

ウェル制御回路７９は、メモリセルアレイ７１に接続されている。このウェル制御回路７９は、メモリセルトランジスタＭＴが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７６は、メモリセルアレイ７１、カラムデコーダ７２、データ入出力バッファ７３、ロウデコーダ７５、ソース線制御回路７８、及びウェル制御回路７９を制御する。制御回路７６には、例えば電源電圧の昇圧を行う電圧生成回路７６−１が含まれているものとする。制御回路７６は、電圧生成回路７６−１により電源電圧を必要に応じて昇圧し、昇圧した電圧をカラムデコーダ７２、データ入出力バッファ７３、ロウデコーダ７５、及びソース線制御回路７８に印加する。

制御回路７６は、外部から制御信号入力端子７７を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子７４からデータ入出力バッファ７３を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７６は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ７１の各部に供給する。

プレーンスイッチ８０は、制御回路７６、電圧生成回路７６−１に接続される。プレーンスイッチ８０は、制御回路７６等からの信号に基づいて、電圧生成回路７６―１からの電圧の出力先を切り替える。

The configuration of the memory cell array 71 is disclosed in U.S. Patent Application No. 12/397711 filed March 3, 2009 and entitled “SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP”. In addition, the configuration thereof is disclosed in U.S. Patent Application No. 13/451185 filed April 19, 2012 and entitled “SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE”, in U.S. Patent Application No. 12/405626 filed March 17, 2009 and entitled “NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT, NONVOLATILE SEMICONDUCTOR MEMORY, AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”, and in U.S. Patent Application No. 09/956986 filed September 21, 2001 and entitled “NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME ”. The entire descriptions of these patent applications are incorporated by reference herein.
＜第８の実施形態に係るドライバの構成＞
図３６は、第８の実施形態に係るＣＧドライバと、プレーンスイッチとの関係を概略的に示すためのブロック図である。

図３６では、簡単のため、メモリセルアレイ７１が、二つのプレーンを有する場合について説明する。そして、本実施形態では、一つのプレーンが４ブロック有している場合について説明する。

図３６に示すように、電圧生成回路７６−１は、パワーサプライ７６１と、ＣＧドライバ７６２と、ＳＧドライバ７６３とを備えている。パワーサプライ７６１は、ＣＧドライバ７６２、ＳＧドライバ７６３、及びその他の回路に電力を供給する。

図３７に示すように、第６の実施形態に係るＣＧドライバ７６２は、ＶＣＧＳＥＬ回路７６２ａと、ＣＧＮドライバ７６２ｂ、７６２ｄ（計１６台）と、ＣＧＤドライバ７６２ｃ（計２台）と、ＣＧＵドライバ７６２ｅと、を備えている。

ＶＣＧＳＥＬ回路７６２ａは、制御回路７６からの制御信号によって、電圧ＶＰＧＭまたはＶＣＧＲＶを、電圧ＶＣＧＳＥＬとして出力する。

ＣＧＮドライバ７６２ｂ、７６２ｄ、及びＣＧＤドライバ７６２ｃは、制御回路７６からの制御信号によって、電圧ＶＣＧＳＥＬ、ＶＵＳＥＬ１、ＶＵＳＥＬ２、及びＶＳＳのいずれかの電圧を出力する。

ＣＧＵドライバ７６２ｅは、制御回路７６からの制御信号によって、電圧ＶＵＳＥＬ１、ＶＵＳＥＬ２、及びＶＳＳのいずれかの電圧を出力する。電圧ＶＣＥＬＳＲＣ及びＶＣＰＷＥＬＬは、メモリセルアレイ７１に接続される。

ＣＧＮドライバは、データを格納するワード線ＷＬ（DataWLとも称す）を1本単位で駆動する。また、ＣＧＮドライバは、それぞれが４つのドライバを備えるＣＧＮＡドライバ、ＣＧＮＢドライバ、ＣＧＮＣドライバ、ＣＧＮＤドライバを備えている。ＣＧＤドライバは、データを格納しないワード線ＷＬ（DummyWLとも称す）を1本単位で駆動する。DummyWLはリソマージンとDataWLのセル特性確保のために各世代で必要に応じて0本以上用意される。ＣＧＤドライバは、ＣＧＤＤドライバ、ＣＧＤＳドライバを備えている。ＣＧＤＤは、例えば電圧ＶＲＥＡＤＫを選択出力する。また、ＣＧＤＳは、ＶＲＥＡＤを選択出力する。ＣＧＵドライバは、選べる電圧は少ないが駆動力があるドライバである。メモリに関するProgram/Read動作時において、選択ワード線ＷＬから遠いワード線ＷＬは一律同電位で駆動すれば良い。このような場合において、ＣＧＵドライバが用いられる。

また、ＳＧドライバ７６３は、メモリセルアレイ７１の選択ゲート等に電力を供給するドライバである。

プレーンスイッチ８０は、メモリセルアレイ７１のプレーン毎に、プレーンスイッチＣＧＳＷと、プレーンスイッチＳＧＳＷとが設けられている。より具体的には、プレーンスイッチ８０は、プレーン＜０＞に対応して、プレーンスイッチＣＧＳＷ８０１ａと、プレーンスイッチＳＧＳＷ８０１ｂとを備え、プレーン＜１＞に対応して、プレーンスイッチＣＧＳＷ８０２ａと、プレーンスイッチＳＧＳＷ８０２ｂとを備えている。

プレーンスイッチＣＧＳＷ８０１ａは、制御回路７６からゾーン信号ＺＯＮＥ＿Ｐ０＜３：０＞と、モード信号ＭＯＤＥ＿Ｐ０＜１：０＞と、ＣＧＤ＊ＳＷ＿Ｐ０とを受信する。また、プレーンスイッチＣＧＳＷ８０１ａは、ＣＧドライバ７６２から、ＣＧＮＡ＜３：０＞、ＣＧＮＢ＜３：０＞、ＣＧＮＣ＜３：０＞、ＣＧＮＤ＜３：０＞、ＣＧＤＤ、ＣＧＤＳ及びＣＧＵを受信する。そして、プレーンスイッチＣＧＳＷ８０１ａは、制御回路７６からの信号に基づいて、ＣＧドライバ７６２からの信号を、ロウデコーダ７５に供給する。また、プレーンスイッチＳＧＳＷ８０１ｂは、制御回路７６からの信号に基づいて、ＳＧドライバ７６３から受信したＳＧＳ信号及びＳＧＤ信号を、ロウデコーダ７５に供給する。

ロウデコーダ７５は、プレーン毎にロウデコーダが設けられている。より具体的には、ロウデコーダ７５は、プレーン＜０＞に対応するロウデコーダ７５１と、プレーン＜１＞に対応するロウデコーダ７５２とを備えている。

ロウデコーダ７５１は、制御回路７６から信号ＢＬＫＡＤＤ＿Ｐ０＜１：０＞、及び信号ＲＤＥＣ＿Ｐ０を受信する。また、ロウデコーダ７５１は、プレーンスイッチＣＧＳＷ８０１ａから、ＣＧＩ＜３１：０＞、ＣＧＤＤＩ、ＣＧＤＳＩを受信する。更に、ロウデコーダ７５１は、プレーンスイッチＳＧＳＷ８０１ｂから、ＳＧＳＩ、ＳＧＤＩ、ＵＳＧＳＩ、及びＵＳＧＤＩを受信する。ロウデコーダ７５１は、受信信号に基づいて、信号をプレーン＜０＞に供給する。また、ロウデコーダ７５２は、ロウデコーダ７５１と同様に動作する。

＜プレーンスイッチＣＧＳＷのＣＧＤに係るスイッチの構成＞
次に、図３８を用いて第８の実施形態に係るプレーンスイッチＣＧＳＷのＣＧＤに係るスイッチの構成について概略的に説明する。

例えば、第８の実施形態ではプレーンスイッチＣＧＳＷ８０１ａは、スイッチ８０ａ、８０ｂ、８０ｃ、及び８０ｄを備えている。

スイッチ８０ａの電圧経路の一端にＣＧＤＤが入力され、電圧経路の他端は、信号線ＣＧＤＤＩに接続され、ゲートには、制御回路７６からの信号が入力される。

スイッチ８０ｂの電圧経路の一端にＣＧＤＳが入力され、電圧経路の他端は、信号線ＣＧＤＤＩに接続され、ゲートには、制御回路７６からの信号が入力される。

スイッチ８０ｃの電圧経路の一端にＣＧＤＤが入力され、電圧経路の他端は、信号線ＣＧＤＳＩに接続され、ゲートには、制御回路７６からの信号が入力される。

スイッチ８０ｄの電圧経路の一端にＣＧＤＳが入力され、電圧経路の他端は、信号線ＣＧＤＳＩに接続され、ゲートには、制御回路７６からの信号が入力される。

尚、本実施形態のプレーンスイッチＣＧＳＷのＣＧＮに係るスイッチの構成は、第１の実施形態で説明したプレーンスイッチＣＧＳＷのＣＧＮに係るスイッチの構成と同様なので、説明を省略する。

＜ＣＧマッピングの例＞
図３９〜図４１を用いて、第８の実施形態に係るＣＧマッピングについて概略的に説明する。図３９は、第８の実施形態に係る半導体記憶装置のプログラム動作時のＣＧマッピングを示す図である。図４０は、第８の実施形態に係る半導体記憶装置のリード動作時のＣＧマッピングを示す図である。図４１は、第８の実施形態に係る半導体記憶装置のイレース動作時のＣＧマッピングを示す図である。図３９〜図４１において、縦軸がワード線ＷＬに対するＣＧドライバの割り当てを示しており、横軸は選択ワード線ＷＬを示している。

尚、第８の実施形態では、リード動作以外において、ＣＧＤＤドライバは常にワード線ＷＬＤＤに専用の電圧を印加しており、ＣＧＤＳドライバは常にワード線ＷＬＤＳに専用の電圧を印加している。

＜プログラム動作時のＣＧマッピングの例＞
まず、プログラム動作時のＣＧマッピングについて説明する。図３９に示すように、選択されたワード線ＷＬによって、ワード線ＷＬに電圧を印加するＣＧドライバは適宜切り替えられる。

図３９の横軸に示すゾーンとは、各DataWLに、ＣＧＮドライバのいずれかまたはＣＧＵドライバを接続するかを、制御回路から指示する情報である。例えば、ホスト２から、メモリコントローラ２０にアクセスするプレーンおよびページアドレスを入力する。これにより、メモリコントローラ２０からＮＡＮＤ型フラッシュメモリ３００にアクセスするプレーンおよびページアドレスを入力されることで、メモリデバイス内制御回路７６は、該当プレーンのプレーンスイッチ回路８０に対し、ＺＯＮＥ＜３：０＞を送信することにより決定している。具体的には、ワード線ＷＬＤＳ、ＷＬ０〜ＷＬ９に対してプログラムを行う際はワード線ＷＬ０〜３にはＣＧＮＡドライバから所望の電圧を加え、同様にワード線ＷＬ４〜７にはＣＧＮＢドライバ、ワード線ＷＬ８〜１１にはＣＧＮＣドライバ、ワード線ＷＬ１２〜１５にはＣＧＮＤドライバ、ワード線ＷＬ１６〜３１にはＣＧＵドライバから所望の電圧を加える。

これに対し、ワード線ＷＬ１０〜ＷＬ１３に対してプログラムを行うときには、ワード線ＷＬ１６〜１９にＣＧＮＡドライバを接続し、ワード線ＷＬ０〜３にＣＧＵを接続するよう切り替える。プログラムを行うワード線ＷＬであらかじめ決められた接続が行われ、この接続の組み合わせはゾーンＰＺ０〜ＰＺ４の５種類となっている。

このゾーンＰＺ０〜ＰＺ４のそれぞれを、第１の実施形態で説明したように、プログラム時のゾーンと呼ぶ。

本実施形態では、ＣＧＮドライバを合計１６台使用することで、プログラム時の選択ワード線ＷＬｉ（ｉ：０〜３１）対して非選択ワード線ＷＬ（ｉ＋１）〜非選択ワード線ＷＬ（ｉ＋６）（図中のＤ６参照）または非選択ワード線ＷＬ（ｉ−１）〜非選択ワード線ＷＬ（ｉ−６）（図中のＳ６参照）の電圧をＣＧＮドライバによって精度良く制御できる。

＜リード動作時のＣＧマッピングの例＞
次に、リード動作時のＣＧマッピングについて説明する。

ＮＡＮＤ型半導体記憶装置のリード時は選択ワード線ＷＬｉに読み出し電圧、非選択ワード線ＷＬ（ｉ±１）のワード線ＷＬに電圧ＶＲＥＡＤＫ、その他ワード線ＷＬは電圧ＶＲＥＡＤと呼ばれる電圧を入れるだけでよく、プログラム時より制御必要なワード線ＷＬ範囲が狭く、必要なＣＧＮドライバの台数を少なくすることができる。

図４０に示すように、選択されたワード線ＷＬによって、各ワード線ＷＬに電圧を印加するＣＧドライバは適宜切り替えられる。

図４０の横軸に示すように、リード時のゾーンＲＺ０〜ＲＺ６を設定している。

具体的には、ワード線ＷＬＤＳ、ＷＬ０〜ＷＬ５に対してリードを行う際はワード線ＷＬ０〜３にはＣＧＮＡドライバまたはＣＧＮＣドライバにて所望の電圧を加え、同様にワード線ＷＬ４〜７にはＣＧＮＢドライバまたはＣＧＮＤドライバ、ワード線ＷＬ８〜３１にはＣＧＵドライバにて所望の電圧を加える。これに対し、ワード線ＷＬ６〜ＷＬ９に対してリードを行うときには、ワード線ＷＬ８〜１１にＣＧＮＡドライバまたはＣＧＮＣドライバを接続し、ワード線ＷＬ０〜３にＣＧＵドライバを接続するよう切り替えが発生する。リードを行うワード線ＷＬであらかじめ決められた接続が行われ、この接続の組み合わせはゾーンＲＺ０〜ＲＺ６の７種類となっている。このゾーンＲＺ０〜ＲＺ６のそれぞれをリード時のゾーンと呼ぶ。

ゾーンＲＺ０を選択する場合は、ゾーン信号は“０００”となり、ゾーンＲＺ１を選択する場合は、ゾーン信号は“００１”となる。ゾーンＲＺ２を選択する場合は、ゾーン信号は“０１０”となり、ゾーンＲＺ３を選択する場合は、ゾーン信号は“０１１”となる。ゾーンＲＺ４を選択する場合は、ゾーン信号は“１００”となり、ゾーンＲＺ５を選択する場合は、ゾーン信号は“１０１”となる。そして、ゾーンＲＺ６を選択する場合は、ゾーン信号は“１１０”となる。

このように、本実施形態では、少なくとも選択ワード線ＷＬｉ（ｉ：０〜３１）対して非選択ワード線ＷＬ（ｉ＋１）（図中のＤ１参照）または非選択ワード線ＷＬ（ｉ−１）（図中のＳ１参照）の電圧をＣＧＮドライバによって切り替えることができ、ＣＧＮＡ及びＣＧＮＢと、ＣＧＮＣ及びＣＧＮＤとで別プレーンのワード線ＷＬ印加用に割り当てることでマルチプレーンリード時に２種類のワード線ＷＬを自由に指定することができるようにしている。例えば１６台のＣＧＮドライバを持つ、ＮＡＮＤ型半導体記憶装置にて２種類のワード線ＷＬをマルチプレーンリードで選べるようにするためには、４グループに分け、２グループを１つのワード線ＷＬの選択用、残り２グループをもう１つのワード線ＷＬの選択用に割り当てる。

＜イレース動作時のＣＧマッピングの例＞
次に、イレース動作時のＣＧマッピングについて説明する。

図４１に示すように、イレース動作時において、ＣＧＮＡドライバはワード線ＷＬ０〜ＷＬ３、ＷＬ１６〜ＷＬ１９に電圧を印加しており、ＣＧＮＢドライバはワード線ＷＬ４〜ＷＬ７、ＷＬ２０〜ＷＬ２３に電圧を印加している。また、ＣＧＮＣドライバはワード線ＷＬ８〜ＷＬ１１、ＷＬ２４〜ＷＬ２７に電圧を印加しており、ＣＧＮＤドライバはワード線ＷＬ１２〜ＷＬ１５、ＷＬ２８〜ＷＬ３１に電圧を印加している。尚、本実施形態はイレース動作には関係しないため、詳細な説明は省略する。

＜ＣＧのコネクションテーブル＞
次に、図４２Ａ及び図４２Ｂを用いて、ＣＧのコネクションテーブルについて説明する。図４２Ａは、イレース動作、プログラム動作、リード動作時におけるゾーン信号に対し、ＣＧＮ／ＣＧＵドライバからＣＧＩへの接続関係を示している。図４２Ｂは、ＣＧＤドライバからＣＧＤ＊Ｉへの接続関係を示している。

図４２Ａに示すように、イレース時には、モード信号ＭＯＤＥ＜１：０＞は“００”となり、プログラム時には、モード信号ＭＯＤＥ＜１：０＞は“０１”となる。リード時（Read-A）には、モード信号ＭＯＤＥ＜１：０＞は“１０”となり、リード時（Read-B）には、モード信号ＭＯＤＥ＜１：０＞は、“１１”となる。図中のリード時（Read-A）と、リード時（Read-B）とは、リード動作自体は実質的に変わらないが、用いるＣＧドライバがそれぞれ異なっている。

図４２Ｂに示すように、ＣＧＤＤＳＷが“０”の場合、ＣＧＤＤＩ出力はＣＧＤＤドライバの出力となり、ＣＧＤＤＳＷが“１”の場合、ＣＧＤＤＩ出力はＣＧＤＳドライバの出力となる。また、ＣＧＤＤＳＳＷが“０”の場合、ＣＧＤＳＩ出力はＣＧＤＳドライバの出力となり、ＣＧＤＤＳＳＷが“１”の場合、ＣＧＤＳＩ出力はＣＧＤＤドライバの出力となる。

＜第８の実施形態の作用効果＞
上述した第８の実施形態によれば、平面のＮＡＮＤフラッシュメモリを用いたメモリデバイスにおいても、上述した各実施形態と同様の効果を得る事ができる。

（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態では、第８の実施形態で説明したＮＡＮＤ型フラッシュメモリ３００における、ダミーワード線近傍のリード動作について説明する。尚、第９の実施形態において、上述した第８の実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図４３Ａ及び図４３Ｂを用いて、選択ワード線ＷＬがダミーワード線ＷＬＤ近傍におけるリード動作と、選択ワード線ＷＬがダミーワード線ＷＬＤ近傍ではない場合のリード動作について説明する。図４３Ａは、リード動作時において、選択ワード線ＷＬが、ダミーワード線ＷＬＤ近傍である場合の、ゾーン信号ＺＯＮＥ＜３：０＞、モード信号ＭＯＤＥ＜１：０＞、ＣＧＤＤＳＷ信号、ＣＧＤＤＳＳＷ信号を示した図である。図４３Ｂは、各ワード線ＷＬに用いられるＣＧドライバの種類と、ワード線ＷＬに印加される電圧を示した図である。尚、ここでは、簡単のため、プレーン０と、プレーン１とに焦点を当て、プレーン１からｈＳＬＣデータを読み出す場合について説明する。

図４３Ａ及び図４３Ｂに示すように、プレーン０において、選択ワード線ＷＬが、例えばダミーワード線ＷＬＤＤに隣接するワード線ＷＬ３１である場合、ゾーン信号ＺＯＮＥ＜３：０＞は“１１０”、モード信号ＭＯＤＥ＜１：０＞は“１０”、ＣＧＤＤＳＷ信号は“０”、ＣＧＤＳＳＷ信号は“０”となる。

選択ワード線ＷＬ３１には、電圧ＶＣＧＲＶがＣＧＮＢ＜３＞ドライバによって印加され、非選択ワード線ＷＬ３０には、電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＶＣＧＲＶ）がＣＧＮＢ＜２＞ドライバによって印加される。そして、ダミー選択ワード線ＷＬＤＤには、電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＶＣＧＲＶ）がＣＧＤＤドライバによって印加される。

図４３Ａ及び図４３Ｂに示すように、プレーン１において、選択ワード線ＷＬが、例えばダミーワード線ＷＬＤに隣接しないワード線ＷＬ１５である場合、ゾーン信号ＺＯＮＥ＜３：０＞は“０１１”、モード信号ＭＯＤＥ＜１：０＞は“１１”、ＣＧＤＤＳＷ信号は“１”、ＣＧＤＳＳＷ信号は“０”となる。

選択ワード線ＷＬ１５には、電圧ＶＣＧＲＶがＣＧＮＤ＜３＞ドライバによって印加され、非選択ワード線ＷＬ１４、ＷＬ１６には、電圧ＶＲＥＡＤＫ（ＶＲＥＡＤＫ＞ＶＣＧＲＶ）がＣＧＮＤドライバによって印加される。

（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態では、第９の実施形態で説明したＣＧドライバ及びパワーサプライとは異なるＣＧドライバ及びパワーサプライについて説明する。尚、第１０の実施形態において、上述した各実施形態と略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図４４に示すように、第１０の実施形態に係るパワーサプライ７６１及びＣＧドライバ７６２は、プレーンＡ用及びプレーンＢ用に電源が別れている。図４４に示すように、第１０の実施形態に係るＣＧドライバ７６２は、ＶＣＧＳＥＬ回路７６２ａと、ＣＧＮドライバ７６２ｂ、７６２ｄ（計１６台）と、ＣＧＤドライバ７６２ｃ（計２台）と、ＣＧＵドライバ７６２ｅと、ＶＣＧＳＥＬ２回路７６２ｆと、ＣＧＤドライバ７６２ｇ（計２台）と、ＣＧＵドライバ７６２ｈと、を備えている。

ＶＣＧＳＥＬ回路７６２ａは、制御回路１５からの制御信号によって、電圧ＶＰＧＭまたはＶＣＧＲＶＡを、電圧ＶＣＧＳＥＬ＿ＡＢとして出力する。

ＣＧＮドライバ７６２ｂ、及びＣＧＤドライバ７６２ｃは、制御回路７６からの制御信号によって、電圧ＶＣＧＳＥＬ＿ＡＢ、ＶＵＳＥＬ１Ａ、ＶＵＳＥＬ２Ａ、及びＶＳＳのいずれかの電圧をプレーンＡに出力する。

ＣＧＵドライバ７６２ｅは、制御回路７６からの制御信号によって、電圧ＶＵＳＥＬ１Ａ、ＶＵＳＥＬ２Ａ、及びＶＳＳのいずれかの電圧をプレーンＡに出力する。

ＶＣＧＳＥＬ２回路７６２ｆは、制御回路７６からの制御信号によって、電圧ＶＰＧＭ、ＶＣＧＲＶＡ、及びＶＣＧＲＶＢを電圧ＶＣＧＳＥＬ＿ＣＤとして出力する。またＶＣＧＳＥＬ２回路７６２ｆは、制御回路７６からの制御信号によって、電圧ＶＵＳＥＬ１Ａ、及びＶＵＳＥＬ１Ｂを電圧ＶＵＳＥＬ１＿ＣＤとして出力する。またＶＣＧＳＥＬ２回路７６２ｆは、制御回路７６からの制御信号によって、電圧ＶＵＳＥＬ２Ａ、及びＶＵＳＥＬ２Ｂを、電圧ＶＵＳＥＬ２＿ＣＤとして出力する。

ＣＧＮドライバ７６２ｄ、及びＣＧＤドライバ７６２ｇは、制御回路７６からの制御信号によって、電圧ＶＣＧＳＥＬ＿ＣＤ、ＶＵＳＥＬ１＿ＣＤ、ＶＵＳＥＬ２＿ＣＤ、及びＶＳＳのいずれかの電圧をプレーンＢに出力する。

ＣＧＵドライバ７６２ｈは、制御回路７６からの制御信号によって、電圧ＶＵＳＥＬ１＿ＣＤ、ＶＵＳＥＬ２＿ＣＤ、及びＶＳＳのいずれかの電圧をプレーンＢに出力する。電圧ＶＣＥＬＳＲＣＡ及びＶＣＰＷＥＬＬＡは、プレーンＡのメモリセルアレイ７１に接続される。電圧ＶＣＥＬＳＲＣＢ及びＶＣＰＷＥＬＬＢは、プレーンＢのメモリセルアレイ７１に接続される。尚、プレーンＡ及びプレーンＢは、任意のプレーンで良い。

＜第１０の実施形態の作用効果＞
上述した第１０の実施形態によれば、第９の実施形態に係るパワーサプライ７６１と比較し、第１０の実施形態に係るパワーサプライ７６１は二つのプレーン用に二つの電圧系統を有し、更に、二つのプレーンに同時に電圧を印加できるようなＣＧドライバ構成となっている。そのため、例えば上述したようなＭＬＣデータ、及びｈＳＬＣデータまたは、ＳＬＣ及びｈＳＬＣデータを同時にリードすることが可能となる。

（変形例等）
なお、第１〜８の実施形態は種々組み合わせることが可能である。

また、上述した各実施形態では、ＣＧＮドライバがＣＧＮＡ＜３：０＞、ＣＧＮＢ＜３：０＞、ＣＧＮＣ＜３：０＞、及びＣＧＮＣ＜３：０＞の１６個設けられているが、必ずしもこれに限らない。上述した各実施形態で説明したように、選択ワード線ＷＬの近傍の非選択ワード線ＷＬに印加される電圧を調整できるだけのＣＧＮドライバがあればよい。また、上述した各実施形態では、ＣＧマッピングを示したが、あくまで一例であり、上述した各実施形態の趣旨に沿っていれば、ＣＧＮドライバの個数の増減等によって、ＣＧマッピングを適宜変更してもよい。

また、上述した第２、第３の実施形態では、ＢｉＣＳフラッシュメモリを用いて説明したが、平面ＮＡＮＤフラッシュメモリを持ちいう場合でも、同様の効果を得る事ができる。

また、上述した各実施形態では、２値または４値のメモリセルについて説明したが、これに限らず、適宜変更可能である。

また、上述した各実施形態で説明したゾーンの範囲はあくまで一例であり、ゾーンの範囲は適宜変更可能である。

また、上述した各実施形態では、ｈＳＬＣモードを用いたプログラム方法等を説明したが、必ずしもこれに限らず、ｈＳＬＣモードの代わりにＳＬＣモードを用いても良い。

また、上述した各実施形態ではメモリセルアレイ１１がプレーン＜０＞と、プレーン＜１＞とを有している場合について説明したが、これに限らず、メモリセルアレイ１１は所定の数のプレーンを保持していて良い。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

Claims (18)

1. それぞれがデータを保持する複数のメモリセルと、
   前記複数のメモリセルに接続されている複数のワード線と、
   同一のワード線に接続された前記複数のメモリセルを備えるページと、
   前記複数のページを備えるプレーンと、
   前記プレーンを複数備えるメモリセルアレイと、
   前記複数のワード線に電圧を印加する複数のワード線ドライバと、
   を具備するメモリデバイス、
   及び前記メモリデバイスを制御するコントローラ
   を備え、
   前記コントローラは、前記メモリデバイスに対して、
   所定の前記プレーンに対する第１のデータ読み出しと、前記所定のプレーンとは異なるプレーンに対する第２のデータ読み出しとを同時に実行するするコマンドを発行し、
   前記メモリセルアレイに対して複数のアクセス要求があった場合、
   互いに異なる前記プレーンに属し、且つ互いに異なる前記ワード線に属するページに対する複数のアクセスを統合し、
   前記ワード線ドライバを用いて、前記プレーン毎に、前記複数のワード線ドライバを前記複数のワード線に割り当てる
   メモリシステム。
2. 前記メモリデバイスは、
   前記コントローラから、前記第１のデータ読み出しコマンドと、前記第２のデータ読み出しコマンドとを受信すると、前記所定のプレーンと、前記所定のプレーンとは異なるプレーンとから同時にデータを読み出す請求項１に記載のメモリシステム。
3. 前記メモリデバイスは、前記プレーン毎に設けられ、前記ワード線毎に前記ワード線ドライバを割り当てる複数のスイッチを更に備える請求項１または２に記載のメモリシステム。
4. 前記コントローラは、
   前記メモリセルアレイに対して複数のアクセス要求があった場合、
   互いに異なる前記プレーンに対する複数のアクセスを統合し、
   前記ワード線ドライバ及び前記スイッチを用いて、前記プレーン毎に、前記複数のワード線ドライバを前記複数のワード線に割り当てる
   請求項３に記載のメモリシステム。
5. 前記コントローラは、
   前記プレーン毎に、前記複数のワード線ドライバを前記複数のワード線に割り当てる場合、前記ワード線ドライバ及び前記スイッチを用いる
   請求項３に記載のメモリシステム。
6. 前記コントローラは、
   前記メモリセルアレイに対して複数のアクセス要求があった場合、
   互いに異なるプレーンに属し且つ互いに異なる前記ワード線に属するページに記録されており、且つ互いに関連するデータに対する複数のアクセスを統合し、
   前記ワード線ドライバ及び前記スイッチを用いて、前記プレーン毎に、前記複数のワード線ドライバを前記複数のワード線に割り当てる
   請求項３に記載のメモリシステム。
7. 前記コントローラは、データのリードに係る前記複数のアクセスを統合する請求項４乃至６の何れか一項に記載のメモリシステム。
8. 前記コントローラは、データのプログラムに係る前記複数のアクセスを統合する請求項４乃至７の何れか一項に記載のメモリシステム。
9. 二つの前記プレーンに電圧を供給するパワーサプライを更に備え、
   前記複数のワード線ドライバは、前記パワーサプライから供給された電圧を、二つの前記プレーンに同時に供給する請求項１乃至８の何れか一項に記載のメモリシステム。
10. 前記コントローラは、
    外部から供給された第１のデータと、第２のデータとが関連しており、かつ外部から供給された第３のデータが第１のデータと関連していると判定する場合、前記第１のデータと、前記第２のデータとを、互いに異なるプレーンに属するページに格納し、また前記第３のデータを、前記第１のデータと異なるプレーンに属し、かつ前記第２のデータと異なるワード線に属するページに格納する請求項１乃至９の何れか一項に記載のメモリシステム。
11. 前記複数のプレーンのうち、第１のプレーンにＭＬＣデータが格納され、第２のプレーンに、ＳＬＣデータの第１読み出し電圧よりもしきい値が高く、且つＭＬＣデータの第２〜第４読み出し電圧（第２読み出し電圧＜第３読み出し電圧＜第４読み出し電圧）のうち、第３読み出し電圧よりもしきい値が高いｈＳＬＣデータが格納されている場合において、
    前記コントローラは、
    前記第１のプレーンに格納されたＭＬＣデータと、前記第２のプレーンに格納されたｈＳＬＣデータとを同時にリードする請求項１乃至１０の何れか一項に記載のメモリシステム。
12. 前記複数のプレーンのうち、第１のプレーンにＳＬＣデータが格納され、第２のプレーンに、ＳＬＣデータよりもしきい値が高いｈＳＬＣデータが格納されている場合において、
    前記コントローラは、
    前記第１のプレーンに格納されたＳＬＣデータと、前記第２のプレーンに格納されたｈＳＬＣデータとを同時にリードする請求項１乃至１０の何れか一項に記載のメモリシステム。
13. 前記複数のプレーンのうち、第１のプレーンにＭＬＣデータが格納され、第２のプレーンにＳＬＣデータが格納されている場合において、
    前記コントローラは、
    前記第１のプレーンに格納されたＭＬＣデータと、前記第２のプレーンに格納されたＳＬＣデータとを同時にリードする請求項１乃至１０の何れか一項に記載のメモリシステム。
14. 前記コントローラは、
    前記アクセス要求を複数受け取るキュー領域をさらに備える請求項１乃至１３の何れか一項に記載のメモリシステム。
15. 前記コントローラは、
    １回のデータリードシーケンスで、互いに異なる前記プレーンに属し、且つ互いに異なる前記ワード線に属する複数のページからデータを読み出す請求項１乃至１４の何れか一項に記載のメモリシステム。
16. 前記コントローラは、
    前記ワード線の範囲情報を保持する記憶部をさらに備え、
    前記範囲情報に基づいて、前記スイッチを制御する請求項３に記載のメモリシステム。
17. 前記メモリセルアレイは、３次元積層型不揮発性半導体である請求項１乃至１６の何れか一項に記載のメモリシステム。
18. 前記メモリセルアレイは、ＮＡＮＤフラッシュメモリである請求項１乃至１６の何れか一項に記載のメモリシステム。

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