TWI545567B

TWI545567B - Memory system

Info

Publication number: TWI545567B
Application number: TW102147653A
Authority: TW
Inventors: Manabu Sato; Daiki Watanabe; Hiroshi Sukegawa; Tokumasa Hara; Hiroshi Yao; Naomi Takeda; Noboru Shibata; Takahiro Shimizu
Original assignee: Toshiba Kk
Priority date: 2013-12-20
Filing date: 2013-12-20
Publication date: 2016-08-11
Also published as: TW201525998A

Description

記憶體系統

本實施形態係關於一種記憶體系統。

如今，隨著非揮發性半導體記憶裝置(記憶體)之用途擴大，記憶體之容量亦不斷增大。

本發明之實施形態係提供一種可對位於不同之複數個平面內之頁面序號不同之頁面進行並行存取之記憶體系統。

本實施形態之記憶體系統具備記憶體裝置及控制上述記憶體裝置之控制器。上述記憶體裝置具備：複數個記憶體胞，其各自保持資料；複數條字元線，其係與上述複數個記憶體胞連接；頁面，其具有連接於相同字元線之上述複數個記憶體胞；平面，其具有上述複數個頁面；記憶體胞陣列，其具有複數個上述平面；及複數個字元線驅動器，其對上述複數條字元線施加電壓。上述控制器對上述記憶體裝置發行同時執行對特定之上述平面讀取第1資料、及對與上述特定之平面不同之平面讀取第2資料之指令。

00h‧‧‧指令

1‧‧‧3維積層型非揮發性半導體記憶裝置(記憶體系統)

1a‧‧‧邏輯物理轉換表格

1b‧‧‧寫入/讀取控制部

2‧‧‧主機

10‧‧‧BiCS快閃記憶體

11‧‧‧記憶體胞陣列

12‧‧‧感測放大器

13‧‧‧行位址緩衝器/行解碼器

15‧‧‧控制電路

16‧‧‧電壓產生電路

17‧‧‧平面開關

17a0~17a7‧‧‧開關

17b0~17b7‧‧‧開關

17c0~17c7‧‧‧開關

17n‧‧‧開關

17o‧‧‧開關

17p‧‧‧開關

17q‧‧‧開關

17r‧‧‧開關

17s‧‧‧開關

17t‧‧‧開關

17u‧‧‧開關

18‧‧‧列位址緩衝器

19‧‧‧輸出入緩衝器

20‧‧‧記憶體控制器

21‧‧‧列解碼器

21a‧‧‧逆變器

21b‧‧‧逆變器

21c‧‧‧NAND閘極

21d‧‧‧逆變器

21e‧‧‧NAND閘極

21f‧‧‧逆變器

21g‧‧‧NAND閘極

21h‧‧‧逆變器

21i‧‧‧NAND閘極

21j‧‧‧逆變器

21k‧‧‧MOS電晶體

21l‧‧‧MOS電晶體

21m‧‧‧MOS電晶體

21n‧‧‧MOS電晶體

30‧‧‧主機介面

71‧‧‧記憶體胞陣列

72‧‧‧行解碼器

73‧‧‧資料輸出入緩衝器

74‧‧‧資料輸出入端子

75‧‧‧列解碼器

76‧‧‧控制電路

76-1‧‧‧電壓產生電路

77‧‧‧控制信號輸入端子

78‧‧‧源極線控制電路

79‧‧‧井控制電路

80‧‧‧平面開關

80a‧‧‧開關

80b‧‧‧開關

80c‧‧‧開關

80d‧‧‧開關

80h‧‧‧指令

161‧‧‧電源供應器

162‧‧‧CG驅動器

162a‧‧‧VCGSEL電路

162b‧‧‧CGN驅動器

162c‧‧‧CGBG驅動器/CGD驅動器

162d‧‧‧CGN驅動器

162e‧‧‧CGU驅動器

162f‧‧‧VCGSEL2電路

162g‧‧‧CGD驅動器/CGBG驅動器

162h‧‧‧CGU驅動器

163‧‧‧SG驅動器

171a‧‧‧平面開關CGSW

171b‧‧‧平面開關SGSW

172a‧‧‧平面開關CGSW

172b‧‧‧平面開關SGSW

211‧‧‧列解碼器

212‧‧‧列解碼器

300‧‧‧NAND型快閃記憶體

751‧‧‧列解碼器

752‧‧‧列解碼器

761‧‧‧電源供應器

762‧‧‧CG驅動器

762a‧‧‧VCGSEL電路

762b‧‧‧CGN驅動器

762c‧‧‧CGD驅動器

762d‧‧‧CGN驅動器

762e‧‧‧CGU驅動器

762f‧‧‧VCGSEL2電路

762g‧‧‧CGD驅動器

762h‧‧‧CGU驅動器

763‧‧‧SG驅動器

801a‧‧‧平面開關CGSW

801b‧‧‧平面開關SGSW

802a‧‧‧平面開關CGSW

802b‧‧‧平面開關SGSW

A‧‧‧使用者資料

ALE‧‧‧位址鎖存器啟用信號

AR‧‧‧電壓

B‧‧‧使用者資料

B0~Bn‧‧‧區塊編號

Ba‧‧‧半導體基板

BG‧‧‧背閘極線

Bk‧‧‧區塊

BL‧‧‧位元線

BLK‧‧‧區塊

BLKAD‧‧‧區塊位址

BLKx‧‧‧區塊

BLKy‧‧‧區塊

BR‧‧‧電壓

BV‧‧‧電壓

C‧‧‧使用者資料

C1‧‧‧位址

C2‧‧‧位址

CGBG‧‧‧驅動器

CGBGI‧‧‧信號線

CGDDB‧‧‧驅動器

CGDDBI‧‧‧信號線

CGDDBSW‧‧‧信號

CGDDI‧‧‧信號線

CGDDSW‧‧‧信號

CGDDSSW‧‧‧信號

CGDDT‧‧‧驅動器

CGDDTI‧‧‧信號線

CGDDTSW‧‧‧信號

CGDSB‧‧‧驅動器

CGDSBI‧‧‧信號線

CGDSBSW‧‧‧信號

CGDSI‧‧‧信號線

CGDST‧‧‧驅動器

CGDSTI‧‧‧信號線

CGDSTSW‧‧‧信號

CGI‧‧‧信號線

CGN‧‧‧驅動器

CGNA‧‧‧驅動器

CGNB‧‧‧驅動器

CGNC‧‧‧驅動器

CGND‧‧‧驅動器

CGSW‧‧‧平面開關

CGU‧‧‧驅動器

CL‧‧‧柱狀部

CL1‧‧‧第1半導體

CL2‧‧‧第2半導體

CL3‧‧‧第3半導體

CL4‧‧‧第4半導體

CLE‧‧‧指令鎖存器啟用信號

CMD‧‧‧指令

CR‧‧‧電壓

D‧‧‧虛設串

D1‧‧‧第1選擇閘極線

D2‧‧‧第3選擇閘極線

E0h‧‧‧指令

F_DVPGHSLC‧‧‧參數

F_DVPGMHSLC‧‧‧參數

F_NLP_HSLC‧‧‧參數

F_VCG_HSLCV‧‧‧參數

F_VPGMHSLC‧‧‧參數

hSLC‧‧‧資料

HSLCV‧‧‧電壓

I/O‧‧‧外部輸出入端子

JP‧‧‧連結部

LMR‧‧‧電壓

LMV‧‧‧電壓

MLC-Lower‧‧‧資料

MLC-Upper‧‧‧資料

MS‧‧‧NAND串

MT‧‧‧記憶體胞電晶體

MTr‧‧‧記憶體電晶體

MTr0~MTr7‧‧‧電晶體

P0~Pn‧‧‧平面

PZ0~PZ4‧‧‧區

REn‧‧‧讀取啟用信號

R1‧‧‧位址

R2‧‧‧位址

R3‧‧‧位址

RY/BY‧‧‧就緒/忙碌信號

RZ0~RZ6‧‧‧區

S2‧‧‧第2選擇閘極線

SC‧‧‧U字型半導體

SGD‧‧‧汲極側選擇閘極線

SGDI‧‧‧信號線

SGDTr‧‧‧汲極側選擇電晶體

SGS‧‧‧源極側選擇閘極線

SGSI‧‧‧信號線

SGSTr‧‧‧源極側選擇電晶體

SGSW‧‧‧平面開關

SL‧‧‧源極線

SLC‧‧‧資料

SLCR‧‧‧電壓

SLCV‧‧‧電壓

STU‧‧‧串單元

tR‧‧‧讀取時間

USGDI‧‧‧信號線

USGSI‧‧‧信號線

VCELSRC‧‧‧電壓

VCELSRCA‧‧‧電壓

VCELSRCB‧‧‧電壓

VCGRV‧‧‧電壓

VCGRVA‧‧‧電壓

VCGSEL‧‧‧電壓

VCGSEL_AB‧‧‧電壓

VCGSEL_CD‧‧‧電壓

VCPWELL‧‧‧電壓

VCPWELLA‧‧‧電壓

VCPWELLB‧‧‧電壓

VGP‧‧‧電壓

VISO‧‧‧電壓

VPASS‧‧‧電壓

VPASS1‧‧‧電壓

VPASS2‧‧‧電壓

VPASSH‧‧‧電壓

VPASSL‧‧‧電壓

VPGM‧‧‧電壓

VREAD‧‧‧電壓

VREADK‧‧‧電壓

VSGD‧‧‧選擇閘極線

VSGS‧‧‧選擇閘極線

VSS‧‧‧電壓

Vth‧‧‧臨限值電壓

VUSEL1‧‧‧電壓

VUSEL1A‧‧‧電壓

VUSEL1B‧‧‧電壓

VUSEL1_CD‧‧‧電壓

VUSEL2‧‧‧電壓

VUSEL2A‧‧‧電壓

VUSEL2B‧‧‧電壓

VUSEL2_CD‧‧‧電壓

Vxxxx‧‧‧電壓

WEn‧‧‧寫入啟用信號

WL‧‧‧字元線

WLD‧‧‧虛設字元線

WLDD‧‧‧字元線

WLDDB‧‧‧字元線

WLDDT‧‧‧字元線

WLDSB‧‧‧字元線

WLDST‧‧‧字元線

WLG‧‧‧字元線群

WLother‧‧‧字元線

x‧‧‧頁面編號

xxh‧‧‧指令

圖1係顯示第1實施形態之3維積層型非揮發性半導體記憶裝置之電路構成之方塊圖。

圖2係顯示第1實施形態之記憶體胞陣列。

圖3係顯示第1實施形態之p-BiCS記憶體之1個區塊中，連接於1 條位元線之複數個U字型串之構成。

圖4係用以概略性顯示第1實施形態之驅動器與平面開關之關係之方塊圖。

圖5係概略性顯示第1實施形態之CG驅動器之方塊圖。

圖6係第1實施形態之平面開關CGSW之CGN相關之開關之電路圖。

圖7係第1實施形態之平面開關CGSW之CGD相關之開關之電路圖。

圖8係第1實施形態之列解碼器之電路圖。

圖9係顯示第1實施形態之半導體記憶裝置之編程動作時之CG映射之圖，且係顯示先前技術之編程及讀取動作時之CG映射之圖。

圖10係顯示第1實施形態之半導體記憶裝置之讀取動作時之CG映射之圖。

圖11係顯示第1實施形態之半導體記憶裝置之抹除動作時之CG映射之圖。

圖12A係顯示抹除動作、編程動作、讀取動作時之區信號與CG驅動器之關係。

圖12B係顯示開關信號與輸出信號之關係。

圖13係模式性顯示第2實施形態之半導體記憶裝置之基本構成之方塊圖。

圖14係顯示第2實施形態之存取統合動作之流程圖。

圖15係圖示第2實施形態之半導體記憶裝置之不同平面內之區塊內之具有不同頁面序號之頁面上之資料並行地接受存取之情況者。

圖16係顯示第3實施形態之存取統合動作之流程圖。

圖17係圖示第3實施形態之半導體記憶裝置之不同平面內之區塊內之具有不同頁面序號之頁面上之資料並行地接受存取之情況者。

圖18(a)-(d)係顯示記憶體胞電晶體MT之臨限值分佈之圖表。

圖19係顯示hSLC之專用參數。

圖20係顯示第4實施形態之動作選項之讀取順序之圖。

圖21A係顯示SLC資料之讀取時之讀取動作波形。

圖21B係顯示MLC-Lower資料之讀取時之讀取動作波形。

圖21C係顯示MLC-Upper資料之讀取時之讀取動作波形。

圖22A係顯示第4實施形態之動作選項A之SLC資料及hSLC資料之讀取時之讀取動作波形。

圖22B係顯示MLC-Lower資料及hSLC資料之讀取時之讀取動作波形。

圖22C係顯示MLC-Upper資料及hSLC資料之讀取時之讀取動作波形。

圖23A係顯示第4實施形態之動作選項B之SLC資料及hSLC資料之讀取時之讀取動作波形。

圖23B係顯示MLC-Lower資料及hSLC資料之讀取時之讀取動作波形。

圖23C係顯示MLC-Upper資料及hSLC資料之讀取時之讀取動作波形。

圖24係顯示指令順序所使用之記號與記號意義之表。

圖25係顯示hSLC資料之編程時之指令順序、與其內部動作波形之圖。

圖26係顯示hSLC資料之讀取時之指令順序、與其內部動作波形之圖。

圖27係顯示資料輸出順序之具體例。

圖28係顯示多平面存取時所使用之位址例。

圖29A係顯示讀取動作時選擇字元線WL在虛設字元線WLD附近之情形之各信號之圖。

圖29B係顯示使用於各字元線WL之CG驅動器之種類、與施加於字元線WL之電壓之圖。

圖30係概略性顯示第6實施形態之CG驅動器之方塊圖。

圖31係顯示構成記憶體胞陣列之複數個區塊。

圖32係顯示構成記憶體胞陣列之複數個區塊。

圖33係記憶體胞陣列之俯視圖。

圖34係代表性顯示由字元線組構成之邏輯區塊。

圖35係模式性顯示第8實施形態之NAND型快閃記憶體之基本構成之方塊圖。

圖36係用以概略性顯示第8實施形態之CG驅動器與平面開關之關係之方塊圖。

圖37係概略性顯示第8實施形態之CG驅動器之方塊圖。

圖38係第8實施形態之平面開關CGSW之CGD相關之開關之電路圖。

圖39係顯示第8實施形態之半導體記憶裝置之編程動作時之CG映射之圖。

圖40係顯示第8實施形態之半導體記憶裝置之讀取動作時之CG映射之圖。

圖41係顯示第8實施形態之半導體記憶裝置之抹除動作時之CG映射之圖。

圖42A係顯示抹除動作、編程動作、讀取動作時之區信號、與CG驅動器之關係。

圖42B係顯示開關信號、與輸出信號之關係。

圖43A係顯示讀取動作時選擇字元線WL在虛設字元線WLD附近之情形之各信號之圖。

圖43B係顯示使用於各字元線WL之CG驅動器之種類、與施加於字元線WL之電壓之圖。

圖44係概略性顯示第10實施形態之CG驅動器之方塊圖。

以下，參照圖式說明實施形態。另，以下說明中，對具有大致相同之功能及構成之構成要件標註相同符號，且僅在必要之情形時進行重複說明。又，圖式之尺寸比例並非限定於圖示之比例。又，以下所示之各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定於下述者。實施形態之技術思想可在專利申請範圍中加以多種變更。

(第1實施形態)

<非揮發性半導體記憶裝置之構成>

圖1係顯示第1實施形態之3維積層型非揮發性半導體記憶裝置(記憶體系統)之電路構成之方塊圖。

近年來，作為旨在提高NAND(Not-AND：反及)型快閃記憶體之位元密度之方法，有人提出積層有記憶體胞之積層型NAND快閃記憶體、及所謂BiCS(Bit-Cost Scalable)快閃記憶體之記憶體。

本實施形態之3維積層型非揮發性半導體記憶裝置(記憶體系統)1具有BiCS快閃記憶體(亦簡稱為快閃記憶體或記憶體裝置等)10、及記憶體控制器20。

此處，BiCS快閃記憶體10具備記憶體胞陣列11、感測放大器12、行位址緩衝器/行解碼器13、列解碼器21、控制電路15、電壓產生電路16、平面開關17、列位址緩衝器18、及輸出入緩衝器19。

記憶體胞陣列11係如下所述，為複數個記憶體胞朝垂直方向積層之3維積層型非揮發性半導體記憶裝置。於記憶體胞陣列11之一部分，記憶例如用以置換不良行之行置換資訊、決定各種動作模式之參數、或用以產生各種電壓之微調結果、及表示不良區塊之壞塊資訊。又，於記憶體胞陣列11之一部分，亦可記憶表示後天產生之壞塊之壞塊資訊。

<感測放大器及行位址緩衝器/行解碼器>

如圖1所示，感測放大器12係經由位元線BL而與記憶體胞陣列11連接。記憶體胞陣列11包含複數個區塊BLK。例如位於相同區塊BLK內之記憶體胞電晶體MT之資料係統一抹除。與此相對，資料之讀取及寫入係就任一區塊BLK之任一記憶體組中共通連接於任一字元線WL之複數個記憶體胞電晶體MT統一進行。將該單位稱為「頁面」。感測放大器12在讀取時以頁面單位對記憶體胞陣列11之資料進行讀取，在寫入時以頁面單位將資料寫入於記憶體胞陣列11。

又，感測放大器12亦與行位址緩衝器/行解碼器13連接。感測放大器12將自行位址緩衝器/行解碼器13所輸入之選擇信號進行解碼，且選擇位元線BL之任一者進行驅動。

感測放大器12亦兼具保持寫入時之資料之資料鎖存器之功能。本實施形態之感測放大器12具有複數個資料鎖存器電路。於例如1個胞中記憶2位元資料之多位階胞(MLC：Multi-level cell)所應用之感測放大器具有3個資料鎖存器。

行位址緩衝器/行解碼器13暫時地儲存自記憶體控制器20經由輸出入緩衝器19輸入之行位址信號，且根據行位址信號將選擇位元線BL之任一者之選擇信號輸出於感測放大器12。

<列解碼器>

列解碼器21將經由列位址緩衝器18輸入之列位址信號進行解碼，且選擇記憶體胞陣列之字元線WL及選擇閘極線SGD、SGS進行驅動。又，該列解碼器21具有選擇記憶體胞陣列11之區塊之部分與選擇頁面之部分。

另，本實施形態之BiCS快閃記憶體10具有未圖示之外部輸出入端子I/O，經由該外部輸出入端子I/O進行輸出入緩衝器19與記憶體控制器20之資料授受。經由外部輸出入端子I/O輸入之位址信號係經由列位址緩衝器18而輸出於列解碼器21及行位址緩衝器/行解碼器13。

<控制電路>

控制電路15基於經由記憶體控制器20供給之各種外部控制信號(寫入啟用信號WEn、讀取啟用信號REn、指令鎖存器啟用信號CLE、位址鎖存器啟用信號ALE等)與指令CMD，進行資料之寫入及抹除之順序控制、及控制讀取動作。

<電壓產生電路>

電壓產生電路16由控制電路15控制，產生寫入、抹除及讀取之動作所需之各種內部電壓。該電壓產生電路16具有用以產生較電源電壓更高之內部電壓之升壓電路。

<平面開關>

平面開關17連接於控制電路15、電壓產生電路16等。平面開關17基於來自控制電路15等之信號，而切換來自電壓產生電路16之電壓之輸出目標，且供給於列解碼器21。

<記憶體控制器>

記憶體控制器20通過主機介面30與主機(亦稱為主機裝置或外部機器等)2連接。記憶體控制器20輸出BiCS快閃記憶體10之動作所需之指令等，且進行BiCS快閃記憶體10之讀取、寫入或抹除。該記憶體控制器20包含CPU(central processing unit：中央處理單元)、ROM(Read only memory：唯讀記憶體)、RAM(Random Access Memory：隨機存取記憶體)、或ECC(Error Correcting Code：錯誤修正碼)電路。

<主機>

主機2經由主機介面30對記憶體控制器20發行資料之讀取請求或寫入請求。如此，以下將主機2與記憶體控制器20間所交換之資料稱為使用者資料。使用者資料係一般於每512位元組等之特定單位分配被稱為邏輯位址之唯一序號而予以管理。

<記憶體胞陣列>

圖2係顯示第1實施形態之記憶體胞陣列11。另，為簡化說明，圖2將字元線WL之層數設為4層。

圖2係顯示本實施形態之記憶體胞陣列11之元件構造例之立體圖。本實施形態之記憶體胞陣列為將鄰接之串聯連接之複數個記憶體胞之下端以被稱為導管連接之電晶體連接之p-BiCS記憶體。

記憶體胞陣列11具有m×n個(m、n為自然數)NAND串MS。圖2係顯示m=6、n=2之一例。各NAND串MS係將鄰接之串聯連接之複數個電晶體(MTr0~MTr7)之下端進行導管連接，且於上端配置有源極側選擇電晶體SGSTr及汲極側選擇電晶體SGDTr。

在本實施形態之非揮發性半導體記憶裝置中，構成NAND串MS之記憶體電晶體MTr(以下稱為記憶體胞)係藉由積層複數層導電層而形成。各NAND串MS具有U字型半導體SC、字元線WL(WL0~WL7)、源極側選擇閘極線SGS、及汲極側選擇閘極線SGD。又，NAND串MS具有背閘極線BG。

U字型半導體SC係自列方向觀察形成為U字型。U字型半導體SC具有相對於半導體基板Ba朝大致垂直方向延伸之一對柱狀部CL、及以使一對柱狀部CL之下端連結之方式所形成之連結部JP。

U字型半導體SC係以連結一對柱狀部CL之中心軸之直線於行方向成為平行之方式配置。又，U字型半導體SC係以於由列方向及行方向構成之面內成為矩陣狀之方式配置。

各層之字元線WL於行方向上平行延伸。各層之字元線WL於行方向設置特定間隔，且彼此絕緣分離而形成為線狀。

設置於行方向之相同位置且沿列方向配置之記憶體胞(MTr0~MTr7)之閘極係連接於相同之字元線WL。各字元線WL係大致垂直地配置於NAND串MS。

汲極側選擇閘極線SGD設置於最上部之字元線WL之上方，且於列方向上平行延伸。源極側選擇閘極線SGS亦與汲極側選擇閘極線SGD相同，設置於最上部之字元線WL之上方，且於列方向上平行延伸。

又，源極側選擇電晶體SGSTr係連接於共通源極線SL，汲極側選擇電晶體SGDTr係連接於最上層之位元線BL。

<串之構成>

圖3係顯示一般之p-BiCS記憶體之1個區塊中，連接於1條位元線之複數個U字型串之構成。該p-BiCS記憶體具有例如m(m為1以上之整數)層之字元線，複數個U字型串連接於1條位元線BL。以分別連接於複數條位元線BL之U字型串構成1區塊。

以下，於各實施形態中，將具有共通之字元線之串之集合稱為物理區塊(Physical block)。又，於各實施形態中，區塊並非係指抹除單位。資料之抹除可以例如共有源極線SL之串單位或其他單位執行。

另，記憶體胞陣列11之構成係由美國專利申請案第12/407,403號(2009年3月19日申請)、美國專利申請案第12/406,524號(2009年3月18日申請)、美國專利申請案第13/816,799號(2011年9月22日申請)、美國專利申請案第12/532,030號(2009年3月23日申請)等予以揭示。本申請案包含該等美國專利申請案之全部內容。

<第1實施形態之驅動器之構成>

圖4係用以概略性顯示第1實施形態之驅動器、與平面開關之關係之方塊圖。圖5係概略性顯示第1實施形態之CG驅動器之方塊圖。

於圖4中，為簡單起見，而就記憶體胞陣列11具有兩個平面之情形進行說明。且，於本實施形態中，就一個平面具有4區塊之情形進行說明。

如圖4所示，電壓產生電路16具備電源供應器161、CG驅動器(亦稱為字元線驅動器)162、及SG驅動器163。電源供應器161將電力供給於CG驅動器162、SG驅動器163、及其他電路。

如圖5所示，CG驅動器162具備CGN驅動器162b、162d、CGD驅動器162c、及CGU驅動器162e，且若為P-BiCS，則進而具備CGBG驅動器162c。CGN驅動器以1條為單位驅動儲存資料之字元線WL(亦稱為DataWL)。

如下所述，在NAND型半導體記憶裝置之編程動作時，重要的是對選擇字元線WLi(0以上之整數)上不進行寫入之胞之通道，自字元線WL閘極施加升壓以免產生通道電流之控制。因此，以可將NAND串中非選擇字元線WL(i±6)~WL(i±9)條左右之範圍之電壓控制為最佳之方式設計，且以晶片評估進行最佳設定並量產化。用於此之驅動器係CGN驅動器。

可研究，在NAND串之字元線WL條數為例如32條之NAND型半導體記憶裝置中，對1條儲存資料之字元線WL準備專用之1台CGN驅動器，無論對哪條字元線WL進行編程時，對其前後之字元線WL，皆可選擇最佳之電壓進行施加。然而，在NAND串之字元線WL條數增加至64條以上之情形時，若對1條字元線WL準備1台CGN驅動器，則隨著字元線WL之條數增加，CGN驅動器亦增加。其結果會產生晶片面積增加之問題。

於本實施形態中，根據選擇字元線WL資訊(區)，適當切換可驅動非選擇字元線WL(i±6)~WL(i±9)條左右之CGN驅動器、與集中驅動其以外之字元線WL之後述之CGU驅動器。將此稱為CGN驅動器之解碼方式，藉此，即使NAND串之WL條數增加至64~128以上，仍可將CGN驅動器之台數保持在16台~24台左右，從而可抑制晶片面積。

由於CGN驅動器係以分割單位切換連接，故以例如CGNA驅動器<0>~<3>(集中表述為<3：0>等)、CGNB驅動器<3：0>、CGNC驅動器<3：0>、CGND驅動器<3：0>之方式分組。另，以下，不區分CGNA驅動器<3：0>、CGNB驅動器<3：0>、CGNC驅動器<3：0>、CGND驅動器<3：0>之情形時，簡稱為CGN驅動器或CGN＊等。

如圖5所示，第1實施形態之CG驅動器162具備VCGSEL電路162a、CGN驅動器162b、162d(總計16台)、CGD驅動器162c(總計4台)、CGBG驅動器162c、及CGU驅動器162e。CGU驅動器162e以外之CG驅動器輸出電壓VCGSEL、VUSEL1、VUSEL2、及VSS之任一者之電壓。CGU驅動器162e輸出電壓VUSEL1、VUSEL2、及VSS。VCGSEL電路162a、CGN驅動器162b、162d、CGD驅動器162c、CGBG驅動器162c、及CGU驅動器162e係由來自控制電路15之控制信號予以控制。

電壓VCGSEL係由VCGSEL電路162a選擇之電壓。於VCGSEL電路162a，輸入例如電壓VPGM及VCGRV，VCGSEL電路162a根據控制電路15之控制信號選擇一者。

電壓VPGM係在於選擇胞進行編程時施加於選擇字元線WLi之電壓(胞編程電壓)。電壓VCGRV係在讀取或編程驗證時施加於選擇字元線WLi之電壓(胞讀取電壓)。電壓VUSEL1係編程時通道升壓用之電壓VPASS1。讀取、或編程驗證時，施加於非選擇字元線WL(i±1)之電壓VREADK。電壓VUSEL2係編程時通道升壓用之電壓VPASS2。讀取、或編程驗證時，係施加於選擇字元線WLi及非選擇字元線WL(i±1)以外之非選擇字元線WL之電壓VREAD。電壓VCELSRC及VCPWELL係連接於記憶體胞陣列11。

如圖5所示，各個CGN驅動器162b、162d包含選擇電源供應器161所產生之各種字元線WL施加用電壓進行輸出之具有開關功能之電路。

CGD驅動器162c以1條為單位驅動不儲存資料之字元線WL(亦稱為DummyWL)。CGD驅動器具備CGDDT驅動器、CGDDB驅動器、CGDSB驅動器、及CGDST驅動器。在本實施例之讀取動作中，CGDDT、CGDST驅動器選擇例如電壓VREADK輸出，CGDDB、CGDSB驅動器選擇VREAD輸出。又，以下，在不區分CGDDT驅動器、CGDDB驅動器、CGDSB驅動器、及CGDST驅動器之情形時，簡稱為CGD驅動器、或CGD＊等。

CGU驅動器162e係可選之電壓較少但具有驅動力之驅動器。在編程或讀取動作時，距離選擇字元線WL較遠之字元線WL只要一律以相同電位驅動即可，因此使用CGU驅動器。

在本實施形態之記憶體胞陣列11中，於U字串(Strings)之底面設置有背閘極，CGBG驅動器162c係為驅動該背閘極而使用。

SG驅動器163係將電力供給於記憶體胞陣列11之選擇閘極等之驅動器。

平面開關17於記憶體胞陣列11之每個平面，設置有平面開關CGSW、及平面開關SGSW。更具體而言，平面開關17對應於平面<0>，具備平面開關CGSW171a、平面開關SGSW171b，且對應於平面<1>，具備平面開關CGSW172a、平面開關SGSW172b。

平面開關CGSW171a自控制電路15接收區信號ZONE_P0<3：0>、模式信號MODE_P0<1：0>、CGD＊SW_P0。又，平面開關 CGSW171a自CGNA驅動器<3：0>、CGNB驅動器<3：0>、CGNC驅動器<3：0>、CGND驅動器<3：0>、CGDDT驅動器、CGDDB驅動器、CGDSB驅動器、CGDST驅動器、CGBG驅動器、及CGU驅動器接收信號。且，平面開關CGSW171a基於來自控制電路15之信號，將自CG驅動器162接收之信號供給於列解碼器21。又，平面開關SGSW171b基於來自控制電路15之信號，將自SG驅動器163接收之SGS信號及SGD信號供給於列解碼器21。

列解碼器21於每個平面設置有專用之列解碼器。更具體而言，列解碼器21具備：與平面<0>對應之列解碼器211、及與平面<1>對應之列解碼器212。

列解碼器211自控制電路15接收信號BLKADD_P0<1：0>、及信號RDEC_P0。又，列解碼器211自平面開關CGSW171a經由信號線CGI<31：0>、CGDDTI、CGDDBI、CGDSBI、CGDSTI、及CGBGI接收信號。再者，列解碼器211自平面開關SGSW171b經由信號線SGSI、SGDI、USGSI、及USGDI接收信號。列解碼器211基於接收信號，將信號供給於平面<0>。又，列解碼器212與列解碼器211同樣地動作。

<平面開關CGSW之CGN相關之開關之構成>

其次，使用圖6概略性說明第1實施形態之平面開關CGSW之CGN相關之開關之構成。圖6係第1實施形態之平面開關CGSW之CGN相關之開關之電路圖。

例如，於本實施形態中，平面開關CGSW171a具備開關17a0~17a7、17b0~17b7、17c0~17c7。

於開關17a0、17a4之電壓路徑之一端輸入CGNA<3：0>，於開關17a1、17a5之電壓路徑之一端輸入CGNB<3：0>。又，於開關17a2、17a6之電壓路徑之一端輸入CGNC<3：0>，於開關17a3、 17a7之電壓路徑之一端輸入CGND<3：0>。

又，開關17a0之電壓路徑之另一端連接於信號線CGI<3：0>，開關17a1之電壓路徑之另一端連接於信號線CGI<7：4>。又，開關17a2之電壓路徑之另一端連接於信號線CGI<11：8>，開關17a3之電壓路徑之另一端連接於信號線CGI<15：12>。再者，開關17a4之電壓路徑之另一端連接於信號線CGI<19：16>，開關17a5之電壓路徑之另一端連接於信號線CGI<23：20>。又，開關17a6之電壓路徑之另一端連接於信號線CGI<27：24>，開關17a7之電壓路徑之另一端連接於信號線CGI<31：28>。

於開關17b0、17b4之電壓路徑之一端輸入CGNC<3：0>，於開關17b1、17b5之電壓路徑之一端輸入CGND<3：0>。又，於開關17b2、17b6之電壓路徑之一端輸入CGNA<3：0>，於開關17b3、17b7之電壓路徑之一端輸入CGNB<3：0>。

又，開關17b0之電壓路徑之另一端連接於信號線CGI<3：0>，開關17b1之電壓路徑之另一端連接於信號線CGI<7：4>。又，開關17b2之電壓路徑之另一端連接於信號線CGI<11：8>，開關17b3之電壓路徑之另一端連接於信號線CGI<15：12>。再者，開關17b4之電壓路徑之另一端連接於信號線CGI<19：16>，開關17b5之電壓路徑之另一端連接於信號線CGI<23：20>。又，開關17b6之電壓路徑之另一端連接於信號線CGI<27：24>，開關17b7之電壓路徑之另一端連接於信號線CGI<31：28>。

於開關17c0~17c7之電壓路徑之一端輸入CGU。開關17c0之電壓路徑之另一端連接於信號線CGI<3：0>，開關17c1之電壓路徑之另一端連接於信號線CGI<7：4>。又，開關17c2之電壓路徑之另一端連接於信號線CGI<11：8>，開關17c3之電壓路徑之另一端連接於信號線CGI<15：12>。再者，開關17c4之電壓路徑之另一端連接於信號線CGI<19：16>，開關17c5之電壓路徑之另一端連接於信號線CGI<23：20>。又，開關17c6之電壓路徑之另一端連接於信號線CGI<27：24>，開關17c7之電壓路徑之另一端連接於信號線CGI<31：28>。

又，於開關17a0~a7、17b0~b7、17c0~c7之各個閘極，輸入來自控制電路15之兩種信號。更具體而言，於開關17a0~a7、17b0~b7、17c0~c7之閘極，輸入基於模式信號MODE<1：0>、及區信號ZONE<2：0>之信號。關於該模式信號MODE<1：0>、及區信號ZONE<2：0>，於後述進行說明。

<平面開關CGSW之CGD相關之開關之構成>

其次，使用圖7概略性說明第1實施形態之平面開關CGSW之CGD相關之開關之構成。圖7係第1實施形態之平面開關CGSW之CGD相關之開關之電路圖。

例如，本實施形態中平面開關CGSW171a具備開關17n、17o、17p、17q、17r、17s、17t、及17u。

於開關17n之電壓路徑之一端輸入CGDDT，電壓路徑之另一端連接於信號線CGDDTI，於閘極輸入來自控制電路15之CGDDTSW信號。

於開關17o之電壓路徑之一端輸入CGDDB，電壓路徑之另一端連接於信號線CGDDTI，於閘極輸入來自控制電路15之CGDDTSW信號。

於開關17p之電壓路徑之一端輸入CGDDT，電壓路徑之另一端連接於信號線CGDDBI，於閘極輸入來自控制電路15之CGDDBSW信號。

於開關17q之電壓路徑之一端輸入CGDDB，電壓路徑之另一端連接於信號線CGDDBI，於閘極輸入來自控制電路15之CGDDBSW信號。

於開關17r之電壓路徑之一端輸入CGDST，電壓路徑之另一端連接於信號線CGDSTI，於閘極輸入來自控制電路15之CGDSTSW信號。

於開關17s之電壓路徑之一端輸入CGDSB，電壓路徑之另一端連接於信號線CGDSTI，於閘極輸入來自控制電路15之CGDSTSW信號。

於開關17t之電壓路徑之一端輸入CGDST，電壓路徑之另一端連接於信號線CGDSBI，於閘極輸入來自控制電路15之CGDSBSW信號。

於開關17u之電壓路徑之一端輸入CGDSB，電壓路徑之另一端連接於信號線CGDSBI，於閘極輸入來自控制電路15之CGDSBSW信號。

<列解碼器之構成>

其次，使用圖8概略性說明第1實施形態之列解碼器之構成。圖8係第1實施形態之列解碼器之電路圖。

列解碼器21基於區塊位址BLKAD<0>、BLKAD<1>、及解碼結果RDEC等選擇區塊BLK。

即，將與所選擇之記憶體胞電晶體MT包含之區塊BLK對應之MOS電晶體21k、21l、21m、21n設為開啟狀態。

例如，區塊位址BLKAD<0>為“H”、區塊位址<1>為“L”之情形時，於逆變器21a輸入“H”，於逆變器21b輸入“L”。

接著，對NAND閘極21c，自逆變器21a輸入“L”，且自逆變器21b輸入“H”。因於NAND閘極21c輸入有“L”，故不論RDEC，NAND閘極21c輸出“H”。因此，逆變器21d對MOS電晶體21k之閘極輸出“L”。

又，對NAND閘極21e，作為區塊位址BLKAD<0>輸入“H”，且自逆變器21b輸入“H”。若RDEC為“H”，則NAND閘極21c輸出“L”。因此，逆變器21f對MOS電晶體21l之閘極輸出“H”。因此，若RDEC為“H”，則選擇區塊BLK1。

又，對NAND閘極21g，自逆變器21a輸入“L”，且作為區塊位址BLKAD<1>輸入“L”。因於NAND閘極21g輸入有“L”，故不論RDEC，NAND閘極21g輸出“H”。因此，逆變器21h對MOS電晶體21m之閘極輸出“L”。

又，對NAND閘極21i，作為區塊位址BLKAD<0>輸入“H”，且作為區塊位址BLKAD<1>輸入“L”。因於NAND閘極21i輸入有“L”，故不論RDEC，NAND閘極21i輸出“H”。因此，逆變器21j對MOS電晶體21n之閘極輸出“L”。

<CG映射之例>

使用圖9~圖11，概略性說明第1實施形態之CG映射。圖9係顯示第1實施形態之半導體記憶裝置之編程動作時之CG映射之圖。圖10係顯示第1實施形態之半導體記憶裝置之讀取動作時之CG映射之圖。圖11係顯示第1實施形態之半導體記憶裝置之抹除動作時之CG映射之圖。在圖9~圖11中，縱軸表示CG驅動器對字元線WL之分配，橫軸表示選擇字元線WL。

另，於第1實施形態中，CGDST驅動器始終將專用電壓施加於字元線WLDST，CGDSB驅動器始終將專用電壓施加於字元線WLDSB。又，於第1實施形態中，CGDDB驅動器始終將專用電壓施加於字元線WLDDB，CGDDT驅動器始終將專用電壓施加於字元線WLDDT。再者，於第1實施形態中，CGBG驅動器始終將專用電壓施加於背閘極BG。

<編程動作時之CG映射之例>

首先，就編程動作時之CG映射進行說明。如圖9所示，根據所選擇之字元線WL，適當切換對字元線WL施加電壓之CG驅動器。

圖9之橫軸所示之區係自控制電路15指示將CGN驅動器之任一者或CGU驅動器連接於各DataWL之資訊。例如，藉由自記憶體控制器20對BiCS快閃記憶體10輸入存取之種類(編程/讀取/抹除等)、與進行存取之平面及頁面位址，控制電路15對該平面之平面開關電路發送下述之MODE<1：0>及ZONE<3：0>，而指示各CGN、CGU驅動器如何與CGI即DataWL連接。

例如，對字元線WLDST、WL0~WL9進行編程時，對字元線WL0~3自CGNA驅動器施加期望之電壓，同樣，對字元線WL4~7自CGNB驅動器施加期望之電壓，對字元線WL8~11自CGNC驅動器施加期望之電壓，對字元線WL12~15自CGND驅動器施加期望之電壓，對字元線WL16~31自CGU驅動器施加期望之電壓。

在對字元線WL10~WL13進行編程時，以將CGNA驅動器連接於字元線WL16~19且將CGU驅動器連接於字元線WL0~3之方式產生切換。如此般進行以進行編程之字元線WL預先決定之CGN/CGU驅動器對CGI之連接，該連接之組合成為區PZ0~PZ4之5種。

將該區PZ0~PZ4之各者稱為編程時之區。為簡化切換電路，自記憶體控制器20對平面開關電路17輸入之ZONE信號，係輸入與後述之讀取時之區統合之簡單表示為「區」之信號。此時，編程時與讀取時之區係儘可能採取相同之區域，從而認為以CGN驅動器數、區數所大體決定之CG驅動器系統之電路面積成為最小。

選擇區PZ0之情形時，區信號為“000”或“001”，選擇區PZ1之情形時，區信號為“010”。選擇區PZ2之情形時，區信號為“011”，選擇區PZ3之情形時，區信號為“100”。選擇區PZ4之情形時，區信號為“101”、“110”、“111”。

於本實施形態中，設計為藉由使用合計16台CGN驅動器，可相對編程時之選擇字元線WLi(i：0~31)，將非選擇字元線WL(i+1)~非選擇字元線WL(i+6)(參照圖中之D6)、或非選擇字元線WL(i-1)~非選擇字元線WL(i-6)(參照圖中之S6)之電壓藉由CGN驅動器最佳地控制電壓。

<讀取動作時之CG映射之例>

其次，就讀取動作時之CG映射進行說明。

NAND型半導體記憶裝置之讀取時，只要對選擇字元線WLi施加讀取電壓，對非選擇字元線WL(i±1)之字元線WL施加VREADK，且對其他字元線WL施加被稱為VREAD之電壓即可，可使必須控制之字元線WL之範圍相較於編程時變窄，從而減少必要之CGN驅動器之台數。由於為進行編程動作而準備16~24台左右，故存在於讀取時可以CGU驅動器代用WL電壓施加之CGN驅動器。於本實施形態中，在多平面讀取動作中，以於各平面選擇互不相同之WL之方式有效活用自該CGN代用為CGU及藉此所確保之CGN驅動器。

如圖10所示，根據所選擇之字元線WL，適當切換對字元線WL施加電壓之CG驅動器。

如圖10之橫軸所示，設定有讀取時之區RZ0~RZ6。

具體而言，對字元線WLDST、WL0~WL5進行讀取時，對字元線WL0~3以CGNA驅動器或CGNC驅動器施加期望之電壓，同樣，對字元線WL4~7以CGNB驅動器或CGND驅動器施加期望之電壓，且對字元線WL8~31以CGU驅動器施加期望之電壓。與此相對，對字元線WL6~WL9進行讀取時，以將CGNA驅動器或CGNC驅動器連接於字元線WL8~11且將CGU連接於字元線WL0~3之方式產生切換。進行以進行讀取之字元線WL預先決定之連接，該連接之組合成為區RZ0~RZ6之7種。將該區RZ0~RZ6之各者稱為讀取時之區。

選擇區RZ0之情形時，區信號為“000”，選擇區RZ1之情形時，區信號為“001”。選擇區RZ2之情形時，區信號為“010”，選擇區RZ3之情形時，區信號為“011”。選擇區RZ4之情形時，區信號為“100”或“101”，選擇區RZ5之情形時，區信號為“110”。且，選擇區RZ6之情形時，區信號為“111”。

如此般，於本實施形態中，至少可相對選擇字元線WLi(i：0~31)藉由CGN驅動器切換非選擇字元線WL(i+1)(參照圖中D1)、或非選擇字元線WL(i-1)(參照圖中S1)之電壓，且藉由以CGNA及CGNB、以及CGNC及CGND分配為用以將電壓施加於不同平面之字元線WL之驅動器，可於多平面讀取時自由指定兩種字元線WL。具有例如16台CGN驅動器之情形時，為可於多平面讀取時選擇兩種字元線WL，將16個CGN驅動器分為4組，且將4組中之2組分配為1條字元線WL之選擇用，將剩餘2組分配為另1條字元線WL之選擇用。

具有4平面之情形時，藉由將16台CGN驅動器分為8組，可進行同樣之多平面讀取。皆可不增加電路面積較大之CGN驅動器之台數而實現。

<抹除動作時之CG映射之例>

其次，就抹除動作時之CG映射進行說明。

如圖11所示，在抹除動作時，CGNA驅動器於字元線WL0~WL3、WL16~WL19施加電壓，CGNB驅動器於字元線WL4~WL7、WL20~WL23施加電壓。又，CGNC驅動器於字元線WL8~WL11、WL24~WL27施加電壓，CGND驅動器於字元線WL12~WL15、WL28~WL31施加電壓。另，因本實施形態與抹除動作無關，故省略詳細說明。

<CG之連接表格>

其次，使用圖12A及圖12B說明CG之連接表格。圖12A顯示對抹除動作、編程動作、讀取動作時之區信號，自CGN/CGU驅動器向CGI之連接關係。圖12B顯示開關信號與輸出信號之關係。

如圖12A所示，抹除時，模式信號MODE<1：0>為“00”，編程時，模式信號MODE<1：0>為“01”。讀取時(Read-A)，模式信號MODE<1：0>為“10”，讀取時(Read-B)，模式信號MODE<1：0>為“11”。圖中之讀取時(Read-A)與讀取時(Read-B)雖然讀取動作本身實質上不變，但所使用之CG驅動器各不相同。

圖12B顯示自CGD驅動器向CGD＊I之連接關係。信號CGDDTSW為“0”之情形時，信號線CGDDTI輸出為CGDDT驅動器之輸出，信號CGDDTSW為“1”之情形時，信號線CGDDTI輸出為CGDDB驅動器之輸出。又，信號CGDDBSW為“0”之情形時，信號線CGDDBI輸出為CGDDB驅動器之輸出，信號CGDDBSW為“1”之情形時，信號線CGDDBI輸出為CGDDT驅動器之輸出。信號CGDSTSW為“0”之情形時，信號線CGDSTI輸出為CGDST驅動器之輸出，信號CGDSTSW為“1”之情形時，信號線CGDSTI輸出為CGDSB驅動器之輸出。又，信號CGDSBSW為“0”之情形時，信號線CGDSBI輸出為CGDSB驅動器之輸出，信號CGDSBSW為“1”之情形時，信號線CGDSBI輸出為CGDST驅動器之輸出。

<第1實施形態之作用效果>

根據上述之第1實施形態，BiCS快閃記憶體10具備可重寫資料之複數個記憶體胞、及與複數個記憶體胞連接之複數條字元線WL。又，BiCS快閃記憶體10具備：頁面，其具有與相同字元線WL連接之複數個記憶體胞；平面，其具備複數個頁面；及記憶體胞陣列11，其具有複數個平面。再者，BiCS快閃記憶體10具備：複數個字元線驅動器(CG驅動器)162，其將電壓施加於複數條字元線WL；及複數個平面開關17，其設置於每個平面，且將字元線驅動器162分配於每條字元線WL。記憶體控制器20對存在於BiCS快閃記憶體10內之某個頁面進行存取時，對快閃記憶體指定識別該頁面所屬之平面之序號(稱為平面序號)、識別相同平面內各區塊之序號(稱為區塊序號)、及識別相同區塊內各頁面之序號(稱為頁面序號)。以下，將其等分別稱為「平面序號」、「區塊序號」、及「頁面序號」。

然而，於近年來之NAND型快閃記憶體中，隨著其微細化或多值(multi-level：多位階)化發展，所需之電壓種類亦增加。例如著眼於資料之編程時之情形時，應施加於非選擇字元線之電壓亦有複數種。

例如，施加於選擇字元線WLi(例如i為0~31)之電壓於編程時為VPGM，施加於在選擇閘極線SGD側與選擇字元線WLi鄰接之非選擇字元線WL(i+1)之電壓於編程時為VPASSH。又，施加於其他非選擇字元線WL之電壓於編程時有VPASS、VPASSL、VGP、VISO等。

例如，施加於選擇字元線WLi之電壓於讀取時為VCGRV，施加於在選擇閘極線SGD側與選擇字元線WLi鄰接之非選擇字元線WL(i+1)或WL(i-1)之電壓於編程時為VREADK。又，施加於其他非選擇字元線WL之電壓於讀取時為VREAD等。

因此，必須以可選擇輸出各種電壓之CGN驅動器控制與選擇字元線WL鄰接之字元線WL。然而，CGN驅動器亦有電路面積較大之缺點。因此，必須以較少之CGN驅動器高效率地控制字元線WL。

然而，於本實施形態中，針對鄰接於選擇字元線WL，且需要詳細之電壓之調整之字元線WL，可藉由平面開關17分配CGN驅動器。且，針對只要單純施加VPASS即可之其他字元線WL，可分配能藉由平面開關17選擇輸出之電壓種類較少，且電路面積較CGN驅動器要小之CGU驅動器。

如此般，根據本實施形態，藉由設置平面開關17，且以區信號等控制平面開關，可以較少之CG驅動器有效率地控制字元線WL。

又，即使不藉由平面開關17等控制CG驅動器之切換，在產生對具有相同頁面序號x之不同之複數個平面P0、P1、...Pn之區塊序號B0、B1、...Bn之頁面(P0，B0，x)、(P1，B1，x)、...(Pn，Bn，x)同時進行存取之情形時，亦可統一該等存取請求且對快閃記憶體裝置發行，而進行並行存取。

然而，在產生對存在於不同之複數個平面P0、P1、...Pn所具有之區塊B0、B1、...Bn之屬於不同頁面序號x、y、...z之頁面(P0，B0，x)、(P1，B1，y)、...(Pn，Bn，z)之存取請求之情形時，因頁面序號不同之頁面有時屬於不同字元線，故，若不使用第1實施形態所說明之BiCS快閃記憶體10，則無法統一處理其等。

因本實施形態之BiCS快閃記憶體10可藉由平面開關17，而於每個平面內將CG驅動器分配至適當之字元線WL，故可對位於不同之複數個平面內之頁面序號不同之頁面進行並行存取。即，於本實施形態之BiCS快閃記憶體10中，因字元線驅動器(CG驅動器)之制約，故不存在Program(編程)指令及Read(讀取)指令指定相同字元線WL且相同Lower/Upper之頁面之制約等。藉此，可改善NAND系統之性能。

(第2實施形態)

其次，說明第2實施形態。於第2實施形態中，就使用第1實施形態所說明之半導體記憶裝置之多平面存取進行說明。另，在第2實施形態中，關於具有與上述之第1實施形態大致相同之功能及構成之構成要件，標註相同符號，且僅在必要之情形時進行重複說明。

<第2實施形態之半導體記憶裝置之構成>

首先，使用圖13概略性說明第2實施形態之半導體記憶裝置之基本構成。圖13係模式性顯示第2實施形態之半導體記憶裝置之基本構成之方塊圖。

如圖13所示，記憶體控制器20進而具備邏輯物理轉換表格1a、及寫入/讀取控制部1b。

邏輯物理轉換表格1a係保持將具有自主機2通過主機介面30供給之邏輯位址之使用者資料儲存於BiCS快閃記憶體10內之哪個物理記憶體胞位置(物理位址)之資訊的表格。自主機2供給邏輯位址時，記憶體控制器20使用邏輯物理轉換表格1a，導出與所接收之邏輯位址對應之物理位址。

寫入/讀取控制部1b可以此處未圖示之CPU等之硬體予以實現，亦可以於CPU及RAM上等進行動作之軟體予以實現。寫入/讀取控制部1b之詳細動作係予以後述。

<第2實施形態之存取統合動作>

其次，使用圖14、圖15，說明第2實施形態之存取統合動作。圖14係顯示第2實施形態之存取統合動作之流程圖。圖15係圖示對儲存於第2實施形態之BiCS快閃記憶體10之不同平面內之區塊內之具有不同頁面序號之頁面之資料並行存取之情況者。此處，為簡化，而將第i個平面之第j個區塊之第k個頁面表示為頁面(i，j，k)。

[步驟S1001]

記憶體控制器20接收來自主機2之存取請求(存取指令)。此處，所謂存取請求係包含讀取請求(讀取指令)與寫入請求(寫入指令)。

[步驟S1002]

記憶體控制器20在接收來自主機2之存取請求後，於可開始處理之時點，開始所接收之存取請求之處理。

[步驟S1003]

寫入/讀取控制部1b判定是否有複數個處理對象之存取請求。例如，記憶體控制器20具備例如未圖示之指令佇列區域等。該指令佇列區域保持自主機2所接收之指令。寫入/讀取控制部1b可參照保持於指令佇列區域之存取請求，可判定是否有複數個存取請求。

[步驟S1004]

在步驟S1003中，寫入/讀取控制部1b判定為有複數個處理對象之存取請求之情形時，寫入/讀取控制部1b判定是否可統合複數個存取請求。若處理對象之複數個存取請求係針對相同BiCS快閃記憶體10之不同平面內之頁面者，則判定為該等存取請求可統合，若非此種情形，則判定為不可統合。更具體而言，關於處理對象之複數個存取請求，寫入/讀取控制部1b係分別參照存取目標之物理位址(於S1002中導出)。指定複數個存取請求之存取目標之物理位址不同之平面上之頁面，且存取內容同為讀取請求至寫入請求之情形時，判定為可統合該複數個存取請求。另一方面，不滿足以上條件之情形時，判定為不可統合。此處，所謂統合存取請求係指藉由一次對BiCS快閃記憶體之指令順序發行，而同時對有存取請求之複數個資料進行讀取動作至編程動作。

[步驟S1005]

在步驟S1004中，寫入/讀取控制部1b判定為可統合複數個存取請求之情形時，寫入/讀取控制部1b統合複數個存取請求。

[步驟S1006]

在步驟S1003中，寫入/讀取控制部1b判定為處理對象之存取請求並非複數之情形時(即，處理對象之存取請求判定為1個之情形)，寫入/讀取控制部1b基於處理對象之存取請求，進行對BiCS快閃記憶體10之存取。

在步驟S1004中，寫入/讀取控制部1b判定為不可統合複數個存取請求之情形時，寫入/讀取控制部1b基於各存取請求，逐次進行對BiCS快閃記憶體10之存取。

寫入/讀取控制部1b統合複數個存取請求之情形時，寫入/讀取控制部1b基於統合之存取請求，進行對BiCS快閃記憶體10之存取(稱為並行存取或多平面存取)。

使用圖15說明基於所統合之存取請求之對BiCS快閃記憶體10之存取。

如上所述，寫入/讀取控制部1b在處理對象之複數個存取請求為對相同BiCS快閃記憶體10之不同平面內之頁面者之情形時，統合複數個存取請求，且基於所統合之存取請求進行對BiCS快閃記憶體10之存取。圖15顯示基於所統合之存取請求對BiCS快閃記憶體10進行存取之情況。

圖15係圖示有統合對存在於頁面(0，1，1)之使用者資料A之存取請求、對存在於頁面(1，2，0)之使用者資料B之存取請求、及對存在於頁面(n，1，2)之使用者資料C之存取請求，且基於所統合之存取請求進行存取。

如圖15所示，於第2實施形態之半導體記憶裝置中，可對儲存於具有不同頁面序號之頁面(0，0，1)、(1，2，0)、...(n，1，2)之使用者資料A、B、C並行進行存取。另，所謂並行進行存取係指同時對有存取請求之使用者資料A、B、C所儲存之記憶體胞進行讀取動作至編程動作。

<第2實施形態之作用效果>

根據上述第2實施形態，使用可對第1實施形態所說明之位於不同之複數個平面內之頁面序號不同之頁面進行並行存取之BiCS快閃記憶體，統合對儲存於不同平面內之頁面序號不同之頁面之資料之存取請求，並並行進行存取。

如此，藉由統合複數個存取請求，可不必逐次進行資料存取，從而提高對BiCS快閃記憶體之資料存取之處理能力。

(第3實施形態)

其次，說明第3實施形態。於第3實施形態中，說明多平面存取之其他例。另，於第3實施形態中，對具有與上述之第2實施形態大致相同之功能及構成之構成要件標註相同符號，且僅於必要之情形時進行重複說明。

<第3實施形態之存取統合動作>

其次，使用圖16、圖17，說明第3實施形態之存取統合動作。圖16係顯示第3實施形態之存取統合動作之流程圖。圖17係圖示對儲存於第3實施形態之BiCS快閃記憶體10之不同平面內之區塊內之具有不同頁面序號之頁面之資料並行存取之情況者。一般而言，記憶體控制器20自主機2接收請求而對使用者資料進行存取時，利用與該使用者資料對應但並非使用者資料本身之某些資料作為次要資訊。以下，將此種記憶體控制器20為內部管理使用者資料而利用之資料稱為元資料。

於第3實施形態中，記憶體控制器20將與某使用者資料對應之元資料儲存於相同快閃記憶體裝置內不同之平面。此時，儲存使用者資料及與其對應之元資料之頁面係區塊序號、頁面序號可不同。又，於第3實施形態中，雖然將使用者資料儲存於平面0~n-1，且將元資料儲存於平面n，但不完全限定於此。

又，在決定與某使用者資料對應之元資料之儲存位置(物理位址)時，元資料之儲存位置可構成為可容易根據對應之使用者資料之儲存位置(物理位址)等之屬性進行計算。藉由如此般構成，可獲得容易求得與使用者資料對應之元資料之位置之優點。

[步驟S2001]

記憶體控制器20接收來自主機2之讀取請求(參照圖14之步驟S1001)。

[步驟S2002]

記憶體控制器20在接收到來自主機2之讀取請求後，開始所接收到之讀取請求之處理(參照圖14之步驟S1002)。

[步驟S2003]

記憶體控制器20在開始來自主機2之存取請求處理後，取得與有存取請求之使用者資料對應之元資料之儲存位置。

[步驟S2004]

寫入/讀取控制部1b對BiCS快閃記憶體10發行如對自主機2有存取請求之使用者資料、及與使用者資料對應之元資料並行進行存取之指令順序(參照圖14之步驟S1006)。

藉此，記憶體控制器20可並行進行對自主機2有存取請求之使用者資料、及與使用者資料對應之元資料之存取。

如圖17所示，藉由記憶體控制器20，將儲存於頁面(0，0，1)之使用者資料A與儲存於頁面(n，1，2)之元資料A相關聯。同樣，藉由寫入/讀取控制部1b，將儲存於頁面(1，2，0)之使用者資料B與儲存於頁面(n，1，1)之元資料B分別相關聯。

如圖17所示，寫入/讀取控制部1b可對使用者資料與元資料之組並行進行存取。這是因為記憶體控制器20將各使用者資料A、B及與其對應之元資料A、B儲存於相同BiCS快閃記憶體10內之不同平面。

<第3實施形態之作用效果>

根據上述之第3實施形態，將使用者資料、及與該使用者資料相關聯之元資料儲存於相同BiCS快閃記憶體10上之不同平面內。記憶體控制器20對使用者資料、及與該使用者資料相關聯之元資料進行存取時，對BiCS快閃記憶體10發行如對兩個資料並行進行存取之指令順序。藉此，使用者資料、及與該使用者資料相關聯之元資料可並行存取。

藉由並行存取使用者資料、及與該使用者資料相關聯之元資料，可不逐次進行資料存取，從而可提高處理能力。

(第4實施形態)

其次，說明第4實施形態。於第4實施形態中，就第1實施形態、第2實施形態、及第3實施形態所說明之半導體記憶裝置之編程動作、讀取動作進行說明。另，於第4實施形態中，對具有與上述各實施形態大致相同之功能及構成之構成要件標註相同符號，且僅於必要之情形時進行重複說明。

<資料之編程方法之例>

以下，將對電荷累積層注入電荷而使記憶體胞電晶體MT之臨限值電壓上升之情形稱為“x0”編程、“00”編程、“10”編程、“0”編程等。另一方面，將不對電荷累積層注入電荷，從而不使臨限值電壓變化之情形(換言之，係抑制為不會使保持資料轉變為其他位準之程度之電荷注入之情形)稱為“x1”編程、“11”編程、“1”編程等。

使用圖18說明根據本實施態樣之記憶體中資料之編程方法之一例。但，為簡化說明，以下舉例說明4值(4-levels)、或2值(2-levels)NAND型快閃記憶體之情形。又，其他多值(multi-bit)NAND型快閃記憶體時亦相同。

圖18係顯示記憶體胞電晶體MT之臨限值分佈之圖表。記憶體胞電晶體MT可保持4值資料(2位元資料)之情形時，記憶體胞電晶體MT可以臨限值電壓Vth之升序保持“11”、“01”、“00”、“10”4種資料。

<MLC編程方法之例>

圖18(a)係顯示記憶體胞電晶體MT之臨限值分佈之圖表，顯示有MLC編程時下階(Lower)頁面之編程後之臨限值分佈之變化。圖18(b)係顯示記憶體胞電晶體MT之臨限值分佈之圖表，顯示有MLC(multi level cell：多位階胞)編程時上階(Upper)頁面之編程後之臨限值分佈之變化。

如圖18(a)及(b)所示，資料係對1頁面統一寫入。又，資料係以2位元中之1位元為單位予以寫入。此時，如圖所示，首先寫入2位元中之下階位元之資料，繼而寫入上階位元之資料。在對下階位元進行“0”編程之情形時，進行粗略編程。接著，在上階位元之編程時，於進行“00”編程時以使其臨限值變得較BV更高之方式進行編程，且在進行“10”編程時，以使其臨限值變得較CV更高之方式進行編程。

<SLC編程方法之例>

圖18(c)係顯示記憶體胞電晶體MT之臨限值分佈之圖表，顯示有SLC(Single level cell：單位階胞)編程後之臨限值分佈之變化。

如圖18(c)所示，相較於MLC編程，進行更粗略之編程。接著，在進行“0”編程時，以使其臨限值變得較SLCV更高之方式進行編程。

又，該SLC資料係例如元資料等所使用。

<hSLC編程方法之例>

圖18(d)係顯示記憶體胞電晶體MT之臨限值分佈之圖表，顯示有hSLC(higher Single level cell：較高之單位階胞)編程後之臨限值分佈之變化。

如圖18(d)所示，在進行“0”編程時，相較於SLC編程之“0”進行更高之編程。更具體而言，在進行“0”編程時，以使其臨限值變得較hSLCV更高之方式進行編程。在hSLC編程時，使用如圖19所示之hSLC專用參數進行編程。參數F_VPGMHSLC係定義hSLC編程中初始電壓VPGM之參數。參數F_DVPGMHSLC係定義hSLC編程中VPGM之增加量之參數。參數F_VCG_HSLCV係定義hSLC編程中驗證位準之參數。參數F_NLP_HSLC係定義hSLC編程中迴路之最大次數之參數。另，該等參數係預先記憶於記憶體陣列11之一部分，且在電源投入時被傳送於控制電路15內之暫存器。

又，該hSLC資料係例如元資料等所使用。該hSLC資料之“0”係作為一例預先記為MLC之BV以上。

<讀取順序>

其次，使用圖20說明第4實施形態之動作選項。圖20係顯示第4實施形態之動作選項之讀取順序之圖。此處，為簡化，而提取平面0與平面1兩個平面進行說明。

<動作選項A>

首先，說明動作選項A。對hSLC資料以專用指令使記憶體胞之臨限值電壓成為MLC之BV以上。因此，該動作選項A係一方面進行SLC資料及MLC Lower/Upper資料之讀取，一方面亦同時進行hSLC資料之讀取。該動作選項A可防止讀取時間增大。

讀取平面0之SLC資料、及平面1之hSLC資料之情形時，藉由對選擇字元線WL施加SLCR，可讀取兩者之資料。

在讀取平面0之MLC-Lower(尚未進行Upper編程)資料、及平面1之hSLC資料之情形時，藉由將BR施加於選擇字元線WL，可讀取hSLC資料，此後，藉由將LMR施加於選擇字元線WL，可讀取MLC-Lower資料。

在讀取平面0之MLC-Upper(尚未進行Upper編程)資料、及平面1之hSLC資料之情形時，藉由將AR施加於選擇字元線WL，可讀取hSLC資料，此後，藉由將CR施加於選擇字元線WL，可讀取MLC-Upper資料。

在讀取平面0之MLC-Lower(已進行Upper編程)資料、及平面1之hSLC資料之情形時，藉由將BR施加於選擇字元線WL，可讀取兩者之資料。

在讀取平面0之MLC-Upper(已進行Upper編程)資料、及平面1之hSLC資料之情形時，藉由將AR施加於選擇字元線WL，可讀取hSLC資料，此後，藉由將CR施加於選擇字元線WL，可讀取MLC-Upper資料。

在動作選項A中，無讀取時間tR之時長，即可讀取平面0之資料(使用者資料)及平面1之資料(元資料)。

另，選擇該選項之情形時，F_HSLC_MODE設為“1”。

<動作選項B>

其次，說明動作選項B。對hSLC資料以SLC指令使記憶體胞之臨限值電壓成為MLC之LMV以上且SLCV以上。因此，該動作選項B係一方面進行SLC資料及MLC Lower/Upper資料之讀取，一方面亦同時進行hSLC資料之讀取者。該動作選項B係因SLC之寫入位準與hSLC之寫入位準大致相同，故hSLC資料之W/E次數大致與SLC資料之W/E次數相同。hSLC資料之編程位準與SLC之編程位準完全相同之情形時，亦可於hSLC資料之編程時使用SLC編程指令，且在微調整寫入位準之情形時，只要使用hSLC資料之專用指令即可。

在讀取平面0之SLC資料、與平面1之hSLC資料之情形時，藉由對選擇字元線WL施加SLCR，可讀取兩者之資料。

在讀取平面0之MLC-Lower(尚未進行Upper編程)資料、與平面1之hSLC資料之情形時，藉由對選擇字元線WL施加LMR，可讀取hSLC及MLC-Lower資料。

在讀取平面0之MLC-Upper(尚未進行Upper編程)資料、與平面1之hSLC資料之情形時，藉由對選擇字元線WL施加AR，可讀取hSLC資料，此後，藉由對選擇字元線WL施加CR，可讀取MLC-Upper資料。

在讀取平面0之MLC-Lower(已進行Upper編程)資料、及平面1之 hSLC資料之情形時，藉由對選擇字元線WL施加LMR，可讀取MLC-Lower資料，此後，藉由對選擇字元線WL施加BR，可讀取hSLC資料。

在讀取平面0之MLC-Upper(已進行Upper編程)資料、及平面1之hSLC資料之情形時，藉由對選擇字元線WL施加AR，可讀取hSLC資料，此後，藉由對選擇字元線WL施加CR，可讀取MLC-Upper資料。

於動作選項B中，hSLC可以SLCV以上寫入，成為與SLC相同之tPROG/可靠性(W/E次數)。又，於動作選項B中，由於hSLC之編程只要使用SLC之編程指令即可，故可實現與SLC資料之多平面編程(編程時之字元線WL必須於全部平面相同)。又，於動作選項B中，對hSLC編程使用hSLC之編程指令之情形時，SLC可改變Vth分佈(臨限值分佈)。另，選擇該選項之情形時，F_HSLC_MODE設為“0”。

<動作波形>

其次，使用圖21A、圖21B、圖21C、圖22A、圖22B、圖22C、圖23A、圖23B、圖23C說明本實施形態之讀取動作時之動作波形。

圖21A顯示SLC資料之讀取時之讀取動作波形，圖21B顯示MLC-Lower資料之讀取時之讀取動作波形，圖21C顯示MLC-Upper資料之讀取時之讀取動作波形。

圖22A顯示本實施形態之動作選項A中SLC資料及hSLC資料之讀取時之讀取動作波形，圖22B顯示MLC-Lower資料及hSLC資料之讀取時之讀取動作波形，圖22C顯示MLC-Upper資料及hSLC資料之讀取時之讀取動作波形。

圖23A顯示本實施形態之動作選項B中SLC資料及hSLC資料之讀取時之讀取動作波形，圖23B顯示MLC-Lower資料及hSLC資料之讀取時之讀取動作波形，圖23C顯示MLC-Upper資料及hSLC資料之讀取時之讀取動作波形。

如圖21A所示，在SLC資料之讀取時，對選擇字元線WLn施加電壓SLCR，且對非選擇字元線WL(n+1)、WL(n-1)施加電壓VREADK(VREADK>SLCR)，並對其他非選擇字元線WL(稱為WLother等)施加電壓VREAD(VREADK>VREAD>SLCR)。

如圖21B所示，在MLC-Lower資料之讀取時，對選擇字元線WLn施加電壓BR，且對非選擇字元線WL(n+1)、WL(n-1)施加電壓VREADK(VREADK>BR)，並對其他非選擇字元線WLother施加電壓VREAD(VREADK>VREAD>BR)。在未執行Upper編程之情形時(參照虛線部)，對選擇字元線WLn施加電壓LMR(BR>LMR)，且對非選擇字元線WL(n+1)、WL(n-1)施加電壓VREADK(VREADK>BR>LMR)，並對其他非選擇字元線WLother施加電壓VREAD(VREADK>VREAD>BR>LMR)，進行重讀。

如圖21C所示，在MLC-Upper資料之讀取時，對選擇字元線WLn施加電壓AR，此後對選擇字元線WLn施加電壓CR(CR>AR)，且對非選擇字元線WL(n+1)、WL(n-1)施加電壓VREADK(VREADK>CR>AR)，並對其他非選擇字元線WLother施加電壓VREAD(VREADK>VREAD>CR>AR)。

又，如圖21A及圖22A所示，動作選項A中SLC資料及hSLC資料之讀取時之動作波形係與SLC資料之讀取時之動作波形相同。

又，如圖21B及圖22B所示，動作選項A中MLC-Lower資料及hSLC資料之讀取時之動作波形係與MLC-Lower資料之讀取時之動作波形相同。

又，如圖21C及圖22C所示，動作選項A中MLC-Upper資料及hSLC資料之讀取時之動作波形係與MLC-Upper資料之讀取時之動作波形相同。

又，如圖21A及圖23A所示，動作選項B中SLC資料及hSLC資料之讀取時之動作波形係與SLC資料之讀取時之動作波形相同。

如圖23B所示，在MLC-Lower資料及hSLC資料之讀取時，對選擇字元線WLn施加電壓LMR，此後對選擇字元線WLn施加電壓BR(BR>LMR)，且對非選擇字元線WL(n+1)、WL(n-1)施加電壓VREADK(VREADK>BR>LMR)，並對其他非選擇字元線WLother施加電壓VREAD(VREADK>VREAD>BR>LMR)。由於該動作係讀取hSLC資料，故需要電壓LMR，相較於Upper編程執行前，Upper編程執行後讀取動作之頻率更高。因電壓LMR與電壓BR之兩次讀取之頻率較高，故按序連續施加電壓LMR、電壓BR，可減少非選擇字元線WL之放電及未圖示之感測放大器之Reset時間從而實現高速化。另，亦可採用未連續施加之圖22B之方式。

又，如圖21C及圖23C所示，動作選項B中MLC-Upper資料及hSLC資料之讀取時之動作波形係與MLC-Upper資料之讀取時之動作波形相同。

<編程順序之例>

其次，使用圖24及圖25，說明第4實施形態之編程順序。

圖24係為便於理解指令順序，而顯示指令順序所使用之記號、及記號之意義之表。

圖25係顯示hSLC資料之編程時之指令順序、與其內部動作波形之圖。此處，就對平面0、區塊BLKX、及選擇字元線WLn進行hSLC資料編程之例進行說明。另，本圖所示之R/B係表示記憶體控制器20、與BiCS快閃記憶體10間之信號線之就緒/忙碌者。

如圖25所示，對hSLC資料進行編程之情形時，記憶體控制器20對BiCS快閃記憶體10發行xxh指令與80h指令。接著，記憶體控制器20對BiCS快閃記憶體10發行特定之指令或位址、及寫入資料等。

如圖25所示，BiCS快閃記憶體10係當自記憶體控制器20輸入 hSLC資料之編程指令時，對記憶體胞陣列11進行編程動作。

如圖25所示，於第1次(LOOP#=1)編程時對選擇字元線WLn施加電壓VPGM，且對其他非選擇字元線WLother施加如上述之各種電壓Vxxxx(VPGM>Vxxxx)。另，電壓VPGM可以參數F_VPGMHSLC設定。

接著，為判定是否正常進行編程而進行第1次驗證動作。在驗證動作時，對選擇字元線WLn施加電壓HSLCV，且對非選擇字元線WL(n+1)、WL(n-1)施加電壓VREADK(VREADK>HSLCV)，並對其他非選擇字元線WLother施加電壓VREAD(VREADK>VREAD>HSLCV)。另，電壓HSLCV可以參數F_VCG_HSLCV設定。

此處，藉由第1次編程動作，編程未結束之情形時，進行第2次編程動作。

在第2次(LOOP#=2)編程時，對選擇字元線WLn施加相較於第1次編程動作時之電壓VPGM更高之電壓VPGM，且對其他非選擇字元線WLother施加如上所述之多種電壓Vxxxx(VPGM>Vxxxx)。另，本次編程動作時之電壓VPGM自上一次編程動作時之電壓VPGM之上升幅度可以參數F_DVPGHSLC設定。

接著，與第1次驗證動作時相同，為判定是否正常進行編程，進行第2次驗證動作。

如圖25所示，在即使進行編程動作直至最大次數(LOOP#=MAX)驗證仍未變為OK之情形時，於BiCS快閃記憶體10之未圖示之狀態暫存器設定失敗而結束編程動作。另，迴路次數可以參數F_NLP_HSLC設定。

<讀取順序之例>

其次，使用圖26說明第4實施形態之讀取順序。

圖26係顯示hSLC資料之讀取時之指令順序與編程時之動作波形之圖。此處，就同時讀取保持於平面0、區塊BLKx、及選擇字元線WLn之hSLC資料、及保持於平面1、區塊BLKy、及選擇字元線WLm之MLC-Upper資料之例進行說明。如此般，將同時對不同平面進行之讀取動作稱為多平面讀取等。該多平面讀取與上述之並行存取意義相同。另，本圖所示之R/B係表示記憶體控制器20、與BiCS快閃記憶體10間之信號線之就緒/忙碌者。

如圖26所示，在讀取hSLC資料之情形時，記憶體控制器20對BiCS快閃記憶體10發行xxh指令、及00h指令。繼而，記憶體控制器20對BiCS快閃記憶體10發行特定之指令或位址等。進而，記憶體控制器20為讀取MLC-Upper資料，而對BiCS快閃記憶體10發行00h指令。繼而，記憶體控制器20對BiCS快閃記憶體10發行特定之指令或位址等。

如圖26所示，BiCS快閃記憶體10當自記憶體控制器20輸入各指令時，自記憶體胞陣列11進行讀取動作。

在平面0、區塊BLKx、頁面hSLC中，對選擇字元線WLn施加電壓AR，此後，對選擇字元線WLn施加電壓CR(CR>AR)，且對非選擇字元線WL(n+1)、WL(n-1)施加電壓VREADK(VREADK>CR>AR)，並對其他非選擇字元線WLother施加電壓VREAD(VREADK>VREAD>CR>AR)。另，藉由對選擇字元線WL施加電壓AR，而讀取hSLC資料。

在平面1、區塊BLKy、頁面MLC-Upper中，對選擇字元線WLm施加電壓AR，此後，對選擇字元線WLn施加電壓CR(CR>AR)，且對非選擇字元線WL(m+1)、WL(m-1)施加電壓VREADK(VREADK>CR>AR)，並對其他非選擇字元線WLother施加電壓VREAD(VREADK>VREAD>CR>AR)。

另，對平面0及平面1之存取可使用第1實施形態所說明之BiCS快閃記憶體10同時進行存取。

如此，可連續讀取hSLC資料與MLC-Upper資料。

<資料輸出順序之具體例>

其次，使用圖27及圖28，概略性說明讀取順序及資料輸出順序之具體例。圖27係顯示資料輸出順序之具體例。圖28係顯示多平面存取時所使用之位址例。另，本圖所示之R/B係表示記憶體控制器20、與BiCS快閃記憶體10間之信號線之就緒/忙碌者。

如圖27所示，將平面0所保持之hSLC資料進行資料輸出之情形時，記憶體控制器20對BiCS快閃記憶體10發行00h指令。繼而，記憶體控制器20對BiCS快閃記憶體10發行位址C1、C2、R1、R2、R3、及指令E0h。藉此，自BiCS快閃記憶體10輸出hSLC資料(R-Data)。

如圖27所示，將平面1所保持之MLC資料進行資料輸出之情形時，記憶體控制器20對BiCS快閃記憶體10發行00h指令。繼而，記憶體控制器20對BiCS快閃記憶體10發行位址C1、C2、R1、R2、R3、及指令E0h。藉此，自BiCS快閃記憶體10輸出MLC資料(R-Data)。

如圖28所示，於本實施形態中，作為一例，快閃記憶體上之物理位址係以8位元×5週期之位址表現。

例如，於本實施例中，R1-1至R1-5之位元係在表示字元線WL之序號時使用，R2-3至R2-4之位元係在表示平面序號之情形時使用。

於本申請案中，在對hSLC資料與MLC資料進行多平面存取之情形時，存在hSLC資料之字元線WL序號及平面序號、與MLC資料之字元線WL序號及平面序號不同之可能性。

<第4實施形態之作用效果>

根據上述第4實施形態，使用MLC資料或SLC資料作為使用者資料，且使用hSLC資料或SLC資料作為元資料。接著，可在對某平面進行通常之讀取(SLC、MLC-Lower/Upper資料)同時，於其他平面讀取 hSLC資料(元資料)。

例如，不論是SLC、MLC-Lower/Upper資料之何者之讀取，只要是儲存於與進行該讀取之平面不同之平面內之hSLC資料，則可與SLC、MLC-Lower/Upper資料之任一者之讀取動作同時，進行hSLC資料之讀取動作。

又，若為MLC-Lower/Upper資料、或SLC資料、或hSLC資料彼此，則可在多平面動作中於各個平面選擇不同字元線WL。

如上所述，藉由同時並行存取複數個平面，可不逐次進行資料存取，藉此可提高處理能力，可改善NAND系統之性能。

(第5實施形態)

其次，說明第5實施形態。於第5實施形態中，就虛設字元線附近之讀取動作進行說明。另，於第5實施形態中，對具有與上述各實施形態大致相同之功能及構成之構成要件，標註相同符號，且僅於必要之情形時進行重複說明。

使用圖29A及圖29B，說明選擇字元線WL於虛設字元線WLD附近時之讀取動作。圖29A係顯示讀取動作時，選擇字元線WL於虛設字元線WLD附近之情形之區信號ZONE<3：0>、模式信號MODE<1：0>、CGDDTSW信號、CGDDBSW信號、CGDSTSW信號、及CGDSBSW信號之圖。圖29B係顯示使用於各字元線WL之CG驅動器之種類、及施加於字元線WL之電壓之圖。另，此處為簡化，而著眼於平面0、平面1，說明自平面1讀取hSLC資料之情形。

如圖29A及圖29B所示，於平面0中，選擇字元線WL為例如鄰接於虛設字元線WLDDT之字元線WL31之情形時，區信號ZONE<3：0>為“111”，模式信號MODE<1：0>為“10”，CGDDTSW信號為“0”，CGDDBSW信號為“0”，CGDSTSW信號為“1”，CGDSBSW信號為“0”。

對選擇字元線WL31，藉由CGNB<3>驅動器施加電壓VCGRV，且對非選擇字元線WL30，藉由CGNB<2>驅動器施加電壓VREADK(VREADK>VCGRV)。接著，對虛設選擇字元線WLDDT，藉由CGDDT驅動器施加電壓VREADK(VREADK>VCGRV)。

如圖29A及圖29B所示，在平面1中，選擇字元線WL為例如鄰接於虛設字元線WLDSB之字元線WL15之情形時，區信號ZONE<3：0>為“011”，模式信號MODE<1：0>為“11”，CGDDTSW信號為“1”，CGDDBSW信號為“0”，CGDSTSW信號為“1”，CGDSBSW信號為“1”。

對選擇字元線WL15，藉由CGND<3>驅動器施加電壓VCGRV，且對非選擇字元線WL14，藉由CGND<2>驅動器施加電壓VREADK(VREADK>VCGRV)。接著，對虛設選擇字元線WLDSB，藉由CGDST驅動器施加電壓VREADK(VREADK>VCGRV)。

(第6實施形態)

其次，說明第6實施形態。於第6實施形態中，就與第1實施形態所說明之CG驅動器及電源供應器不同之CG驅動器及電源供應器進行說明。另，於第6實施形態中，對具有與上述各實施形態大致相同功能及構成之構成要件標註相同符號，且僅於必要之情形進行重複說明。

如圖30所示，第6實施形態之電源供應器161及CG驅動器162係將電源分為平面A用及平面B用。如圖30所示，第6實施形態之CG驅動器162具備VCGSEL電路162a、CGN驅動器162b、162d(總計16台)、CGD驅動器162c(總計4台)、CGBG驅動器162c、CGU驅動器162e、VCGSEL2電路162f、CGD驅動器162g(總計4台)、CGBG驅動器162g、及CGU驅動器162h。

VCGSEL電路162a根據來自控制電路15之控制信號，輸出電壓 VPGM或VCGRVA作為電壓VCGSEL_AB。

CGN驅動器162b、CGD驅動器162c、及CGBG驅動器162c根據來自控制電路15之控制信號，將電壓VCGSEL_AB、VUSEL1A、VUSEL2A、及VSS之任一者之電壓輸出於平面A。

CGU驅動器162e根據來自控制電路15之控制信號，將電壓VUSEL1A、VUSEL2A、及VSS之任一者之電壓輸出於平面A。

VCGSEL2電路162f根據來自控制電路15之控制信號，輸出電壓VPGM、VCGRVA、及VCGRVB作為電壓VCGSEL_CD。又，VCGSEL2電路162f根據來自控制電路15之控制信號，輸出電壓VUSEL1A、及VUSEL1B作為電壓VUSEL1_CD。又，VCGSEL2電路162f根據來自控制電路15之控制信號，輸出電壓VUSEL2A、及VUSEL2B作為電壓VUSEL2_CD。

CGN驅動器162d、CGD驅動器162g、及CGBG驅動器162g根據來自控制電路15之控制信號，將電壓VCGSEL_CD、VUSEL1_CD、VUSEL2_CD、及VSS之任一者之電壓輸出於平面B。

CGU驅動器162h根據來自控制電路15之控制信號，將電壓VUSEL1_CD、VUSEL2_CD、及VSS之任一者之電壓輸出於平面B。電壓VCELSRCA及VCPWELLA連接於平面A之記憶體胞陣列11。電壓VCELSRCB及VCPWELLB連接於平面B之記憶體胞陣列11。另，平面A及平面B可為任意平面。

<第6實施形態之作用效果>

根據上述第6實施形態，與第1實施形態之電源供應器161比較，第6實施形態之電源供應器161具有兩個用於兩個平面之電壓系統，進而成可同時對兩個平面施加電壓之CG驅動器構成。因此，例如可同時讀取上述之MLC資料、及hSLC資料、或SLC及hSLC資料。

(第7實施形態)

其次，說明第7實施形態。於第7實施形態中，與第1實施形態所說明之記憶體胞陣列11不同之記憶體胞陣列進行說明。另，於第7實施形態中，對具有與上述各實施形態大致相同之功能及構成標註相同符號，且僅於必要之情形進行重複說明。

<串單元STU之構成>

在BiCS快閃記憶體中，構成通道之柱狀半導體形成於縱橫比較大之開口部內。隨著BiCS快閃記憶體之微細化發展，要求縮短開口部間之間距(距離)，而研究有將開口部配置成鋸齒狀之構成。

圖31~圖34顯示第7實施形態之構成。第7實施形態係與第1至第5實施形態串單元之構成不同。

圖31顯示構成記憶體胞陣列之複數個區塊Bk-1、Bk、Bk+1。複數個區塊Bk-1、Bk、Bk+1係沿複數條位元線BL配置。複數個區塊Bk-1、Bk、Bk+1之各者具有於位元線方向上配置之複數個串單元STU。各串單元STU係由例如3條選擇閘極線、及3個字元線群構成。

又，於各區塊彼此間，配置有虛設串D。因複數個區塊Bk-1、Bk、Bk+1之各者為相同構成，故使用區塊Bk說明串單元STU之構成。

如圖31、及圖32所示，於本實施形態中，串單元STU係藉由於字元線方向上複數個配置2個NAND串予以構成。2個NAND串係藉由共有作為汲極側選擇閘極線SGD之第1、第3選擇閘極線D1、D2、作為位於該等第1、第3選擇閘極線D1、D2間之源極側選擇閘極線SGS之第2選擇閘極線S2、包含與第1、第3選擇閘極線D1、D2對應配置之複數條字元線WL之字元線群WLG1、WLG3、及包含與第2選擇閘極線S2對應配置之複數條字元線WL之字元線群WLG2而構成。

即，第1、第3選擇閘極線D1、D2、第2選擇閘極線S2、與第1、第3選擇閘極線D1、D2對應配置之字元線群WLG1、WLG3、及與第2選擇閘極線S2對應配置之字元線群WLG2係分別由2個U字型半導體SC所共有。2個U字型半導體SC係由第1至第4半導體CL1~CL4與連結部JP構成。

其次，具體說明串單元STU之構成。字元線群WLG1、WLG2、WLG3係分別於半導體基板Ba之上方積層複數條字元線WL而構成。第1、第2、第3字元線群WLG1、WLG2、WLG3、及第1、第2、第3選擇閘極線D1、S2、D2係朝與位元線BL正交之方向配置。

於第1選擇閘極線D1與字元線群WLG1貫通有柱狀之第1半導體CL1。第1半導體CL1之一端連接於位元線BL1。

於第2選擇閘極線S2與字元線群WLG2貫通有柱狀之第2半導體CL2。該第2半導體CL2係如圖33所示，在字元線方向上，配置於與第1半導體CL1相同之位置。第2半導體CL2之一端連接於源極線SL。第2半導體CL2之另一端經由形成於半導體基板Ba內之連結部JP，電性連接於第1半導體CL1之另一端。

於第2選擇閘極線S2與字元線群WLG2貫通有柱狀之第3半導體CL3。該第3半導體CL3係如圖33所示，配置於相對第2半導體CL2於字元線方向上偏離之位置。第3半導體CL3之一端連接於源極線SL。

於第3選擇閘極線D2與字元線群WLG3貫通有柱狀之第4半導體CL4。該第4半導體CL4係如圖33所示，在字元線方向上，配置於與第3半導體CL3相同之位置。第4半導體CL4之一端連接於位元線B2。第4半導體CL4之另一端經由形成於半導體基板Ba內之連結部JP，電性連接於第3半導體CL3之另一端。

於上述第1、第2、第3、第4半導體CL1~CL4、與第1、第2、第3選擇閘極線D1、S2、D2之交點位置形成選擇電晶體，且於第1、第2、第3、第4半導體CL1~CL4、與字元線群WLG1、WLG2、WLG3之交點位置形成記憶體胞。

各串單元構成邏輯區塊，且藉由第1邏輯區塊位址予以管理。另，亦可以半邏輯區塊構成包含1條源極線之一半之串單元，且將半邏輯區塊定義為第2邏輯區塊位址。

另，邏輯區塊之構成並非限定於上述各實施形態之構成。邏輯區塊亦可以圖34所示之方式設定。圖34顯示有連接於未圖示之1條位元線之複數個串單元。因此，實際上於垂直紙面之方向上配置有共有各字元線之未圖示之複數個記憶體胞。

於圖34中，在串聯連接有各串單元之複數個記憶體胞中，鄰接之例如6個記憶體胞構成字元線組WLG1~WLGp、WLGp+1~WLG2p。各串單元之共通之字元線組WLG1~WLGp、WLGp+1~WLG2p分別構成邏輯區塊。因此，該例之情形時，存在2p個邏輯區塊。圖34係代表性顯示由字元線組WLG1構成之邏輯區塊。

<第7實施形態之作用效果>

根據上述第7實施形態，在使用第7實施形態之BiCS快閃記憶體之記憶體裝置時，亦可獲得與上述各實施形態相同之效果。

(第8實施形態)

其次，說明第8實施形態之非揮發性半導體記憶裝置。於第8實施形態中，就將以碳作為主成分之膜應用於平面型之所謂浮動閘極型之NAND快閃記憶體之電荷累積層之例進行說明。另，於第8實施形態中，對具有與上述各實施形態大致相同之功能及構成之構成要件標註相同符號，且僅於必要之情形進行重複說明。

<NAND型快閃記憶體之整體構成>

使用圖35概略性說明第8實施形態之NAND型快閃記憶體300之構成。圖35係模式性顯示第8實施形態之NAND型快閃記憶體300之基本構成之區塊圖。

如圖35所示，NAND型快閃記憶體300具備記憶體胞陣列71、行解碼器72、資料輸出入緩衝器73、資料輸出入端子74、列解碼器75、控制電路76、控制信號輸入端子77、源極線控制電路78、井控制電路79、及平面開關80。

記憶體胞陣列71包含複數條位元線BL、複數條字元線WL、及源極線SL。該記憶體胞陣列71係以將可電性重寫之記憶體胞電晶體(亦簡稱為記憶體胞等)MT配置成矩陣狀之複數個區塊BLK構成。記憶體胞電晶體MT係例如具有包含控制閘極電極及電荷累積層(例如浮動閘極電極)之積層閘極，且根據由注入於浮動閘極電極之電荷量決定之電晶體之臨限值之變化，記憶二值或多值資料。又，記憶體胞電晶體MT亦可為具有於氮化膜捕集電子之MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金屬氧化氮氧化矽)構造者。

行解碼器72具有感測放大記憶體胞陣列71內之位元線BL之電壓之感測放大器(未圖示)、及鎖存用於進行寫入之資料之資料記憶電路(未圖示)等。行解碼器72經由位元線BL讀取記憶體胞陣列71中之記憶體胞電晶體MT之資料，或經由位元線BL檢測該記憶體胞電晶體MT之狀態，或經由位元線BL於該記憶體胞電晶體MT施加寫入控制電壓且對該記憶體胞電晶體MT進行寫入。

又，行解碼器72選擇行解碼器72內之資料記憶電路，且將讀取於該資料記憶電路之記憶體胞電晶體MT之資料經由資料輸出入緩衝器73自資料輸出入端子74朝外部(主機)輸出。

資料輸出入緩衝器73自資料輸出入端子74接收資料，且記憶於由行解碼器72所選擇之該資料記憶電路。又，資料輸出入緩衝器73經由資料輸出入端子74朝外部輸出資料。

資料輸出入端子74除寫入資料外，接收寫入、讀取、抹除、及狀態讀取等之各種指令、位址。

列解碼器75在資料之讀取動作、寫入動作、或抹除動作時，選擇任一區塊BLK，且將剩餘區塊BLK設為非選擇。即，列解碼器75對記憶體胞陣列71之字元線WL及選擇閘極線VSGS、VSGD施加讀取動作、寫入動作、或抹除動作中必要之電壓。

源極線控制電路78連接於記憶體胞陣列71。源極線控制電路78控制源極線SL之電壓。

井控制電路79連接於記憶體胞陣列71。該井控制電路79係控制予以形成記憶體胞電晶體MT之半導體基板(井)之電壓。

控制電路76控制記憶體胞陣列71、行解碼器72、資料輸出入緩衝器73、列解碼器75、源極線控制電路78、及井控制電路79。於控制電路76包含有例如進行電源電壓之升壓之電壓產生電路76-1。控制電路76根據需要藉由電壓產生電路76-1將電源電壓升壓，且將升壓之電壓施加於行解碼器72、資料輸出入緩衝器73、列解碼器75、及源極線控制電路78。

控制電路76根據自外部經由控制信號輸入端子77輸入之控制信號(指令鎖存器啟用信號CLE、位址鎖存器啟用信號ALE、就緒/忙碌信號RY/BY等)、及自資料輸出入端子74經由資料輸出入緩衝器73輸入之指令進行控制動作。即，控制電路76根據該控制信號及指令，於資料之編程、驗證、讀取、抹除時，產生期望之電壓，且供給於記憶體胞陣列71之各部。

平面開關80連接於控制電路76、電壓產生電路76-1。平面開關80基於來自控制電路76等之信號，切換來自電壓產生電路76-1之電壓之輸出目標。

另，記憶體胞陣列71之構成揭示於美國專利申請案第12/397,711號(2009年3月3日申請)、美國專利申請案第13/451,185號(2012年4月19日申請)、美國專利申請案第12/405,626號(2009年3月17日申請)、美國專利申請案第09/956,986號(2001年9月21日申請)等。本申請案包含該等美國專利申請案之全部內容。

<第8實施形態之驅動器之構成>

圖36係用於概略性顯示第8實施形態之CG驅動器、與平面開關之關係之方塊圖。

於圖36中，為簡化，就記憶體胞陣列71具有兩個平面之情形進行說明。且，於本實施形態中，說明1個平面具有4區塊之情形。

如圖36所示，電壓產生電路76-1具備電源供應器761、CG驅動器762、及SG驅動器763。電源供應器761對CG驅動器762、SG驅動器763、及其他電路供給電力。

如圖37所示，第6實施形態之CG驅動器762具備VCGSEL電路762a、CGN驅動器762b、762d(總計16台)、CGD驅動器762c(總計2台)、及CGU驅動器762e。

VCGSEL電路762a根據來自控制電路76之控制信號，輸出電壓VPGM或VCGRV作為電壓VCGSEL。

CGN驅動器762b、762d、及CGD驅動器762c根據來自控制電路76之控制信號，輸出電壓VCGSEL、VUSEL1、VUSEL2、及VSS之任一者之電壓。

CGU驅動器762e根據來自控制電路76之控制信號，輸出電壓VUSEL1、VUSEL2、及VSS之任一者之電壓。電壓VCELSRC及VCPWELL連接於記憶體胞陣列71。

CGN驅動器以1條為單位驅動儲存資料之字元線WL(亦稱為DataWL)。又，CGN驅動器各自具備具有4個驅動器之CGNA驅動器、CGNB驅動器、CGNC驅動器、及CGND驅動器。CGD驅動器以1條為單位驅動未儲存資料之字元線WL(亦稱為DummyWL)。DummyWL為光微影餘裕與確保DataWL之胞特性而於每一代根據需要準備0條以上。CGD驅動器具備CGDD驅動器、CGDS驅動器。CGDD選擇輸出例如電壓VREADK。又，CGDS選擇輸出VREAD。CGU驅動器係可選擇之電壓較少但具有驅動力之驅動器。在與記憶體相關之Program/Read動作時，距離選擇字元線WL較遠之字元線WL只要一律以相同電位驅動即可。在此種情形中，使用CGU驅動器。

又，SG驅動器763係對記憶體胞陣列71之選擇閘極等供給電力之驅動器。

平面開關80於記憶體胞陣列71之每個平面，設置有平面開關CGSW、及平面開關SGSW。更具體而言，平面開關80對應於平面<0>，具備平面開關CGSW801a、及平面開關SGSW801b，且對應於平面<1>，具備平面開關CGSW802a、及平面開關SGSW802b。

平面開關CGSW801a自控制電路76接收區信號ZONE_P0<3：0>、模式信號MODE_P0<1：0>、及CGD＊SW_P0。又，平面開關CGSW801a自CG驅動器762接收CGNA<3：0>、CGNB<3：0>、CGNC<3：0>、CGND<3：0>、CGDD、CGDS及CGU。且，平面開關CGSW801a基於來自控制電路76之信號，將來自CG驅動器762之信號供給於列解碼器75。又，平面開關SGSW801b基於來自控制電路76之信號，將自SG驅動器763接收之SGS信號及SGD信號供給於列解碼器75。

列解碼器75於每個平面設置有列解碼器。更具體而言，列解碼器75具備與平面<0>對應之列解碼器751、及與平面<1>對應之列解碼器752。

列解碼器751自控制電路76接收信號BLKADD_P0<1：0>、及信號RDEC_P0。又，列解碼器751自平面開關CGSW801a接收CGI<31：0>、CGDDI、CGDSI。再者，列解碼器751自平面開關SGSW801b接收SGSI、SGDI、USGSI、及USGDI。列解碼器751基於接收信號，而將信號供給於平面<0>。又，列解碼器752與列解碼器751相同地進行動作。

<平面開關CGSW之CGD相關之開關之構成>

其次，使用圖38概略性說明第8實施形態之平面開關CGSW之CGD相關之開關之構成。

例如，於第8實施形態中，平面開關CGSW801a具備開關80a、80b、80c、及80d。

對開關80a之電壓路徑之一端輸入CGDD，電壓路徑之另一端連接於信號線CGDDI，且對閘極輸入來自控制電路76之信號。

對開關80b之電壓路徑之一端輸入CGDS，電壓路徑之另一端連接於信號線CGDDI，且對閘極輸入來自控制電路76之信號。

對開關80c之電壓路徑之一端輸入CGDD，電壓路徑之另一端連接於信號線CGDSI，且對閘極輸入來自控制電路76之信號。

對開關80d之電壓路徑之一端輸入CGDS，電壓路徑之另一端連接於信號線CGDSI，且對閘極輸入來自控制電路76之信號。

另，本實施形態之平面開關CGSW之CGN相關之開關之構成因與第1實施形態所說明之平面開關CGSW之CGN相關之開關之構成相同，故省略說明。

<CG映射之例>

使用圖39~圖41，概略性說明第8實施形態之CG映射。圖39係顯示第8實施形態之半導體記憶裝置之編程動作時之CG映射之圖。圖40係顯示第8實施形態之半導體記憶裝置之讀取動作時之CG映射之圖。圖41係顯示第8實施形態之半導體記憶裝置之抹除動作時之CG映射之圖。在圖39~圖41中，縱軸表示CG驅動器對字元線WL之分配，橫軸表示選擇字元線WL。

另，於第8實施形態中，於讀取動作以外，CGDD驅動器始終對字元線WLDD施加專用電壓，CGDS驅動器始終對字元線WLDS施加專用電壓。

<編程動作時之CG映射之例>

首先，說明編程動作時之CG映射。如圖39所示，根據所選擇之字元線WL，適當切換對字元線WL施加電壓之CG驅動器。

圖39之橫軸所示之區係自控制電路指示於各DataWL連接CGN驅動器之任一者或CGU驅動器之資訊。例如，自主機2輸入對記憶體控制器20進行存取之平面及頁面位址。因此，藉由自記憶體控制器20輸入對NAND型快閃記憶體300進行存取之平面及頁面位址，記憶體裝置內控制電路76係藉由對該平面之平面開關電路80發送ZONE<3：0>而決定。具體而言，在對字元線WLDS、WL0~WL9進行編程時，對字元線WL0~3自CGNA驅動器施加期望之電壓，同樣對字元線WL4~7自CGNB驅動器施加期望之電壓，對字元線WL8~11自CGNC驅動器施加期望之電壓，對字元線WL12~15自CGND驅動器施加期望之電壓，對字元線WL16~31自CGU驅動器施加期望之電壓。

與此相對，在對字元線WL10~WL13進行編程時，以將CGNA驅動器連接於字元線WL16~19，且將CGU連接於字元線WL0~3之方式進行切換。進行以進行編程之字元線WL預先決定之連接，該連接之組合為區PZ0~PZ4之5種。

如第1實施形態所說明，將該區PZ0~PZ4之各者稱為編程時之區。

於本實施形態中，藉由使用合計16台CGN驅動器，可相對編程時之選擇字元線WLi(i：0~31)由CGN驅動器高精度地控制非選擇字元線WL(i+1)~非選擇字元線WL(i+6)(參照圖中D6)、或非選擇字元線WL(i-1)~非選擇字元線WL(i-6)(參照圖中S6)之電壓。

<讀取動作時之CG映射之例>

其次，說明讀取動作時之CG映射。

NAND型半導體記憶裝置之讀取時，只要對選擇字元線WLi施加讀取電壓，對非選擇字元線WL(i±1)之字元線WL施加電壓VREADK，且對其他字元線WL施加被稱為電壓VREAD之電壓即可，必須控制之字元線WL之範圍相較於編程時變窄，從而可減少必要之CGN驅動器之台數。

如圖40所示，根據所選擇之字元線WL，適當切換對各字元線WL施加電壓之CG驅動器。

如圖40之橫軸所示，設定有讀取時之區RZ0~RZ6。

具體而言，對字元線WLDS、WL0~WL5進行讀取時，對字元線WL0~3以CGNA驅動器或CGNC驅動器施加期望之電壓，同樣，對字元線WL4~7以CGNB驅動器或CGND驅動器施加期望之電壓，且對字元線WL8~31以CGU驅動器施加期望之電壓。與此相對，對字元線WL6~WL9進行讀取時，以將CGNA驅動器或CGNC驅動器連接於字元線WL8~11，且將CGU驅動器連接於字元線WL0~3之方式產生切換。進行以進行讀取之字元線WL預先決定之連接，該連接之組合為區RZ0~RZ6之7種。將該區RZ0~RZ6之各者稱為讀取時之區。

選擇區RZ0之情形時，區信號成為“000”，選擇區RZ1之情形時，區信號成為“001”。選擇區RZ2之情形時，區信號成為“010”，選擇區RZ3之情形時，區信號成為“011”。選擇區RZ4之情形時，區信號成為“100”，選擇區RZ5之情形時，區信號成為“101”。且，選擇區RZ6之情形時，區信號成為“110”。

如此，於本實施形態中，至少可藉由CGN驅動器相對選擇字元線WLi(i：0~31)切換非選擇字元線WL(i+1)(參照圖中D1)、或非選擇字元線WL(i-1)(參照圖中S1)之電壓，且藉由以CGNA及CGNB、CGNC及CGND分配用於不同平面之字元線WL施加，可於多平面讀取時自由指定兩種字元線WL。因可以具有例如16台CGN驅動器之NAND型半導體記憶裝置於多平面讀取時選擇兩種字元線WL，故將驅動器分為4組，2組分配用於選擇1條字元線WL，剩餘2組分配用於選擇另1條字元線WL。

<抹除動作時之CG映射之例>

其次，說明抹除動作時之CG映射。

如圖41所示，在抹除動作時，CGNA驅動器將電壓施加至字元線WL0~WL3、WL16~WL19，CGNB驅動器將電壓施加至字元線WL4~WL7、WL20~WL23。又，CGNC驅動器將電壓施加至字元線WL8~WL11、WL24~WL27，CGND驅動器將電壓施加至字元線WL12~WL15、WL28~WL31。另，因本實施形態與抹除動作無關，故省略詳細說明。

<CG之連接表格>

其次，使用圖42A及圖42B，說明CG之連接表格。圖42A顯示對抹除動作、編程動作、讀取動作時之區信號，自CGN/CGU驅動器對CGI之連接關係。圖42B顯示自CGD驅動器對CGD＊I之連接關係。

如圖42A所示，抹除時，模式信號MODE<1：0>成為“00”，編程時，模式信號MODE<1：0>成為“01”。讀取時(Read-A)，模式信號MODE<1：0>成為“10”，讀取時(Read-B)，模式信號MODE<1：0>成為“11”。圖中之讀取時(Read-A)與讀取時(Read-B)雖然讀取動作本身實質上不變，但所使用之CG驅動器各不相同。

如圖42B所示，CGDDSW為“0”之情形時，CGDDI輸出為CGDD驅動器之輸出，CGDDSW為“1”之情形時，CGDDI輸出為CGDS驅動器之輸出。又，CGDDSSW為“0”之情形時，CGDSI輸出為CGDS驅動器之輸出，CGDDSSW為“1”之情形時，CGDSI輸出為CGDD驅動器之輸出。

<第8實施形態之作用效果>

根據上述之第8實施形態，於使用平面之NAND快閃記憶體之記憶體裝置中，亦可獲得與上述各實施形態相同之效果。

(第9實施形態)

其次，說明第9實施形態。於第9實施形態中，就第8實施形態所說明之NAND型快閃記憶體300之虛設字元線附近之讀取動作進行說明。另，於第9實施形態中，對具有與上述之第8實施形態大致相同之功能及構成之構成要件標註相同符號，且僅於必要之情形進行重複說明。

使用圖43A及圖43B，說明選擇字元線WL於虛設字元線WLD附近時之讀取動作、及選擇字元線WL未於虛設字元線WLD附近之情形之讀取動作。圖43A係顯示讀取動作時，選擇字元線WL於虛設字元線WLD附近之情形之區信號ZONE<3：0>、模式信號MODE<1：0>、CGDDSW信號、及CGDDSSW信號之圖。圖43B係顯示使用於各字元線WL之CG驅動器之種類、及施加於字元線WL之電壓之圖。另，此處為簡化，而著眼於平面0、平面1，就自平面1讀取hSLC資料之情形進行說明。

如圖43A及圖43B所示，於平面0中，選擇字元線WL為例如鄰接於虛設字元線WLDD之字元線WL31之情形時，區信號ZONE<3：0>為“110”，模式信號MODE<1：0>為“10”，CGDDSW信號為“0”，CGDSSW信號為“0”。

對選擇字元線WL31，藉由CGNB<3>驅動器施加電壓VCGRV，對非選擇字元線WL30，藉由CGNB<2>驅動器施加電壓VREADK(VREADK>VCGRV)。接著，對虛設選擇字元線WLDD，藉由CGDD驅動器施加電壓VREADK(VREADK>VCGRV)。

如圖43A及圖43B所示，在平面1中，選擇字元線WL為例如不鄰接於虛設字元線WLD之字元線WL15之情形時，區信號ZONE<3：0>為“011”，模式信號MODE<1：0>為“11”，CGDDSW信號為“1”，CGDSSW信號為“0”。

對選擇字元線WL15，藉由CGND<3>驅動器施加電壓VCGRV，對非選擇字元線WL14、WL16，藉由CGND驅動器施加電壓VREADK(VREADK>VCGRV)。

(第10實施形態)

其次，說明第10實施形態。於第10實施形態中，就與第9實施形態所說明之CG驅動器及電源供應器不同之CG驅動器及電源供應器進行說明。另，於第10實施形態中，對具有與上述之各實施形態大致相同之功能及構成之構成要件標註相同符號，且僅於必要之情形進行重複說明。

如圖44所示，第10實施形態之電源供應器761及CG驅動器762係將電源分為平面A用及平面B用。如圖44所示，第10實施形態之CG驅動器762具備VCGSEL電路762a、CGN驅動器762b、762d(總計16台)、CGD驅動器762c(總計2台)、CGU驅動器762e、VCGSEL2電路762f、CGD驅動器762g(總計2台)、及CGU驅動器762h。

VCGSEL電路762a根據來自控制電路15之控制信號，輸出電壓VPGM或VCGRVA作為電壓VCGSEL_AB。

CGN驅動器762b、及CGD驅動器762c根據來自控制電路76之控制信號，將電壓VCGSEL_AB、VUSEL1A、VUSEL2A、及VSS之任一電壓輸出於平面A。

CGU驅動器762e根據來自控制電路76之控制信號，將電壓VUSEL1A、VUSEL2A、及VSS之任一電壓輸出於平面A。

VCGSEL2電路762f根據來自控制電路76之控制信號，輸出電壓VPGM、VCGRVA、及VCGRVB作為電壓VCGSEL_CD。又， VCGSEL2電路762f根據來自控制電路76之控制信號，輸出電壓VUSEL1A、及VUSEL1B作為電壓VUSEL1_CD。又，VCGSEL2電路762f根據來自控制電路76之控制信號，輸出電壓VUSEL2A、及VUSEL2B作為電壓VUSEL2_CD。

CGN驅動器762d、及CGD驅動器762g根據來自控制電路76之控制信號，將電壓VCGSEL_CD、VUSEL1_CD、VUSEL2_CD、及VSS之任一電壓輸出於平面B。

CGU驅動器762h根據來自控制電路76之控制信號，將電壓VUSEL1_CD、VUSEL2_CD、及VSS之任一電壓輸出於平面B。電壓VCELSRCA及VCPWELLA連接於平面A之記憶體胞陣列71。電壓VCELSRCB及VCPWELLB連接於平面B之記憶體胞陣列71。另，平面A及平面B亦可為任意平面。

<第10實施形態之作用效果>

根據上述第10實施形態，與第9實施形態之電源供應器761比較，第10實施形態之電源供應器761具有兩個電壓系統用於兩個平面，進而採用可同時對兩個平面施加電壓之CG驅動器構成。因此，可同時讀取例如上述之MLC資料、及hSLC資料、或SLC及hSLC資料。

(變化例等)

另，第1~8實施形態可進行多種組合。

又，於上述各實施形態中，雖然CGN驅動器係設置有CGNA<3：0>、CGNB<3：0>、CGNC<3：0>、及CGNC<3：0>之16個，但未必限定於此。如上述各實施形態所說明，只要有可調整施加於選擇字元線WL附近之非選擇字元線WL之電壓之CGN驅動器即可。又，於上述之各實施形態中，雖然顯示CG映射，但僅為一例，若依據上述各實施形態之主旨，則亦可藉由CGN驅動器之個數之增減等，適當變更CG映射。

又，於上述之第2、第3實施形態中，雖然使用BiCS快閃記憶體進行說明，但具有平面NAND快閃記憶體之情形亦可獲得相同效果。

又，於上述各實施形態中，雖然說明2值或4值之記憶體胞，但不限定於此，可適當變更。

又，上述各實施形態所說明之區之範圍僅為一例，區之範圍可適當變更。

又，於上述各實施形態中，雖然說明使用hSLC模式之編程方法等，但不必限定於此，亦可代替hSLC模式而使用SLC模式。

又，於上述各實施形態中，雖然說明記憶體胞陣列11具有平面<0>、平面<1>之情形，但不限定於此，記憶體胞陣列11亦可保持特定數量之平面。

以上，雖然已說明本發明之實施形態，但本發明並非限定於上述實施形態，在不脫離其主旨之範圍內可進行多種變化而實施。再者，上述實施形態中包含多種階段之發明，藉由適當組合所揭示之構成要件，可擷取多種發明。例如，若為自所揭示之構成要件中削除數個構成要件，仍可獲得特定效果者，則亦可擷取為發明。