JPH02171984A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02171984A JPH02171984A JP63325814A JP32581488A JPH02171984A JP H02171984 A JPH02171984 A JP H02171984A JP 63325814 A JP63325814 A JP 63325814A JP 32581488 A JP32581488 A JP 32581488A JP H02171984 A JPH02171984 A JP H02171984A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路、さらにはそれに含まれる情報
の不正アクセス防止や端末装置を介するシステムに対す
る不正アクセスを防止するための技術に関し1例えばI
Cカードに適用して有効な技術に関するものである。
の不正アクセス防止や端末装置を介するシステムに対す
る不正アクセスを防止するための技術に関し1例えばI
Cカードに適用して有効な技術に関するものである。
規格化されたプラスチックカードの中にメモリやプロセ
ッサなどを内蔵したICカードは、応用分野が広く、ま
たホストコンピュータの負荷をも緩和させることができ
る。このようなICカードには個人情報が含まれ、また
、ホストシステムをアクセスするための道具ともされる
。したがって。
ッサなどを内蔵したICカードは、応用分野が広く、ま
たホストコンピュータの負荷をも緩和させることができ
る。このようなICカードには個人情報が含まれ、また
、ホストシステムをアクセスするための道具ともされる
。したがって。
ICカードに含まれる情報やホストシステムの不正アク
セスを防止するには、ICカード内にIDコードのよう
な暗証を予め設定しておき、端末装置などを介して入力
される暗証と内部に蓄えられている暗証が一致する場合
にのみICカード内部やホストシステムをアクセス可能
に制御することが必要になる。このようなセキュリティ
のための手段としては、ICカードに含まれているプロ
セッサのソフトウェアで対処することができる。例えば
、そのプロセッサのためのオペレーティングシズテムに
、ICカード使用者の正当性を暗証に基づいて判別する
ようなセキュリティタスクを含め、不当である場合には
プロセッサの処理が先に進まないようにしておく。
セスを防止するには、ICカード内にIDコードのよう
な暗証を予め設定しておき、端末装置などを介して入力
される暗証と内部に蓄えられている暗証が一致する場合
にのみICカード内部やホストシステムをアクセス可能
に制御することが必要になる。このようなセキュリティ
のための手段としては、ICカードに含まれているプロ
セッサのソフトウェアで対処することができる。例えば
、そのプロセッサのためのオペレーティングシズテムに
、ICカード使用者の正当性を暗証に基づいて判別する
ようなセキュリティタスクを含め、不当である場合には
プロセッサの処理が先に進まないようにしておく。
尚、ICカードにつして記載された文献の例としては昭
和62年9月29日に日刊工業新聞社発行のrcMOs
デバイスハンドブックJ P656〜P665がある。
和62年9月29日に日刊工業新聞社発行のrcMOs
デバイスハンドブックJ P656〜P665がある。
〔発明が解決しようとする課題)
ところで、ICカードのセキュリティに対する方策は現
在のところ最良の手段が確定されておらず、上記したソ
フトウェア処理などが試行されているに留まっている。
在のところ最良の手段が確定されておらず、上記したソ
フトウェア処理などが試行されているに留まっている。
しかしながら、ソフトウェア的な処理では、ICカード
に含まれるプロセッサを起動しなければならないため、
ソフトウェアそれ自体或いは外的要因などによってデー
タ破壊やセキュリティ異常などの事態を生ずる虞れは皆
無とはいい難い。
に含まれるプロセッサを起動しなければならないため、
ソフトウェアそれ自体或いは外的要因などによってデー
タ破壊やセキュリティ異常などの事態を生ずる虞れは皆
無とはいい難い。
本発明の目的は、半導体集積回路が保有する情報の機密
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成することができる半導体
集積回路を提供することにある。
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成することができる半導体
集積回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、全体もしくは一部の回路ブロックを動作可能
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するものである。
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するものである。
上記した手段によれば、暗証の正当性を判定する回路と
上記制御論理が、半導体集積回路が保有する情報の機密
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成するものである。
上記制御論理が、半導体集積回路が保有する情報の機密
保持やシステムに対する不正アクセス防止などのセキュ
リティをハードウェア的に達成するものである。
第1図には本発明の一実施例であるICカードのブロッ
ク図が示される。
ク図が示される。
第1図に示されるICカードは、特に制限されないが、
規格化されたプラスチックカード1の中に、中央処理装
置2、データRAM (ランダム・アクセス・メモリ)
3、データROM (リード・オンリ・メモリ)4.プ
ログラムROM5、入出力回路6、及びセキュリティ回
路7を内蔵して成る。上記入出力回路6は、外部端子群
8と中央処理装置2との間のゲートとして機能する。外
部端子群8は、図示しない端末装置から電源を受ける電
源端子やデータの入出力端子、さらにはリセット端子の
ような制御端子を有する。
規格化されたプラスチックカード1の中に、中央処理装
置2、データRAM (ランダム・アクセス・メモリ)
3、データROM (リード・オンリ・メモリ)4.プ
ログラムROM5、入出力回路6、及びセキュリティ回
路7を内蔵して成る。上記入出力回路6は、外部端子群
8と中央処理装置2との間のゲートとして機能する。外
部端子群8は、図示しない端末装置から電源を受ける電
源端子やデータの入出力端子、さらにはリセット端子の
ような制御端子を有する。
セキュリティ回路7は、予め設定された暗証コードを保
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合。
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合。
即ちICカードの使用者が正当であると判断した場合に
は、イネーブル・コントロール信号ECにて上記入出力
回路6を入出力動作可能に制御する。
は、イネーブル・コントロール信号ECにて上記入出力
回路6を入出力動作可能に制御する。
これにより、ICカードを利用して図示しないホストシ
ステムをアクセスすることが可能になる。
ステムをアクセスすることが可能になる。
第2図には本発明の他の実施例であるICカードのブロ
ック図が示される。
ック図が示される。
第2図に示されるICカードは、特に制限されないが、
規格化されたプラスチックカード1の中に、中央処理装
置2、データIlj A M (ランダム・アクセス・
メモリ)3、データROM (リード・オンリ・メモリ
)4、プログラムROM5、及びセキュリティ回路7を
内蔵して成る。外部端子群8は、図示しない端末装置か
ら電源を受ける電源端子やデータの入出力端子、さらに
はリセット端子のような制御端子を有し、中央処理装置
2やセキュリティ回路7とインタフェースされる。
規格化されたプラスチックカード1の中に、中央処理装
置2、データIlj A M (ランダム・アクセス・
メモリ)3、データROM (リード・オンリ・メモリ
)4、プログラムROM5、及びセキュリティ回路7を
内蔵して成る。外部端子群8は、図示しない端末装置か
ら電源を受ける電源端子やデータの入出力端子、さらに
はリセット端子のような制御端子を有し、中央処理装置
2やセキュリティ回路7とインタフェースされる。
セキュリティ回路7は、予め設定された暗証コードを保
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合、即ちICカードの使用
者が正当であると判断した場合には、イネーブル・コン
トロール信号ECにて中央処理装置12を動作プログラ
ムに従って正常動作可能に制御する。これにより、IC
カードを利用して図示しないホストシステムをアクセス
することが可能になる。
有し、この暗証と、図示しない端末装置から供給される
暗証とを比較し、一致する場合、即ちICカードの使用
者が正当であると判断した場合には、イネーブル・コン
トロール信号ECにて中央処理装置12を動作プログラ
ムに従って正常動作可能に制御する。これにより、IC
カードを利用して図示しないホストシステムをアクセス
することが可能になる。
第3図には上記イネーブル・コントロール信号ECを受
けて中央処理装置2の動作を制御する回路構成の一例が
示される。第3図に示される回路は、例えば中央処理装
置2の動作モードを決定するようなコントロールレジス
タのデータラッチ部もしくはデータ転送経路に配置され
るような適宜のCMOSインバータに対する構成であり
、電源端子VddとVssとの間に、CMOSインバー
タ構成用のpチャンネル型MO3FGETQI及びnチ
ャンネル型MO3FETQ2と、nチャンネル型カット
オフMO5FETQ3を直列接続して成る。上記MO8
FETQI、Q2のゲート電極は正規の信号配線に結合
され、カットオフMO8FETQ3のゲート電極には上
記イネーブル・コントロール信号ECが与えられる。第
3図に示されるようなCMOSインバータを図示しない
コントロールレジスタやその他中央処理装置2の制御動
作に影響を与える適宜位置に配置しておくと。
けて中央処理装置2の動作を制御する回路構成の一例が
示される。第3図に示される回路は、例えば中央処理装
置2の動作モードを決定するようなコントロールレジス
タのデータラッチ部もしくはデータ転送経路に配置され
るような適宜のCMOSインバータに対する構成であり
、電源端子VddとVssとの間に、CMOSインバー
タ構成用のpチャンネル型MO3FGETQI及びnチ
ャンネル型MO3FETQ2と、nチャンネル型カット
オフMO5FETQ3を直列接続して成る。上記MO8
FETQI、Q2のゲート電極は正規の信号配線に結合
され、カットオフMO8FETQ3のゲート電極には上
記イネーブル・コントロール信号ECが与えられる。第
3図に示されるようなCMOSインバータを図示しない
コントロールレジスタやその他中央処理装置2の制御動
作に影響を与える適宜位置に配置しておくと。
イネーブル・コントロール信号ECがローレベルである
場合には内部論理動作がランダムに変更もしくは固定さ
れ、正常な論理動作を行うことができない。したがって
、セキュリティ回路7に予め設定された暗証コードと、
図示しない端末装置から供給される暗証とが不一致であ
る場合にイネーブル・コントロール信号ECをローレベ
ルに制御すると、第3図に示されるCMOSインバータ
は動作を行うことができなくなり、これにより、ICカ
ードによるホストシステムの不正アクセスの防止が可能
になる。
場合には内部論理動作がランダムに変更もしくは固定さ
れ、正常な論理動作を行うことができない。したがって
、セキュリティ回路7に予め設定された暗証コードと、
図示しない端末装置から供給される暗証とが不一致であ
る場合にイネーブル・コントロール信号ECをローレベ
ルに制御すると、第3図に示されるCMOSインバータ
は動作を行うことができなくなり、これにより、ICカ
ードによるホストシステムの不正アクセスの防止が可能
になる。
第4図には上記セキュリティ回路7の一例が示される。
第4図に示されるセキュリティ回路7は、特に制限され
ないが、外部端子群8を介してEPROMライタのよう
な図示しない書き込み装置から与えられる情報に従って
iビットの暗証D工〜Diを電気的に書き込み、書き込
まれたiビットの暗証D1〜Diを、外部端子群8を介
して図示しない端末装置から与えられるiビットの暗証
I2〜fiとビット対応で比較判定する1個のプログラ
ム判定回路LG□〜LGiが設けられている。尚。
ないが、外部端子群8を介してEPROMライタのよう
な図示しない書き込み装置から与えられる情報に従って
iビットの暗証D工〜Diを電気的に書き込み、書き込
まれたiビットの暗証D1〜Diを、外部端子群8を介
して図示しない端末装置から与えられるiビットの暗証
I2〜fiとビット対応で比較判定する1個のプログラ
ム判定回路LG□〜LGiが設けられている。尚。
外部端子群8において暗証D0〜Diと暗証Iよ〜Ii
が供給される外部端子は共通化しておくことができる。
が供給される外部端子は共通化しておくことができる。
プログラム判定回路LG□は、特に制限されないが、不
揮発性記憶素子としてのFA(フローティング・ゲート
・アバランシェ・インジェクシゴン)MO8Q4と、p
チャンネル型負荷MO8FETQ5を1対の電源端子V
dd、Vssに直列接続して備える。FAMO8Q4に
対して書き込み/読み出し制御を行うアクセス制御回路
R/W□が設けられ、このアクセス制御回路R/W、に
は。
揮発性記憶素子としてのFA(フローティング・ゲート
・アバランシェ・インジェクシゴン)MO8Q4と、p
チャンネル型負荷MO8FETQ5を1対の電源端子V
dd、Vssに直列接続して備える。FAMO8Q4に
対して書き込み/読み出し制御を行うアクセス制御回路
R/W□が設けられ、このアクセス制御回路R/W、に
は。
書き込み動作を指示するためのライトイネーブル信号W
E、昇圧回路HV工で形成された書き込み電圧VP P
、及び入力バッファIB1の出力が与えられる。尚、F
AMO8Q4に対する書き込み動作において、ライトイ
ネーブル信号WEは図示しない書き込み装置からアサー
トされ、FAMO3Q4に対する読み出し動作ではライ
トイネーブル信号WEは図示しない端末装置から電源電
圧レベルが与えられてネゲートされる。
E、昇圧回路HV工で形成された書き込み電圧VP P
、及び入力バッファIB1の出力が与えられる。尚、F
AMO8Q4に対する書き込み動作において、ライトイ
ネーブル信号WEは図示しない書き込み装置からアサー
トされ、FAMO3Q4に対する読み出し動作ではライ
トイネーブル信号WEは図示しない端末装置から電源電
圧レベルが与えられてネゲートされる。
上記ライトイネーブル信号WEがアサートされると、ア
クセス制御回路R/ W xは暗証ビットD1のレベル
に応じてFAMO8Q4を書き込み制御する。例えば暗
証ビットD□がハイレベルのときにはFAMO8Q4は
書き込み状態とされ、そのしきい値電圧は電源電圧Vd
dよりも高くされる。
クセス制御回路R/ W xは暗証ビットD1のレベル
に応じてFAMO8Q4を書き込み制御する。例えば暗
証ビットD□がハイレベルのときにはFAMO8Q4は
書き込み状態とされ、そのしきい値電圧は電源電圧Vd
dよりも高くされる。
暗証ビットD工がローレベルのときにはFAMO5Q4
は消去状態とされ、そのしきい値電圧は電源電圧Vdd
よりも低くされる。一方、上記ライトイネーブル信号W
Eがネゲート状態にされているときは、アクセス制御回
路R/W1を介してFAMOSQ4のゲート電極には電
源電圧Vddが供給される。従ってFAMOSQ4が書
き込み状態にれでいるときにはFAMO8Q4と負荷M
O5FETQ5の結合ノードに入力端子が接続されたイ
ンバータBD工はローレベルを出力する。FAMO9Q
4が消去状態にれでいるときには上記インバータBD工
の出力はハイレベルにされる。
は消去状態とされ、そのしきい値電圧は電源電圧Vdd
よりも低くされる。一方、上記ライトイネーブル信号W
Eがネゲート状態にされているときは、アクセス制御回
路R/W1を介してFAMOSQ4のゲート電極には電
源電圧Vddが供給される。従ってFAMOSQ4が書
き込み状態にれでいるときにはFAMO8Q4と負荷M
O5FETQ5の結合ノードに入力端子が接続されたイ
ンバータBD工はローレベルを出力する。FAMO9Q
4が消去状態にれでいるときには上記インバータBD工
の出力はハイレベルにされる。
このようにしてプログラムされた暗証ビットD□と1図
示しない端末装置を介して外部端子群8から供給される
暗証ビットI工とを比較するため、暗証ビットIえを保
持するラッチ回路ILよと、このラッチ回路IL、から
出力されるデータをレベル反転させるインバータBl□
と、このインバータB11の出力と上記インバータBD
1の出力とを比較する排他的論理和ゲートEOR1とを
備える。
示しない端末装置を介して外部端子群8から供給される
暗証ビットI工とを比較するため、暗証ビットIえを保
持するラッチ回路ILよと、このラッチ回路IL、から
出力されるデータをレベル反転させるインバータBl□
と、このインバータB11の出力と上記インバータBD
1の出力とを比較する排他的論理和ゲートEOR1とを
備える。
排他的論理和ゲートEOR1の出力は、暗証ビットD工
と暗証ビットエ、が一致する場合にローレベル、不一致
の場合にハイレベルとされる。
と暗証ビットエ、が一致する場合にローレベル、不一致
の場合にハイレベルとされる。
尚、その他のプログラム判定回路LG2〜LGiも上記
プログラム判定回路LGよと同様に構成されている。
プログラム判定回路LGよと同様に構成されている。
上記夫々のプログラム判定回路LG1〜LGiから出力
される信号はノアゲート回路NOHに供給される。この
ノアゲート回路NORの出力は、夫々のプログラム判定
回路LG工〜LGiの出力信号がローレベル、即ち暗証
工□〜IiとD□〜Diが完全一致した場合にのみハイ
レベルとされる。
される信号はノアゲート回路NOHに供給される。この
ノアゲート回路NORの出力は、夫々のプログラム判定
回路LG工〜LGiの出力信号がローレベル、即ち暗証
工□〜IiとD□〜Diが完全一致した場合にのみハイ
レベルとされる。
このノアゲートNORの出力はラッチ回路ELに供給さ
れる。ラッチ回路ELの出力はパワーオンリセット時に
ローレベルに所期化されている。したがって、暗証I工
〜IiとD□〜Diが完全一致してノアゲートNORの
出力がハイレベルにされると、これに呼応してラッチ回
路ELの出力もハイレベルに反転され、これを受けるイ
ンバータIMVから出力される信号、即ちイネーブル・
コントロール信号ECがローレベルにアサートされる。
れる。ラッチ回路ELの出力はパワーオンリセット時に
ローレベルに所期化されている。したがって、暗証I工
〜IiとD□〜Diが完全一致してノアゲートNORの
出力がハイレベルにされると、これに呼応してラッチ回
路ELの出力もハイレベルに反転され、これを受けるイ
ンバータIMVから出力される信号、即ちイネーブル・
コントロール信号ECがローレベルにアサートされる。
このようにしてイネーブル・コントロール信号ECがロ
ーレベルにアサートされると、既述したようにICカー
ド利用者の正当性が認められたことになり、第1図の入
出力回路6の動作が可能とされ、また第2図に示される
中央処理装置2の正規の動作が可能とされる。
ーレベルにアサートされると、既述したようにICカー
ド利用者の正当性が認められたことになり、第1図の入
出力回路6の動作が可能とされ、また第2図に示される
中央処理装置2の正規の動作が可能とされる。
上記夫々の実施例によれば、セキュリティ回路7は、こ
れにプログラムされている暗証D1〜Diと外部から供
給される暗証I工〜Iiとの一致を判定し、一致する場
合にだけICカードに含まれる中央処理装置2又は入出
力回路6の動作を可能に制御することにより、ICカー
ドが保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができる。
れにプログラムされている暗証D1〜Diと外部から供
給される暗証I工〜Iiとの一致を判定し、一致する場
合にだけICカードに含まれる中央処理装置2又は入出
力回路6の動作を可能に制御することにより、ICカー
ドが保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。
例えば上記実施例では暗証を記憶する手段として不揮発
性記憶素子としてのFAMOSを利用したが、本発明は
それに限定されるものではなく、MNOS (メタル・
ナイトライド・オキサイド・セミコンダクタ)型の不揮
発性記憶素子、さらにはヒユーズ溶断形式のプログラマ
ブル論理回路などに変更することができる。また、セキ
ュリティ回路7に暗証I□〜Iiと暗証D2〜Diを与
える端子は上記実施例のように共通化することに限定さ
れず個別化してもよい。
性記憶素子としてのFAMOSを利用したが、本発明は
それに限定されるものではなく、MNOS (メタル・
ナイトライド・オキサイド・セミコンダクタ)型の不揮
発性記憶素子、さらにはヒユーズ溶断形式のプログラマ
ブル論理回路などに変更することができる。また、セキ
ュリティ回路7に暗証I□〜Iiと暗証D2〜Diを与
える端子は上記実施例のように共通化することに限定さ
れず個別化してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるICカードに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、半導体記憶装置などの各種半導体集積回
路に適用することができる。例えば本発明をメモリLS
Iに適用する場合、第4図に示される回路構成をアウl
〜プツトイネーブル信号やチップイネーブル信号の内部
生成論理に利用することができる。
をその背景となった利用分野であるICカードに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、半導体記憶装置などの各種半導体集積回
路に適用することができる。例えば本発明をメモリLS
Iに適用する場合、第4図に示される回路構成をアウl
〜プツトイネーブル信号やチップイネーブル信号の内部
生成論理に利用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、全体もしくは一部の回路ブロックを動作可能
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するから、半導体集積回
路が保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができるという効果がある。
にするか否かを制御する制御論理を、外部から供給され
る暗証の正当性を判定して制御するから、半導体集積回
路が保有する情報の機密保持やシステムに対する不正ア
クセス防止などのセキュリティをハードウェア的に達成
することができるという効果がある。
第1図は本発明の一実施例であるICカードのブロック
図。 第2図は本発明の他の実施例であるICカードのブロッ
ク図、 第3図はイネーブル・コントロール信号を受けて中央処
理装置の動作を制御するための一例回路図、 第4図はセキュリティ回路の一実施例回路図である。 2・・・中央処理装置、3・・・データRAM、4・・
・データROM、5・・・プログラムROM、6・・・
入出力回路、7・・・セキュリティ回路、8・・・外部
端子群、EC・・・イネーブル・コントロール信号、Q
3・・・カットオフMO3FET、I、〜Ii・・・プ
ログラムされる暗証、DL=Di・・・端末装置から入
力される暗証、LG工〜LGi・・・プログラム判定回
路。 Q4・・・FAMO5゜
図。 第2図は本発明の他の実施例であるICカードのブロッ
ク図、 第3図はイネーブル・コントロール信号を受けて中央処
理装置の動作を制御するための一例回路図、 第4図はセキュリティ回路の一実施例回路図である。 2・・・中央処理装置、3・・・データRAM、4・・
・データROM、5・・・プログラムROM、6・・・
入出力回路、7・・・セキュリティ回路、8・・・外部
端子群、EC・・・イネーブル・コントロール信号、Q
3・・・カットオフMO3FET、I、〜Ii・・・プ
ログラムされる暗証、DL=Di・・・端末装置から入
力される暗証、LG工〜LGi・・・プログラム判定回
路。 Q4・・・FAMO5゜
Claims (1)
- 【特許請求の範囲】 1、全体もしくは一部の回路ブロックを動作可能にする
か否かを制御する制御論理を含み、所定の暗証コードも
しくはそれに呼応する情報を保持する記憶手段と、外部
から供給される暗証コードがその記憶手段に保持されて
いる情報に整合する場合に上記制御論理に対して回路ブ
ロックの動作を指示するための情報を与えるセキュリテ
ィ手段を備えて成る半導体集積回路。 2、上記記憶手段は電気的に書き込み可能な不揮発性記
憶素子を含んで成るものである請求項1記載の半導体集
積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63325814A JPH02171984A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63325814A JPH02171984A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02171984A true JPH02171984A (ja) | 1990-07-03 |
Family
ID=18180896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63325814A Pending JPH02171984A (ja) | 1988-12-26 | 1988-12-26 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02171984A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007105279A1 (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 携帯通信装置 |
JP4740316B2 (ja) * | 2006-03-10 | 2011-08-03 | 富士通株式会社 | 携帯通信装置 |
-
1988
- 1988-12-26 JP JP63325814A patent/JPH02171984A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007105279A1 (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 携帯通信装置 |
WO2007105320A1 (ja) * | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 携帯通信装置 |
JP4740316B2 (ja) * | 2006-03-10 | 2011-08-03 | 富士通株式会社 | 携帯通信装置 |
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