JPS6117474Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はマイクロプログラム制御式情報処理装
置に関する。

〔概要〕

本願考案はイニシヤルスタート時から予め定め
たアドレスがアクセスされるまで誤り検出回路の
出力をしや断するものであり、所定のアドレスを
アクセスした時にパリテイチエツク禁止ビツトを
オフとするもので、所定のアドレスを通過するだ
けでパリテイチエツクの禁止解除が自動的に行わ
れ、命令のデコード等の操作を必要としないこと
を特徴とするものである。

〔従来技術、および考案が解決しようとする問題点〕

この種の情報処理装置においては、電源投入時
に初期設定を行なうことができず初期状態が定ま
らない素子がある。例えばフリツプフロツプ、レ
ジスタ、ランダムアクセスメモリ（RAM）等に
は、マイクロプログラムのイニシヤルスタート時
にその内容が不定となるものがある。このため、
電源を投入してから各素子の初期状態が確定する
までの不安定期間中にこれらの素子がアクセスさ
れると、誤つたデータが発生し、例えばパリテイ
エラー検出回路等の誤り検出回路からエラー検出
信号が発生してしまうことがある。このような不
都合を解消するため、従来は、イニシヤルスター
トを行つた後不安定期間中にアクセスされる領域
をエラー禁止領域として誤り検出を行わないよう
にマイクロプログラムを作成する等、ソフトウエ
ア上で誤り検出制御を行つていた。

しかしながら、このような従来の方式は、プロ
グラムを作成する際にイニシヤルスタート時を意
識する必要があり、その分ソフトウエアへの負担
が大きくなる問題、また、エラー禁止領域の分だ
け有効な記憶領域が減少する問題を有している。
本考案は従来技術の上述の問題を解決することを
目的とする。

〔問題点を解決するための手段、および作用〕

この目的を達成する本考案の特徴は、マイクロ
プログラムを格納する記憶装置と、該記憶装置を
アクセスするためのアドレスがセツトされるアド
レスレジスタと、情報処理装置を構成する各素子
からの情報の誤りを検出する誤り検出手段と、を
備えたマイクロプログラム制御式情報処理装置で
あつて、前記アドレスレジスタは、マイクロプロ
グラムのイニシヤルスタート時から該各素子の不
安定期間経過後は、特定のビツトが異なる内容に
セツトされて成ると共に、該誤り検出手段の検出
出力が入力されるゲート手段と、イニシヤルスタ
ート時は、該ゲート手段の閉成信号を出力し、該
アドレスレジスタの特定のビツトが異なる内容に
セツトされた場合、該ゲート手段の開成信号を出
力する手段と、を具備することにある。

本考案においてはイニシヤルスタート時から予
め設定されたアドレスがアクセスされるまで、誤
り検出回路の出力をしや断させるもので、所定の
アドレスをアクセスしした時にはじめてパリテイ
チエツク禁止ビツトをオフにする作用を有するも
のである。

〔実施例〕

第１図は本考案の一実施例を示すブロツク図で
ある。同図において、１０はマイクロプログラム
の格納されている制御メモリ（CM）であり、例
えばリードオンメモリ（ROM）によつて構成さ
れている固定記憶である。また、１１は制御メモ
リ１０のアドレスレジスタ（CMAR）、１２は制
御メモリ１０のデータレジスタ（CMDR）、１３
はデコーダ（DEC）、１４はゲートをそれぞれ示
している。

アドレスレジスタ１１の特定ビツト１１ａの出
力端子はフリツプフロツプ１５のセツト入力端子
に接続されており、さらにこのフリツプフロツプ
１５のリセツト入力端子は線１６を介してパワー
レデイ信号の逆論理信号（＊POWRDY）が印加
されるように構成されている。１７は演算回路
（ALU）であり、この演算回路１７にはＡーレジ
スタ１８を介して演算用のＡーバス１９が、Ｂー
レジスタ２０を介して演算用のＢーバス２１が、
さらにＤーバス２２がそれぞれ接続されている。

また、２３ははん用レジスタ、ワーキングレジ
スタ等として用いられるローカルストレツジレジ
スタを示している。このレジスタ２３はRAMに
よつて構成されており、本実施例においては例え
ばＡーバス１９を介してＡーレジスタ１８に接続
されている。Ａーレジスタ１８の内容はパリテイ
チエツク回路（PC）２４によつてパリテイエラ
ーの検出が行われるように構成されており、その
パリテイチエツク回路２４の出力、即ちエラー検
出信号はゲート２５を介してフリツプフロツプ２
６のセツト入力端子に印加されるように構成され
ている。ゲート２５は制御信号としてフリツプフ
ロツプ１５の出力を受けるように構成されてい
る。フリツプフロツプ２６の出力（ERROR）は
線２７を介して例えば図示しないエラー訂正回路
に印加されるように構成されている。

次に、制御メモリ１０内に格納されているマイ
クロプログラムの各マイクロ命令のアドレス部、
操作部がそれぞれ第２図の３０ａ，３０ｂの如く
設定されている場合の本実施例の動作を説明す
る。

電源投入が行われると、マイクロプログラムは
“000000”のアドレスから順次制御メモリ１０よ
り読み出され、実行されて行く。この場合、電源
投入直後はパワーレデイ信号が“０”であり、従
つてその逆論理信号が“１”であることから、フ
リツプフロツプ１５はリセツトされている。この
ため、ゲート２５も閉じられている。マイクロ命
令、例えば第２図に示す如きＤ＝Ａ＋Ｂのような
演算を指示するマイクロ命令が実行され、演算回
路１７が動作すると、パリテイチエツク回路２４
はＡーレジスタ１８の内容をパリテイチエツクす
る。

この場合、RAMによつて構成され、初期状態
の定まつていないレジスタ２３がアクセスされる
と、パリテイエラーが発生し、パリテイチエツク
回路２４がその旨の信号を出力するが、ゲート２
５が閉じているため、フリツプフロツプ２６はセ
ツトされない。

アドレスが順次更新され、第２図の３０ｃのア
ドレス“010000”がアドレスレジスタ１１にセツ
トされると、このアドレスの最上位桁から２番目
の桁が特定ビツトとしてあらかじめ設定されてお
り、この特定ビツトの内容が“１”となることか
らフリツプフロツプ１５がセツトされ、斯してゲ
ート２５が開成される。これによつて、パリテイ
チエツク回路２４の出力によりフリツプフロツプ
２６をセツトすることができ、パリテイチエツク
が有効となる。

フリツプフロツプ１５は一度セツトされると、
パワーレデイ信号が“０”となるまで即ち電源を
落とすまでセツト状態を保持しており、従つて、
第２図に示すアドレス“000000”から“001111”
までのプログラム領域は今後パリテイチエツクの
有効な領域となり、エラー禁止領域となることは
ない。その結果、上述の領域の分だけメモリ領域
の有効利用が計れることになる。

なお、上述の実施例においては、あらかじめ定
めたアドレス“010000”がアクセスされたことを
検出する方法として、そのアドレス特定ビツトの
内容をテストするようにしているが、これは、第
１図の破線に示すように、あらかじめアドレス
“010000”に相当するデータを格納しておくコン
ペアアドレスレジスタ２８とアドレスレジスタ１
１との内容をコンペア回路２９において全ビツト
比較し、両者の一致出力によつてフリツプフロツ
プ１５をセツトするように構成してもよい。

〔考案の効果〕

本考案によれば、マイクロプログラムを格納す
る記憶装置のあらかじめ定めたアドレスがアクセ
スされることを検出する手段を設け、マイクロプ
ログラムのイニシヤルスタート時から上記アドレ
スのアクセスが検出されるまでの期間中、誤り検
出回路の出力をしや断するようにしているため、
マイクロプログラム作成時にイニシヤルスタート
時に関する考慮をはらう必要が全くない。従つて
ソフトウエアの負担が軽減できる。また、本考案
によれば、イニシヤルスタートに関するエラー禁
止領域が設定されないため、その分プログラム領
域の有効利用が図れる。

【図面の簡単な説明】

第１図は本考案の一実施例のブロツク図、第２
図は上記実施例における制御メモリのアドレス設
定を説明するための図である。 １０……制御メモリ、１１……アドレスレジス
タ、１２……データレジスタ、１３…デコーダ、
１４，２５……ゲート、１５，２６……フリツプ
フロツプ、１７……演算回路、１８，２０……演
算用レジスタ、１９，２１，２２……バス、２３
……ローカルストレツジレジスタ、２４……パリ
テイチエツク回路、２７……出力線、２８……コ
ンペア・アドレスレジスタ、２９……コンペア回
路。

Claims (1)

1. 【実用新案登録請求の範囲】 マイクロプログラムを格納する記憶装置と、該
   記憶装置をアクセスするためのアドレスがセツト
   されるアドレスレジスタと、 情報処理装置を構成する各素子からの情報の誤
   まりを検出する検出手段と、 を備えたマイクロプログラム制御式情報処理装置
   であつて、 前記アドレスレジスタは、マイクロプログラム
   のイニシヤルスタート時から該各素子の不安定期
   間経過後は、特定のビツトが異なる内容にセツト
   されて成ると共に、 該誤り検出手段の検出出力が入力されるゲート
   手段と、 イニシヤルスタート時は、該ゲート手段の閉成
   信号を出力し、該アドレスレジスタの特定のビツ
   トが異なる内容にセツトされた場合、該ゲート手
   段の開成信号を出力する手段と、 を具備してなることを特徴とするマイクロプロ
   グラム制御式情報処理装置。