JPS63163942A - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPS63163942A JPS63163942A JP61313085A JP31308586A JPS63163942A JP S63163942 A JPS63163942 A JP S63163942A JP 61313085 A JP61313085 A JP 61313085A JP 31308586 A JP31308586 A JP 31308586A JP S63163942 A JPS63163942 A JP S63163942A
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- JP
- Japan
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- memory
- register
- cpu
- common
- write
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- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
本願は、複数のプロセッサから構成されるマルチプロセ
ッサシステムにおいて、各々のプロセッサのランダムア
クセスによる共通メモリ領域の保護を行うため、Ｉ／Ｏ
レジスタによりプロセッサのソフト上でメモリのプロテ
クトを設定し、そのプロセッサがビジーであることを示
すフラグを立て、他のプロセッサに知らせることにより
、共通メモリ領域を保護し、記憶されているプログラム
、あるいはデータの破壊を防止するものである。
ッサシステムにおいて、各々のプロセッサのランダムア
クセスによる共通メモリ領域の保護を行うため、Ｉ／Ｏ
レジスタによりプロセッサのソフト上でメモリのプロテ
クトを設定し、そのプロセッサがビジーであることを示
すフラグを立て、他のプロセッサに知らせることにより
、共通メモリ領域を保護し、記憶されているプログラム
、あるいはデータの破壊を防止するものである。
［産業上の利用分野］
本発明は、メモリ保護回路に関し、特に複数のプロセッ
サにより構成されるマルチプロセッサシステムにおける
メモリ保護回路に関する。
サにより構成されるマルチプロセッサシステムにおける
メモリ保護回路に関する。
一般に、第３図に示されるようなマルチブロセッサシス
テムにおいては、各プロセッサ（ＣＰＵ）が共通にアク
セスできるメモリ領域（図示せず）を備えており、情報
の交換を行ったり、演算処理を行っている。これらの処
理中に、複数のプロセッサが共通メモリ領域の特定のメ
モリに対し、同時にアクセスする可能性があり、この様
な場合にそれぞれのソフトの動作上で、メモリ内のデー
タを壊すことがあるため、メモリの保護が必要である。
テムにおいては、各プロセッサ（ＣＰＵ）が共通にアク
セスできるメモリ領域（図示せず）を備えており、情報
の交換を行ったり、演算処理を行っている。これらの処
理中に、複数のプロセッサが共通メモリ領域の特定のメ
モリに対し、同時にアクセスする可能性があり、この様
な場合にそれぞれのソフトの動作上で、メモリ内のデー
タを壊すことがあるため、メモリの保護が必要である。
また、データ領域内の処理中で、誤ってプログラム領域
をアクセスする可能性もあり、ライト（書込み）プロテ
クトをかけておく必要がある。
をアクセスする可能性もあり、ライト（書込み）プロテ
クトをかけておく必要がある。
この様なマルチプロセッサシステムでは、確実に動作さ
せるためには、信頼度の高いメモリ保護回路が必要であ
る。
せるためには、信頼度の高いメモリ保護回路が必要であ
る。
［従来の技術］
第４図はマルチプロセッサシステムにおける共通メモリ
に対する従来のメモリ保護回路の一例を示したもので、
図では、８ビツトの場合を示している。
に対する従来のメモリ保護回路の一例を示したもので、
図では、８ビツトの場合を示している。
各メモリ（ＲＡＭ）のアドレスＡ１〜．へ８はアドレス
バスに、データ端子Ｄ１〜Ｄ８はデータバスにそれぞれ
接続され、ライトイネーブル端子＊ＷＥはスイッチＳＷ
に接続されており、スイッチＳＷで電源ト５ｖと、ＣＰ
Ｕからのライトイネーブル信号＊ＷＥ供給端子とを切換
えられるように構成されている。
バスに、データ端子Ｄ１〜Ｄ８はデータバスにそれぞれ
接続され、ライトイネーブル端子＊ＷＥはスイッチＳＷ
に接続されており、スイッチＳＷで電源ト５ｖと、ＣＰ
Ｕからのライトイネーブル信号＊ＷＥ供給端子とを切換
えられるように構成されている。
メモリに対してライトプロテクトしたい時には、スイッ
チＳＷを電源側に接続すると、各メモリのライトイネー
ブル端子＊ＷＥはＨレベルに固定され、メモリ全体が保
護されることにより、各メモリは書き込み禁止となる。
チＳＷを電源側に接続すると、各メモリのライトイネー
ブル端子＊ＷＥはＨレベルに固定され、メモリ全体が保
護されることにより、各メモリは書き込み禁止となる。
［発明が解決しようとする問題点］
この様に従来のメモリ保護回路では、メモリ部にスイッ
チを設けなければならず、操作部が必要となるとともに
、その設定を手動で行わなければならないという煩わし
さがあった。しかも、メモリのライトイネーブル端子率
ＷＥを一括してオン・オフすることになるため、プログ
ラム領域全体に対して保護することになり、必要なメモ
リ領域のみの保護をすることができない。
チを設けなければならず、操作部が必要となるとともに
、その設定を手動で行わなければならないという煩わし
さがあった。しかも、メモリのライトイネーブル端子率
ＷＥを一括してオン・オフすることになるため、プログ
ラム領域全体に対して保護することになり、必要なメモ
リ領域のみの保護をすることができない。
そのため、スイッチによるメモリ保護では、メモリ領域
の有効利用、システムの信頼性、処理速度に問題があっ
た。
の有効利用、システムの信頼性、処理速度に問題があっ
た。
［問題点を解決するための手段］
第１図は上記の問題点を解決するための本発明に係るメ
モリ保護回路を原理的に示した図で、１．２．３はマル
チプロセッサシステムを構成するプロセッサ（以下、Ｃ
ＰＵという）、４はＣＰＵＩ〜３が共通にアクセスする
共通メモリ、５はＩ／Ｏレジスタ、である。そしてＣＰ
ＵＩが共通メモリ４に対してアクセスする時、ＣＰＵＩ
がビジーであることを示すフラグをＩ／Ｏレジスタ５に
立てておき、他のＣＰＵによるメモリアクセスを禁止す
る。そしてＣＰＵＩが、令書き込んだ共通メモリの領域
について専有している間（他のプロセッサから書き込ま
れたくない間であるが、ただし読み出しはできる）はそ
のセグメントに対してＩ／Ｏレジスタによるライトプロ
テクトをかけて保護しておく。
モリ保護回路を原理的に示した図で、１．２．３はマル
チプロセッサシステムを構成するプロセッサ（以下、Ｃ
ＰＵという）、４はＣＰＵＩ〜３が共通にアクセスする
共通メモリ、５はＩ／Ｏレジスタ、である。そしてＣＰ
ＵＩが共通メモリ４に対してアクセスする時、ＣＰＵＩ
がビジーであることを示すフラグをＩ／Ｏレジスタ５に
立てておき、他のＣＰＵによるメモリアクセスを禁止す
る。そしてＣＰＵＩが、令書き込んだ共通メモリの領域
について専有している間（他のプロセッサから書き込ま
れたくない間であるが、ただし読み出しはできる）はそ
のセグメントに対してＩ／Ｏレジスタによるライトプロ
テクトをかけて保護しておく。
［作 用］
第１図において、ＣＰＵＩ〜３は独自に動作しており、
ＣＰＵＩが共通メモリ４に書き込んだデータに対してＣ
ＰＵ２が演算処理を行い、ＣＰＵ３が読み出しを行って
いる状態を示している。そこで、Ｉ／Ｏレジスタ５には
ＣＰＵＩがビジーであることを示すフラグが所定位置に
立っており、ＣＰＵＩがアクセス中でライトプロテクト
すべき共通メモリ４を■、／Ｏレジスタ５にレジストし
ておくと、ｃｐｕ２がメモリ４にアクセスしようとする
時に、Ｉ／Ｏレジスタ５のフラグを参照すれば、ｃｐｕ
ｉがビジーであり、ＣＰＵ２がアクセスできないことと
なる。この場合、共通メモリ４のどのメモリ領域にＣＰ
ＵＩがアクセス中で、ライトプロテクトされているのか
が分かるようにＩ／Ｏレジスタを構成することもできる
。
ＣＰＵＩが共通メモリ４に書き込んだデータに対してＣ
ＰＵ２が演算処理を行い、ＣＰＵ３が読み出しを行って
いる状態を示している。そこで、Ｉ／Ｏレジスタ５には
ＣＰＵＩがビジーであることを示すフラグが所定位置に
立っており、ＣＰＵＩがアクセス中でライトプロテクト
すべき共通メモリ４を■、／Ｏレジスタ５にレジストし
ておくと、ｃｐｕ２がメモリ４にアクセスしようとする
時に、Ｉ／Ｏレジスタ５のフラグを参照すれば、ｃｐｕ
ｉがビジーであり、ＣＰＵ２がアクセスできないことと
なる。この場合、共通メモリ４のどのメモリ領域にＣＰ
ＵＩがアクセス中で、ライトプロテクトされているのか
が分かるようにＩ／Ｏレジスタを構成することもできる
。
［実施例］
以下、本発明のメモリ保護回路を第２図に示した一実施
例に沿って説明する。
例に沿って説明する。
第２図に示したマルチプロセッサシステムは、第１図に
示したものと基本的に同じであるが、２はプロセッサ（
ＣＰ ｔＪ ）、Ｉ／’Ｏレジスタ５はライトプロテク
トレジスタ５ａと、とジ−フラグレジスタ５ｂとで構成
され、６はシステノ、内のメモリ群、７及び８はそれぞ
れマルチパスを構成しているデータバス及びアドレスバ
ス、９及び／Ｏはデコーダ（ＤＥＣ）、１１はアンド回
路である。ＣＰＵ１．２はそれぞれのソフトにより動作
している。
示したものと基本的に同じであるが、２はプロセッサ（
ＣＰ ｔＪ ）、Ｉ／’Ｏレジスタ５はライトプロテク
トレジスタ５ａと、とジ−フラグレジスタ５ｂとで構成
され、６はシステノ、内のメモリ群、７及び８はそれぞ
れマルチパスを構成しているデータバス及びアドレスバ
ス、９及び／Ｏはデコーダ（ＤＥＣ）、１１はアンド回
路である。ＣＰＵ１．２はそれぞれのソフトにより動作
している。
また、第２図の実施例と第３図のマルチプロセッサシス
テムと違う点はＩ／Ｏレジスタ５としてライトプロテク
トレジスタ５ａとビジーフラグレジスタ５ｂとをハード
ウェアとして設けたことである。
テムと違う点はＩ／Ｏレジスタ５としてライトプロテク
トレジスタ５ａとビジーフラグレジスタ５ｂとをハード
ウェアとして設けたことである。
まず、ＣＰＵ１が共通メモリ群６中のメモリ６ａをアク
セスしてデータを書き込む時は、Ｉ／Ｏレジスタ５にア
クセスする。そして、Ｉ／Ｏレジスタ５のライトプロテ
クトレジスタ５ａと、ビジーフラグレジスタ５ｂにＣＰ
ＬＩＩがメモリ６ａ（又はその中の所定領域）にアクセ
ス中であることを示すフラグが立っていないかどうかを
確認し、フラグが立っていないときはフラグを立てる。
セスしてデータを書き込む時は、Ｉ／Ｏレジスタ５にア
クセスする。そして、Ｉ／Ｏレジスタ５のライトプロテ
クトレジスタ５ａと、ビジーフラグレジスタ５ｂにＣＰ
ＬＩＩがメモリ６ａ（又はその中の所定領域）にアクセ
ス中であることを示すフラグが立っていないかどうかを
確認し、フラグが立っていないときはフラグを立てる。
次に、ＣＰＵＩからのメモリアドレス信号をデコーダ／
Ｏによりデコードして、アンド回路１１の一方の入力端
子に信号を送り、さらにデコード９もＣＰＵＩからのア
ドレス信号をデコードし、レジスタ５ａから当該アドレ
スのチップをイネーブルにするための出力信号を発生し
、アンド回路１１の他の入力端子に信号を送る。このア
ンド出力は有効（アクティブ）となりメモリ群６の中の
メモリチップ６ａのチップイネーブル端子ＣＥに供給さ
れ、メモリ群６中の当該メモリチップ６ａをイネーブル
にする。このとき、ＣＰｔＪｌからはメモリチップのア
ドレス信号とともに書き込み可能信号ＷＥが同時にメモ
リ６ａに対して直接出力されており、そのチップ（及び
所定メモリ領域）をライトイネーブルにする。このよう
にして、ＣＰＵ１はアドレスバス８及びデコーダ９を介
してレジスタ５ａ及び５ｂに対し、プロテクトの設定及
び解除ができる。
Ｏによりデコードして、アンド回路１１の一方の入力端
子に信号を送り、さらにデコード９もＣＰＵＩからのア
ドレス信号をデコードし、レジスタ５ａから当該アドレ
スのチップをイネーブルにするための出力信号を発生し
、アンド回路１１の他の入力端子に信号を送る。このア
ンド出力は有効（アクティブ）となりメモリ群６の中の
メモリチップ６ａのチップイネーブル端子ＣＥに供給さ
れ、メモリ群６中の当該メモリチップ６ａをイネーブル
にする。このとき、ＣＰｔＪｌからはメモリチップのア
ドレス信号とともに書き込み可能信号ＷＥが同時にメモ
リ６ａに対して直接出力されており、そのチップ（及び
所定メモリ領域）をライトイネーブルにする。このよう
にして、ＣＰＵ１はアドレスバス８及びデコーダ９を介
してレジスタ５ａ及び５ｂに対し、プロテクトの設定及
び解除ができる。
次に、ＣＰＵ２が演算処理中にメモリチップ６ａをアク
セスする必要がある時には、やはりＩ／Ｏレジスタ５に
アクセスする。ＣＰＵ２からのアドレス信号はデコーダ
９でデコードされてレジスタ５に送られるが、レジスタ
５ｂにはｃｐｕ ｉのフラグが立っているから、ＣＰＵ
Ｉがビジーである信号が出力され、ＣＰＵ２にはＣＰＵ
Ｉがビジーであることが知らされる。
セスする必要がある時には、やはりＩ／Ｏレジスタ５に
アクセスする。ＣＰＵ２からのアドレス信号はデコーダ
９でデコードされてレジスタ５に送られるが、レジスタ
５ｂにはｃｐｕ ｉのフラグが立っているから、ＣＰＵ
Ｉがビジーである信号が出力され、ＣＰＵ２にはＣＰＵ
Ｉがビジーであることが知らされる。
この場合、ＣＰＵ２はレジスタ５ｂからどのメモリチッ
プ（又はその中の所定領域）がプロテクトされているか
も知らされる。
プ（又はその中の所定領域）がプロテクトされているか
も知らされる。
尚、上記の実施例においてＣＰＵを３つ以上設けても全
く同様である。
く同様である。
［発明の効果］
このように、本発明のメモリ保護回路によれば、メモリ
保護用のＩ／Ｏレジスタを設け、メモリにアクセスする
時には必ずＩ／Ｏレジスタを経るように各プロセッサの
ソフトウェア上に規定しであるので、ファームウェア的
なメモリ保護をかけることが可能となり、手操作による
スイッチの実装等の必要がなくなる。
保護用のＩ／Ｏレジスタを設け、メモリにアクセスする
時には必ずＩ／Ｏレジスタを経るように各プロセッサの
ソフトウェア上に規定しであるので、ファームウェア的
なメモリ保護をかけることが可能となり、手操作による
スイッチの実装等の必要がなくなる。
しかも、スイッチによる場合にはメモリ全体を保護する
ことになるが、本発明のメモリ保護回路では、アクセス
中のメモリ領域のみを保護することが可能のため、メモ
リの有効利用を図ることができるという効果が得られる
。
ことになるが、本発明のメモリ保護回路では、アクセス
中のメモリ領域のみを保護することが可能のため、メモ
リの有効利用を図ることができるという効果が得られる
。
第１図は本発明に係るメモリ保護回路を示す原理図、
第２図は本発明のメモリ保護回路の一実施例を示す図、
第３図は一般的なマルチプロセッサシステムの構成図、
第４図は従来のスイッチを用いたメモリ保護回路を示す
図、である。 第１図及び第２図において。 １．２．３はプロセッサ（ＣＰＵ）、 ４は共通メモリ。 ５はＩ／Ｏレジスタ、をそれぞれ示す。 尚、図中、同一符号は同−又は相当部分を示す。
図、である。 第１図及び第２図において。 １．２．３はプロセッサ（ＣＰＵ）、 ４は共通メモリ。 ５はＩ／Ｏレジスタ、をそれぞれ示す。 尚、図中、同一符号は同−又は相当部分を示す。
Claims (2)
- （１）マルチタスクで動作する複数のプロセッサ（１〜
３）から構成され、共通メモリ（４）にアクセスできる
マルチプロセッサシステムのメモリ保護回路において、 前記プロセッサ（１、２）のソフトウェアによりメモリ
プロテクトの設定・解除ができるＩ／Ｏレジスタ（５）
を設け、一つのプロセッサ（１）が前記共通メモリ（４
）をアクセスしている時、ビジーであることを示すフラ
グを前記Ｉ／Ｏレジスタ（５）に立てておくことにより
、他のプロセッサ（２）に対して前記共通メモリ（４）
へのアクセスを禁止することを特徴としたメモリ保護回
路。 - （２）前記Ｉ／Ｏレジスタ（５）が、前記共通メモリ（
４）のメモリセグメントごとにライト（書き込み）プロ
テクトをかけられるようにした特許請求の範囲第１項記
載のメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313085A JPS63163942A (ja) | 1986-12-26 | 1986-12-26 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61313085A JPS63163942A (ja) | 1986-12-26 | 1986-12-26 | メモリ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163942A true JPS63163942A (ja) | 1988-07-07 |
Family
ID=18037000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61313085A Pending JPS63163942A (ja) | 1986-12-26 | 1986-12-26 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104257A (ja) * | 2007-10-19 | 2009-05-14 | Ricoh Co Ltd | 画像処理装置 |
-
1986
- 1986-12-26 JP JP61313085A patent/JPS63163942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104257A (ja) * | 2007-10-19 | 2009-05-14 | Ricoh Co Ltd | 画像処理装置 |
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