KR19980060723A - 반도체 메모리장치의 레이스 조절회로 - Google Patents

반도체 메모리장치의 레이스 조절회로 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 레이스(Race) 조절회로를 제공한다. 본 발명에 따른 레이스 조절회로는, 입력핀을 통해 입력되는 고전압신호에 응답하여 마스터(Master)신호를 발생하는 마스터신호 발생기와, 소정의 신호들에 응답하여 제어신호를 발생하는 제어신호 발생기와, 상기 마스터신호 및 상기 제어신호에 응답하여 또 다른 복수개의 입력핀을 통해 입력되는 입력신호들을 받아 복수개의 레이스 제어클락을 발생하는 레이스 제어클락 발생기, 및 복수개의 전달패쓰(Path)를 포함하며, 상기 복수개의 레이스 제어클락에 응답하여 상기 복수개의 전달패쓰중 선택되는 전달패쓰를 통해 내부신호를 전달하는 레이스 제어기를 구비하는 것을 특징으로 한다. 따라서 본 발명에 따른 레이스 조절회로를 반도체 메모리장치에 채용하면, 특히 센싱 관련 신호등의 내부동작에 결정적인 영향을 미치는 주요 내부신호들에 적용하면, 패키지 상태에서 입력핀을 통해 소정의 신호들을 인가함으로써 상기 내부신호들의 레이스를 조절할 수 있다. 이에 따라 패키지 테스트시 레이스에 관련된 불량을 효과적으로 스크린할 수 있으며, 궁극적으로 제품의 특성 및 신뢰성을 향상시킬 수 있는 장점이 있다.

Description

반도체 메모리장치의 레이스 조절회로
본 발명은 반도체 메모리장치의 레이스 조절회로에 관한 것으로, 특히
패키지 상태에서 입력핀을 통해 소정의 신호들을 인가함으로써 내부동작에 결정적인 영향을 미치는 주요 내부신호들의 레이스를 조절할 수 있게 하는 반도체 메모리장치의 레이스 조절회로에 관한 것이다.
근래에 반도체장치는 씨스템 개발자들의 다양한 요구를 수용하기 위해 그 기능이 다양해지고 있고 또한 동작속도는 고속화되어 가고 있다. 특히 반도체 메모리장치에서는 이러한 고성능화 요구에 대한 수용속도가 빨라서 동작속도는 더욱 빨라지고 있으며 반면에 칩 크기는 감소되는 추세이므로, 이에 따라 내부동작 신호들의 레이스 조절 문제가 반도체장치의 동작에 미치는 영향이 크다는 측면에서 그 중요도가 날로 증가되고 있다. 특히 메모리셀 데이터의 정상적인 센싱동작은 센싱 시점을 조절하는 내부신호와 제조공정을 통해 결정되는 셀의 용량에 의해 결정되게 된다. 따라서 이러한 레이스와 관련하여, 특정 메모리셀의 경우에는 정상조건의 일반적인 동작에서는 불량이 발생하지 않지만 반도체 메모리장치에 접속되는 외부환경, 주변 메모리셀의 데이터 조건등에 따라 불량이 발생하는 경우가 있다. 그러므로 상기와 같은 불량을 제거하기 위해서는, 사용자에게 반도체 메모리장치 제품이 제공되기 전에 웨이퍼 상태 및 패키지 상태에서 중요한 신호들의 레이스 동작조건을 강화하여 제품 사양내의 모든 조건을 테스트하는 것이 바람직할 것이다. 그러나 종래의 반도체 메모리장치에서는, 내부신호의 레이스 조절을 위해서 저항 및 커패시터로 구성된 지연회로와 소정의 퓨즈를 구비하고 상기 퓨즈의 절단여부에 따라 상기 지연회로의 사용여부를 결정하거나, 또는 소정의 패드를 통해 외부신호를 인가하여 특정 내부신호를 지연시키는 방법등이 있으나, 이들은 웨이퍼 상태에서만 가능하다는 제약이 있다.
따라서 본 발명의 목적은, 패키지 상태에서도 내부동작에 결정적인 영향을 미치는 주요 내부신호들의 레이스를 조절할 수 있게 하는 반도체 메모리장치의 레이스 조절회로를 제공하는 데 있다.
도 1은 본 발명에 따른 레이스 조절회로의 블락도
도 2는 도 1에 도시된 레이스 조절회로의 마스터신호 발생수단의 회로도
도 3은 도 1에 도시된 레이스 조절회로의 제어신호 발생수단의 회로도
도 4는 도 1에 도시된 레이스 조절회로의 레이스 제어클락 발생수단의 회로도
도 5는 도 1에 도시된 레이스 조절회로의 레이스 제어수단의 회로도
도 6은 도 1에 도시된 레이스 조절회로의 동작 타이밍도
도 7은 도 4에 도시된 레이스 제어클락 발생수단의 동작을 나타내는 진리표
상기 목적을 달성하기 위한 본 발명에 따른 레이스 조절회로는, 입력핀을 통해 입력되는 고전압신호에 응답하여 마스터신호를 발생하는 마스터신호 발생수단과, 소정의 제1, 제2, 및 제3신호들에 응답하여 제어신호를 발생하는 제어신호 발생수단과, 상기 마스터신호 및 상기 제어신호에 응답하여 또 다른 복수개의 입력핀을 통해 입력되는 입력신호들을 받아 복수개의 레이스 제어클락을 발생하는 레이스 제어클락 발생수단과, 복수개의 전달패쓰를 포함하며, 상기 복수개의 레이스 제어클락에 응답하여 상기 복수개의 전달패쓰중 선택되는 전달패쓰를 통해 내부신호를 전달하는 레이스 제어수단을 구비하는 것을 특징으로 한다.
상기 고전압신호는 7V 이상의 신호인 것이 바람직하다. 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호에 의해 발생되는 신호이고, 상기 소정의 제2신호는(칼럼 어드레스 스트로브) 신호에 의해 발생되는 신호이며, 상기 제3신호는(라이트 인에이블) 신호에 의해 발생되는 신호이다. 상기 레이스 제어수단의 상기 복수개의 전달패쓰중 어느 하나는 상기 내부신호를 지연없이 전달하고, 나머지 전달패쓰는 상기 내부신호를 각각 서로 다른 소정의 시간만큼 지연시켜 전달하는 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명에 따른 레이스 조절회로의 블락도이다.
도 1을 참조하면, 상기 본 발명에 따른 레이스 조절회로는, 마스터신호 발생수단(1)과, 제어신호 발생수단(3)과, 레이스 제어클락 발생수단(5)과, 레이스 제어수단(7)을 구비한다. 상기 마스터신호 발생수단(1)은, 어드레스 핀과 같은 입력핀을 통해 입력되는 7V 이상의 고전압신호(IN0)에 응답하여 내부신호 레이스 조절 모드의 마스터신호(PSVA0)를 발생한다. 상기 제어신호 발생수단(3)은, 반도체 메모리장치의 외부에서 입력되는(로우 어드레스 스트로브) 신호에 의해 발생되는 제1신호(PR),(칼럼 어드레스 스트로브) 신호에 의해 발생되는 제2신호(PC), 및(라이트 인에이블) 신호에 의해 발생되는 제3신호(PW)에 응답하여 제어신호(PFTE)를 발생한다. 상기 레이스 제어클락 발생수단(5)은, 상기 마스터신호(PSVA0) 및 상기 제어신호(PFTE)에 응답하여 어드레스 핀과 같은 또 다른 2개의 입력핀을 통해 입력되는 신호(IN1,IN2)들을 받아 4개의 레이스 제어클락(PRCC0,PRCC1,PRCC2,PRCC3)를 발생한다. 또한 상기 레이스 제어수단(7)은, 복수개의 전달패쓰를 포함하며, 상기 복수개의 레이스 제어클락(PRCC0,PRCC1,PRCC2,PRCC3)에 응답하여 상기 복수개의 전달패쓰중 선택되는 전달패쓰를 통해 칩 내부신호(PSE)를 전달한다. 상기 레이스 조절회로는, 신호의 레이스 문제가 중요하게 영향을 미치는 센싱 관련 회로단에 효과적으로 적용될 수 있다. 즉 상기 내부신호(PSE)는 비트라인 센싱 인에이블신호, CSL(Column Select Line) 신호, 입출력라인 센싱신호등이 될 수 있다.
이하 상기 본 발명에 따른 레이스 조절회로의 각 구성요소를 상세히 설명하겠다.
도 2는 도 1에 도시된 레이스 조절회로의 마스터신호 발생수단의 회로도이다.
도 2를 참조하면, 상기 마스터신호 발생수단은, 소오스에 입력핀을 통해 입력되는 7V 이상의 고전압신호(IN0)가 인가되고 게이트에 접지전압(VSS)가 인가되며 또한 상기 소오스가 벌크에 접속되고 드레인이 상기 마스터신호(PSVA0)를 출력하는 출력노드(N1)에 접속되는 피모스 트랜지스터(MP1)과, 소오스가 상기 출력노드(N1) 및 벌크에 접속되고 게이트와 드레인이 공통 접속되는 피모스 트랜지스터(MP2)와, 드레인이 상기 피모스 트랜지스터(MP2)의 드레인에 접속되고 게이트에 전원전압(VCC)가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 트랜지스터(MN1)으로 구성된다.
도 3은 도 1에 도시된 레이스 조절회로의 제어신호 발생수단의 회로도이다.
도 3을 참조하면, 상기 제어신호 발생수단은, 상기 제1신호(PR), 제2신호(PC), 및 제3신호(PW)에 응답하여 프리(Pre) 제어신호(PWCBR)을 발생하는 프리 제어신호 발생수단(3a)와, 상기 프리 제어신호(PWCBR)을 지연시켜 지연된 제어신호(PFTE)를 출력하는 지연수단(3b)를 구비한다.
상기 프리 제어신호 발생수단(3a)는, 상기 제1신호(PR) 및 제2신호(PC)를 입력으로 하는 래치(3a1)와, 상기 제1신호(PR) 및 제3신호(PW)를 받아 앤드동작을 수행하는 앤드수단(3a2)와, 상기 래치(3a1)의 출력노드(N2)를 통해 출력되는 신호 및 상기 앤드수단(3a2)의 출력신호를 받아 낸드동작을 수행하는 낸드수단(ND4)와, 상기 낸드수단(ND4)의 출력신호 및 상기 제1신호(PR)을 입력으로 하는 래치(3a3)과, 상기 래치(3a3)의 출력노드(N3)를 통해 출력되는 신호를 반전시켜 상기 프리 제어신호(PWCBR)을 출력하는 반전수단(I2)로 구성된다. 상기 래치(3a1)은, 두 개의 낸드수단(ND1,ND2)로 구성되며, 상기 낸드수단(ND1)은 상기 제1신호(PR) 및 상기 낸드수단(ND2)의 출력신호를 입력으로 하여 낸드동작을 수행하여 출력노드(N2)로 출력하고, 상기 낸드수단(ND2)는 상기 제2신호(PC) 및 상기 낸드수단(ND1)의 출력신호를 입력으로 한다. 상기 래치(3a3)는, 두 개의 낸드수단(ND5,ND6)로 구성되며, 상기 낸드수단(ND5)는 상기 낸드수단(ND4)의 출력신호 및 상기 낸드수단(ND6)의 출력신호를 입력으로 하고, 상기 낸드수단(ND6)는 상기 제1신호(PR) 및 상기 낸드수단(ND5)의 출력신호를 입력으로 하여 낸드동작을 수행하여 출력노드(N3)로 출력한다.
상기 지연수단(3b)는, 상기 프리 제어신호(PWCBR)을 반전시키는 반전수단(I3)와, 제4신호(PROR) 및 제5신호(PCBR)을 받아 노아동작을 수행하는 노아수단(NR1)과, 상기 반전수단(I3)의 출력신호 및 상기 노아수단(NR1)의 출력신호를 입력으로 하는 래치(3b1)과, 상기 래치(3b1)의 출력노드(N4)를 통해 출력되는 신호를 반전시키는 반전수단(I4)와, 상기 반전수단(I4)의 출력신호를 반전시켜 지연된 제어신호(PFTE)를 출력하는 반전수단(I5)로 구성된다.
상기 프리 제어신호(PWCBR)은 반도체 메모리장치의 외부에서 입력되는 WCBR(Write CAS BEFORE RAS) 타이밍 패턴으로 인에이블되며, 상기 제1신호(PR)에 의해 디스에이블된다. 또한 상기 프리 제어신호(PWCBR)이 소정의 시간만큼 지연된 상기 제어신호(PFTE)는 상기 제4신호(PROR) 또는 제5신호(PCBR)에 의해 논리로우로 디스에이블되며, 상기 제어신호(PFTE)가 논리로우로 디스에이블될 때 레이스 조절모드에서 빠져나가게 된다.
도 4는 도 1에 도시된 레이스 조절회로의 레이스 제어클락 발생수단의 회로도이다.
도 4를 참조하면, 상기 레이스 제어클락 발생수단은, 상기 마스터신호(PSVA0)에 응답하여 두 개의 입력핀들을 통해 각각 입력되는 신호(IN1,IN2)를 각각 반전시키는 낸드수단(ND9,ND10)과, 상기 제어신호(PFTE)에 응답하여 상기 각 낸드수단(ND9,ND10)의 출력신호를 각각 전달하는 전달수단인 트랜스미션 게이트(TM1,TM2)와, 상기 각 트랜스미션 게이트(TM1,TM2)를 통해 전달된 신호를 각각 래치시키는 래치(5a,5b)와, 상기 제어신호(PFTE)에 응답하여 상기 각 래치(5a,5b)의 출력신호(L1,L2) 및 반전 출력신호(L1B,L2B)들을 논리조합하여 제1 내지 제4레이스 제어클락(PRCC0,PRCC1,PRCC2,PRCC3)를 출력하는 디코딩수단(5c)로 구성된다. 여기에서 상기 래치(5a)는, 상기 트랜스미션 게이트(TM1)을 통해 전달된 신호를 반전시켜 상기 반전 출력신호(L1B)를 출력하는 반전수단(I7)과, 상기 반전수단(I7)의 출력노드에 입력노드가 접속되고 상기 반전수단(I7)의 입력노드에 출력노드가 접속되는 반전수단(I8)과, 상기 반전 출력신호(L1B)를 반전시켜 상기 출력신호(L1)을 출력하는 반전수단(I9)로 구성된다. 상기 래치(5b)는 상기 래치(5a)와 동일한 구성을 가지며, 상기 트랜스미션 게이트(TM2)를 통해 전달된 신호를 반전시켜 상기 반전 출력신호(L2B)를 출력하는 반전수단(I10)과, 상기 반전수단(I10)의 출력노드에 입력노드가 접속되고 상기 반전수단(I10)의 입력노드에 출력노드가 접속되는 반전수단(I11)과, 상기 반전 출력신호(L2B)를 반전시켜 상기 출력신호(L2)을 출력하는 반전수단(I12)로 구성된다. 또한 상기 디코딩수단(5c)는, 상기 래치(5a)의 출력신호(L1), 상기 래치(5b)의 반전 출력신호(L2B), 및 상기 제어신호(PFTE)를 받아 낸드동작을 수행하여 상기 제2레이스 제어클락(PRCC1)을 출력하는 낸드수단(ND11)과, 상기 래치(5a)의 반전 출력신호(L1B), 상기 래치(5b)의 출력신호(L2), 및 상기 제어신호(PFTE)를 받아 낸드동작을 수행하여 상기 제3레이스 제어클락(PRCC2)를 출력하는 낸드수단(ND12)와, 상기 래치(5a)의 출력신호(L1), 상기 래치(5b)의 출력신호(L2), 및 상기 제어신호(PFTE)를 받아 낸드동작을 수행하여 상기 제1레이스 제어클락(PRCC0)를 출력하는 낸드수단(ND13)과, 상기 래치(5a)의 반전 출력신호(L1B), 상기 래치(5b)의 반전 출력신호(L2B), 및 상기 제어신호(PFTE)를 받아 낸드동작을 수행하여 상기 제4레이스 제어클락(PRCC3)를 출력하는 낸드수단(ND14)를 포함한다. 참고로 도 7에 상기 레이스 제어클락 발생수단에서 입력신호(IN1,IN2)가 입력될 때 발생되는 레이스 제어클락(PRCC0,PRCC1,PRCC2,PRCC3)의 각 경우의 수를 나타내는 진리표가 도시되어 있다.
도 5는 도 1에 도시된 레이스 조절회로의 레이스 제어수단의 회로도이다.
도 5를 참조하면, 상기 레이스 제어수단은, 소정의 내부신호(PSE)가 전달될 수 있는 3개의 전달패쓰(패쓰1, 패쓰2, 패쓰3)가 도시되어 있는 데, 필요에 따라 그 이상의 전달패쓰를 구성할 수 있다.
도 5를 참조하면, 상기 패쓰1은, 상기 제1레이스 제어클락(PRCC0)에 응답하여 소정의 내부신호(PSE)를 지연없이 전달하여 내부신호(PS)로 출력하는 전달수단, 즉 트랜스미션 게이트(TM3)로 구성된다. 상기 패쓰2는, 상기 내부신호(PSE)를 소정의 시간, 예컨데 T만큼 지연시키는 지연수단(7a)와, 상기 제1 및 제2레이스 제어클락(PRCC0,PRCC1)을 낸드수단(ND15)에서 낸드동작을 수행한 결과에 응답하여 상기 지연수단(7a)의 출력신호를 전달하여 상기 내부신호(PS)로 출력하는 트랜스미션 게이트(TM4)로 구성된다. 또한 상기 패쓰3은, 상기 내부신호(PSE)를 소정의 시간, 예컨데 2T만큼 지연시키는 지연수단(7b)와, 상기 제2레이스 제어클락(PRCC1)에 응답하여 상기 지연수단(7b)의 출력신호를 전달하여 상기 내부신호(PS)로 출력하는 트랜스미션 게이트(TM5)로 구성된다.
여기에서 상기 내부신호(PSE)는 제1 및 제2레이스 제어클락(PRCC0,PRCC1)의 상태에 따라서 상기 3개의 전달패쓰중 선택되는 어느 하나의 패쓰를 통해 전달되어 내부신호(PS)로 출력되게 된다. 즉 상기 제1 및 제2레이스 제어클락(PRCC0,PRCC1)이 논리로우 및 논리하이인 경우에는, 상기 트랜스미션 게이트(TM3)는 턴온되고 상기 트랜스미션 게이트(TM4,TM5)는 턴오프됨으로써 상기 내부신호(PSE)의 전달패쓰는 패쓰1이 된다. 상기 제1 및 제2레이스 제어클락(PRCC0,PRCC1)이 논리하이 및 논리로우인 경우에는, 상기 트랜스미션 게이트(TM5)는 턴온되고 상기 트랜스미션 게이트(TM3,TM4)는 턴오프됨으로써 상기 내부신호(PSE)의 전달패쓰는 패쓰3가 된다. 또한 상기 제1 및 제2레이스 제어클락(PRCC0,PRCC1)이 모두 논리하이인 경우에는, 상기 트랜스미션 게이트(TM4)는 턴온되고 상기 트랜스미션 게이트(TM3,TM5)는 턴오프됨으로써 상기 내부신호(PSE)의 전달패쓰는 패쓰2가 된다.
도 6은 도 1에 도시된 본 발명에 따른 레이스 조절회로의 동작 타이밍도이다.
도 6의 동작 타이밍도를 참조하여, 도 1에 도시된 레이스 조절회로와 도 2 내지 도 5에 도시된 각 구성요소의 개략적인 동작을 설명하면 다음과 같다. 먼저 레이스 조절 모드를 셋팅하기 위해서, 반도체 메모리장치의 정상동작, 즉 리드 및 라이트 동작과는 무관한 WCBR 타이밍 패턴, 즉 도 6의 타이밍도에 도시된 바와 같은신호,신호, 및신호를 인가하고 또한 지정된 소정의 입력핀에 7V 이상의 고전압신호(IN0)를 인가한다. 이에 따라 도 2에 도시된 마스터신호 발생수단에서 전압분배의 작용으로 레이스 저절 모드의 마스터신호(PSVA0)가 논리하이로 인에이블된다. 이때 도 4에 도시된 레이스 제어클락 발생수단에서 또 다른 두 개의 입력핀을 통해 입력되는 입력신호(IN1,IN2)가 래치(5a,5b)에 래치된다. 또한 상기신호가 논리로우가 될 때, 도 3에 도시된 프리 제어신호 발생수단(3a)의 출력신호인 프리 제어신호(PWCBR)이 논리하이로 인에이블되고, 상기 프리 제어신호(PWCBR)이 지연수단(3b)에서 소정의 시간만큼 지연된 후 제어신호(PFTE)가 논리하이로 인에이블된다. 이에 따라 상기 래치(5a,5b)에서 래치된 상기 입력신호(IN1,IN2)들이 디코딩수단(5c)에서 디코딩되어 제1 내지 제4레이스 제어클락(PRCC0,PRCC1,PRCC2,PRCC3)이 발생된다. 이후 상술하였듯이 도 5의 레이스 제어수단에서 내부신호(PSE)가 상기 제1 및 제2레이스 제어클락(PRCC0,PRCC1)의 상태에 따라서 3개의 전달패쓰중 선택되는 어느 하나의 패쓰를 통해 전달되어 내부신호(PS)로 출력되게 된다. 또한 CBR 또는 ROR 타이밍에서 상기신호를 논리로우로 토글시키면, 도 3에 도시된 지연수단(3b)의 신호(PROR) 또는 신호(PCBR)에 의해 제어신호(PFTE)가 논리로우로 디스에이블되며, 이에 따라 레이스 조절 모드에서 빠져나오게 된다.
따라서 본 발명에 따른 레이스 조절회로를 반도체 메모리장치에 채용하면, 특히 센싱 관련 신호등의 내부동작에 결정적인 영향을 미치는 주요 내부신호들에 적용하면, 패키지 상태에서 입력핀을 통해 소정의 신호들을 인가함으로써 상기 내부신호들의 레이스를 조절할 수 있다. 이에 따라 패키지 테스트시 레이스에 관련된 불량을 효과적으로 스크린할 수 있으며, 궁극적으로 제품의 특성 및 신뢰성을 향상시킬 수 있는 장점이 있다.

Claims (24)

  1. 입력핀을 통해 입력되는 고전압신호에 응답하여 마스터신호를 발생하는 마스터신호 발생수단;
    소정의 제1, 제2, 및 제3신호들에 응답하여 제어신호를 발생하는 제어신호 발생수단;
    상기 마스터신호 및 상기 제어신호에 응답하여 또 다른 복수개의 입력핀을 통해 입력되는 입력신호들을 받아 복수개의 레이스 제어클락을 발생하는 레이스 제어클락 발생수단;
    복수개의 전달패쓰를 포함하며, 상기 복수개의 레이스 제어클락에 응답하여 상기 복수개의 전달패쓰중 선택되는 전달패쓰를 통해 내부신호를 전달하는 레이스 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  2. 제1항에 있어서, 상기 고전압신호는 7V 이상의 신호인 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  3. 제1항에 있어서, 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호에 의해 발생되는 신호이고, 상기 소정의 제2신호는(칼럼 어드레스 스트로브) 신호에 의해 발생되는 신호이며, 상기 제3신호는(라이트 인에이블) 신호에 의해 발생되는 신호인 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  4. 제1항에 있어서, 상기 마스터신호 발생수단은, 소오스에 상기 입력핀을 통해 입력되는 상기 고전압신호가 인가되고 게이트에 접지전압이 인가되며 상기 소오스가 벌크에 접속되고 드레인이 상기 마스터신호를 출력하는 출력노드에 접속되는 제1피모스 트랜지스터와, 소오스가 상기 출력노드 및 벌크에 접속되고 게이트와 드레인이 공통 접속되는 제2피모스 트랜지스터와, 드레인이 상기 제2피모스 트랜지스터의 드레인에 접속되고 게이트에 전원전압이 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  5. 제1항에 있어서, 상기 제어신호 발생수단은, 상기 소정의 제1, 제2, 및 제3신호들에 응답하여 프리 제어신호를 발생하는 프리 제어신호 발생수단과, 상기 프리 제어신호를 지연시켜 지연된 상기 제어신호를 출력하는 지연수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  6. 제5항에 있어서, 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호에 의해 발생되는 신호이고, 상기 소정의 제2신호는(칼럼 어드레스 스트로브) 신호에 의해 발생되는 신호이며, 상기 제3신호는(라이트 인에이블) 신호에 의해 발생되는 신호인 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  7. 제5항에 있어서, 상기 프리 제어신호 발생수단은, 상기 제1신호 및 제2신호를 입력으로 하는 제1래치와, 상기 제1신호 및 제3신호를 받아 앤드동작을 수행하는 앤드수단과, 상기 제1래치의 출력노드를 통해 출력되는 신호 및 상기 앤드수단의 출력신호를 받아 낸드동작을 수행하는 낸드수단과, 상기 낸드수단의 출력신호 및 상기 제1신호를 입력으로 하는 제2래치와, 상기 제2래치의 출력노드를 통해 출력되는 신호를 반전시켜 상기 프리 제어신호를 출력하는 반전수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  8. 제7항에 있어서, 상기 제1래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 제1신호 및 상기 제2낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 출력노드로 출력하고, 상기 제2낸드수단은 상기 제2신호 및 상기 제1낸드수단의 출력신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  9. 제7항에 있어서, 상기 제2래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 낸드수단의 출력신호 및 상기 제2낸드수단의 출력신호를 입력으로 하며, 상기 제2낸드수단은 상기 제1신호 및 상기 제1낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 출력노드로 출력하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  10. 제5항에 있어서, 상기 지연수단은, 상기 프리 제어신호를 반전시키는 제1반전수단과, 소정의 제4신호 및 제5신호를 받아 노아동작을 수행하는 노아수단과, 상기 제1반전수단의 출력신호 및 상기 노아수단의 출력신호를 입력으로 하는 래치와, 상기 래치의 출력노드를 통해 출력되는 신호를 반전시키는 제2반전수단과, 상기 제2반전수단의 출력신호를 반전시켜 지연된 상기 제어신호를 출력하는 제3반전수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  11. 제1항에 있어서, 상기 레이스 제어클락 발생수단은, 상기 마스터신호에 응답하여 상기 또 다른 복수개의 입력핀들을 통해 입력되는 신호들을 각각 반전시키는 복수개의 낸드수단과, 상기 제어신호에 응답하여 상기 각 낸드수단의 출력신호를 각각 전달하는 복수개의 전달수단과, 상기 각 전달수단을 통해 전달된 신호를 각각 래치시키는 복수개의 래치와, 상기 제어신호에 응답하여 상기 각 래치의 출력신호 및 반전 출력신호들을 디코딩하여 상기 복수개의 레이스 제어클락을 출력하는 디코딩수단을 포함하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  12. 제1항에 있어서, 상기 레이스 제어수단의 상기 복수개의 전달패쓰중 어느 하나는 상기 내부신호를 지연없이 전달하고, 나머지 전달패쓰는 상기 내부신호를 각각 서로 다른 소정의 시간만큼 지연시켜 전달하는 것을 특징으로 하는 반도체 메모리장치의 레이스 조절회로.
  13. 입력핀을 통해 입력되는 고전압신호에 응답하여 마스터신호를 발생하는 마스터신호 발생수단;
    소정의 제1, 제2, 및 제3신호들에 응답하여 제어신호를 발생하는 제어신호 발생수단;
    상기 마스터신호 및 상기 제어신호에 응답하여 또 다른 복수개의 입력핀을 통해 입력되는 입력신호들을 받아 복수개의 레이스 제어클락을 발생하는 레이스 제어클락 발생수단;
    복수개의 전달패쓰를 포함하며, 상기 복수개의 레이스 제어클락에 응답하여 상기 복수개의 전달패쓰중 선택되는 전달패쓰를 통해 내부신호를 전달하는 레이스 제어수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제13항에 있어서, 상기 고전압신호는 7V 이상의 신호인 것을 특징으로 하는 반도체 메모리장치.
  15. 제13항에 있어서, 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호에 의해 발생되는 신호이고, 상기 소정의 제2신호는(칼럼 어드레스 스트로브) 신호에 의해 발생되는 신호이며, 상기 제3신호는(라이트 인에이블) 신호에 의해 발생되는 신호인 것을 특징으로 하는 반도체 메모리장치.
  16. 제13항에 있어서, 상기 마스터신호 발생수단은, 소오스에 상기 입력핀을 통해 입력되는 상기 고전압신호가 인가되고 게이트에 접지전압이 인가되며 상기 소오스가 벌크에 접속되고 드레인이 상기 마스터신호를 출력하는 출력노드에 접속되는 제1피모스 트랜지스터와, 소오스가 상기 출력노드 및 벌크에 접속되고 게이트와 드레인이 공통 접속되는 제2피모스 트랜지스터와, 드레인이 상기 제2피모스 트랜지스터의 드레인에 접속되고 게이트에 전원전압이 인가되며 소오스에 접지전압이 인가되는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제13항에 있어서, 상기 제어신호 발생수단은, 상기 소정의 제1, 제2, 및 제3신호들에 응답하여 프리 제어신호를 발생하는 프리 제어신호 발생수단과, 상기 프리 제어신호를 지연시켜 지연된 상기 제어신호를 출력하는 지연수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  18. 제17항에 있어서, 상기 소정의 제1신호는 외부에서 입력되는(로우 어드레스 스트로브) 신호에 의해 발생되는 신호이고, 상기 소정의 제2신호는(칼럼 어드레스 스트로브) 신호에 의해 발생되는 신호이며, 상기 제3신호는(라이트 인에이블) 신호에 의해 발생되는 신호인 것을 특징으로 하는 반도체 메모리장치.
  19. 제17항에 있어서, 상기 프리 제어신호 발생수단은, 상기 제1신호 및 제2신호를 입력으로 하는 제1래치와, 상기 제1신호 및 제3신호를 받아 앤드동작을 수행하는 앤드수단과, 상기 제1래치의 출력노드를 통해 출력되는 신호 및 상기 앤드수단의 출력신호를 받아 낸드동작을 수행하는 낸드수단과, 상기 낸드수단의 출력신호 및 상기 제1신호를 입력으로 하는 제2래치와, 상기 제2래치의 출력노드를 통해 출력되는 신호를 반전시켜 상기 프리 제어신호를 출력하는 반전수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  20. 제19항에 있어서, 상기 제1래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 제1신호 및 상기 제2낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 출력노드로 출력하고, 상기 제2낸드수단은 상기 제2신호 및 상기 제1낸드수단의 출력신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리장치.
  21. 제19항에 있어서, 상기 제2래치는, 제1 및 제2낸드수단으로 구성되고, 상기 제1낸드수단은 상기 낸드수단의 출력신호 및 상기 제2낸드수단의 출력신호를 입력으로 하며, 상기 제2낸드수단은 상기 제1신호 및 상기 제1낸드수단의 출력신호를 입력으로 하여 낸드동작을 수행하여 출력노드로 출력하는 것을 특징으로 하는 반도체 메모리장치.
  22. 제17항에 있어서, 상기 지연수단은, 상기 프리 제어신호를 반전시키는 제1반전수단과, 소정의 제4신호 및 제5신호를 받아 노아동작을 수행하는 노아수단과, 상기 제1반전수단의 출력신호 및 상기 노아수단의 출력신호를 입력으로 하는 래치와, 상기 래치의 출력노드를 통해 출력되는 신호를 반전시키는 제2반전수단과, 상기 제2반전수단의 출력신호를 반전시켜 지연된 상기 제어신호를 출력하는 제3반전수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  23. 제13항에 있어서, 상기 레이스 제어클락 발생수단은, 상기 마스터신호에 응답하여 상기 또 다른 복수개의 입력핀들을 통해 입력되는 신호들을 각각 반전시키는 복수개의 낸드수단과, 상기 제어신호에 응답하여 상기 각 낸드수단의 출력신호를 각각 전달하는 복수개의 전달수단과, 상기 각 전달수단을 통해 전달된 신호를 각각 래치시키는 복수개의 래치와, 상기 제어신호에 응답하여 상기 각 래치의 출력신호 및 반전 출력신호들을 디코딩하여 상기 복수개의 레이스 제어클락을 출력하는 디코딩수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  24. 제13항에 있어서, 상기 레이스 제어수단의 상기 복수개의 전달패쓰중 어느 하나는 상기 내부신호를 지연없이 전달하고, 나머지 전달패쓰는 상기 내부신호를 각각 서로 다른 소정의 시간만큼 지연시켜 전달하는 것을 특징으로 하는 반도체 메모리장치.
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