KR100487497B1 - 반도체메모리장치의내부신호를제어하기위한장치및방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치 내부 신호를 외부에서 조절할 수 있는 방법에 관한 것으로서, 로우 어드레스 스트로브 핀, 칼럼 어드레스 스트로브 핀, 어드레스 핀, 데이터 핀, 데이터출력 인에이블 핀, 기입 및 독출 인에이블 핀 등을 갖는 반도체 메모리 장치의 테스트 모드에서 센싱 인에이블 제어 신호의 출력을 제어하는 방법에 있어서, 상기 어드레스 핀, 데이터 출력 인에이블 핀, 기입 및 독출 핀들 중 하나에 7V 이상의 전압을 인가하여 상기 센싱 인에이블 제어 신호를 발생시키기 위한 신호를 발생하는 제 1 단계와; 로우 어드레스 스트로브 신호가 활성화되기 이전에 기입 및 독출신호와 함께 칼럼 어드레스 신호가 먼저 활성화되는 제 1 신호를 인가받고, 외부로부터 인가된 데이터 출력 인에이블 신호를 전달받아 제 1 레벨의 센싱 인에이블 제어 신호를 발생하는 제 2 단계와; 로우 어드레스 스트로브 신호만 활성화될 때 발생되는 제 2 신호 또는, 로우 어드레스 스트로브 신호가 활성화되기 이전에 칼럼어드레스 스트로브 신호가 먼저 활성화될 때 발생되는 제 3 신호를 인가받아 제 2 레벨의 센싱 인에이블 제어 신호를 발생하는 제 3 단계를 포함하는 것을 특징으로 한다. 이와 같은 방법에 의해서, 반도체 내부 신호를 외부 핀에서 조절할 수 있다.

Description

반도체 메모리 장치의 내부 신호를 제어하기 위한 장치 및 방법{device and method for controling internal signal of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치 내부의 신호를 외부에서 제어할 수 있는 장치 및 방법에 관한 것이다.
반도체 메모리 제품 양산에 있어서, 비트 라인과 VCC, VPP, VSS의 전원간에 비트 라인 결점(B/L defect)에 의해서 번-인(burn-in) 이나 제품 초기 수명 시험(ILT : infant life test)후에 퇴보(degradation)에 의한 진행성 불량등으로 칼럼불량(column defect)이 발생된다. 이들 불량으로 인해 제품의 수율(yield) 및 신뢰성에 많은 영향을 미친다. 칼럼 불량을 스크린(screen)하기 위해 외부 패드를 이용하여 클럭신호를 일정 시간 지연시켜, 비트 라인의 챠지시간을 늦춘다.
도 1은 워드 라인 선택 회로를 보여주는 회로도이고, 도 2는 외부로부터 인가된 워드 라인 인에이블 신호에 따른 워드 라인의 지연을 보여주는 출력 타이밍도이다.
로우 어드레스 스트로브 신호
Figure pat00010
가 활성화되면 워드 라인이 선택되고, 비트 라인도 일정 전압 레벨까지 챠지되는데, 이제까지는 정상적인 경우의 워드 라인 선택 방법이다. 그러나 A를 구비한 워드 라인 선택 회로의 경우에는 외부 패드로부터 워드 라인 인에이블 신호(ØWLE)가 A에 인가됨에 따라 워드 라인 인에이블되는 시간이 A가 없을 때보다 지연된다. 이와 같이 외부 패드를 사용하여 고의로 신호를 지연시켜 전달함으로써 비트 라인이 챠지되는 시간을 늘려 이의 불량을 만들어 낼 수 있다.
도 3a는 종래 기술에 따른 센싱 인에이블 제어 신호 발생 회로를 보여주는 회로도이고, 도 3b는 센싱 인에이블 제어 신호에 따라 제어되는 센싱 신호 발생 회로를 보여주는 회로도이다. 상기 도 3a를 통해 출력되는 센싱 인에이블 제어 신호는 외부 패드로부터 인가되는 신호
Figure pat00011
를 인가받아 발생되며, 이는 센싱 신호 발생 회로에 인가됨으로써 비트 라인 챠지시간이 지연되도록 이를 조절한다. 외부 패드로부터 신호를 인가받아 발생된 센싱 인에이블 제어 신호는 도 3b에 인가됨으로써 비트 라인을 지연시켜 출력하도록 한다.
그러나, 상술한 바와 같이 외부 패드를 이용하여 신호를 지연시켜 반도체 내부로 전달하면, 패드로 인해 제품의 축소가 어려워지고, 외부 패드에서 내부로 신호를 인가해야 하기 때문에 현재 사용 중인 테스트 장치에서 검사되고 있는 제품(DUT : device under test)들의 수를 감소시키거나 보드(board)를 변경해야 하는 문제점이 발생하게 된다. 또, 제품이 완성된 패키지(package)상태에서는 외부 패드는 구비될 수 없으므로 이와 같은 방법으로는 신호의 지연을 통해 칼럼의 불량을 스크린할 수 없게 된다.
따라서, 본 발명의 목적은 외부 패드를 구비하지 않고 테스트 모드에서 내부 신호를 외부 핀에서 조절하기 위함이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 로우 어드레스 스트로브 핀, 칼럼 어드레스 스트로브 핀, 어드레스 핀, 데이터 핀, 데이터 출력 인에이블 핀, 기입 및 독출 입력핀 등을 갖는 반도체 메모리 장치의 테스트 모드에서 센싱 인에이블 제어 신호의 출력을 제어하는 방법에 있어서, 상기 어드레스 핀, 데이터 출력 인에이블 핀, 기입 및 독출 핀들 중 하나에 7V 이상의 슈퍼 전압을 인가하여 상기 센싱 인에이블 제어 신호를 발생시키기 위한 신호를 발생하는 제 1 단계와; 로우 어드레스 스트로브 신호가 활성화되기 이전에 기입 및 독출 신호와 함께 칼럼 어드레스 신호가 먼저 활성화되는 제 1 신호를 인가받고, 외부로부터 인가된 데이터 출력 인에이블 신호를 전달받아 제 1 레벨의 센싱 인에이블 제어 신호를 발생하는 제 2 단계와; 로우 어드레스 스트로브 신호만 활성화될 때 발생되는 제 2 신호 또는, 로우 어드레스 스트로브 신호가 활성화되기 이전에 칼럼 어드레스 스트로브 신호가 먼저 활성화될 때 발생되는 제 3 신호를 인가받아 제 2 레벨의 센싱 인에이블 제어 신호를 발생하는 제 3 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 레벨은 접지 전위를 갖는 로우레벨이고, 제 2 레벨은 하이레벨인 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 테스트 모드시 외부로부터 칼럼 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 데이터 출력 인에이블 신호, 기입 및 독출 입력 신호, 어드레스 신호를 인가받아 센싱 인에이블 제어 신호를 내부적으로 발생하는 반도체 메모리 장치에 있어서, 상기 데이터 출력 인에이블 신호, 기입 및 독출 입력 신호, 어드레스 신호들 중 7V이상의 전압 레벨을 갖는 신호를 인가받아 이를 분배하여 제어 신호를 출력하는 전압 분배 회로와; 상기 제어 신호를 비롯하여 제 1 신호, 제 2 신호, 제 3 신호, 그리고 데이터 출력 인에이블 신호를 인가받아 센싱 인에이블 제어 신호를 발생하는 회로를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 전압 분배 회로는 7V 이상의 전압이 인가되는 제 1 입력 단자와; 접지 전압이 인가되는 제 2 입력 단자와; 상기 제 1 입력 단자에 P채널이 접속되고, 상기 제 2 입력 단자에 N채널이 접속되는 트랜지스터들과; 상기 트랜지스터들의 채널 사이에 채널들이 직렬 연결되고, 각 게이트와 드레인이 상호 접속되는 트랜지스터들과; 상기 N채널을 갖는 트랜지스터와 직렬로 연결되는 트랜지스터와의 접속점에 연결되는 인버터들을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 센싱 인에이블 제어 신호 발생 수단은 상기 제 1 신호와 제어 신호를 인가받는 낸드 게이트 및 상기 제 2 신호와 제 3 신호를 인가받는 노어 게이트와; 상기 게이트들의 출력들을 조합하여 출력하는 낸드 게이트들과; 외부로부터 인가된 상기 데이터 출력 인에이블 신호를 센싱 인에이블 제어 신호 출력단으로 전달하는 스위치와; 상기 출력단들의 레벨을 천이시켜 주는 트랜지스터들과 인버터들을 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 신호는 상기 로우 어드레스 스트로브 신호가 활성화되기 전에 기입 및 독출 입력 신호와 함께 칼럼 어드레스 스트로브 신호가 먼저 활성화될 때 인가되는 신호인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 2 신호는 상기 칼럼 어드레스 스트로브 신호 및 기입 및 독출 입력 신호가 로우 어드레스 스트로브 신호보다 먼저 활성화될 때 인가되는 신호인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 3 신호는 상기 로우 어드레스 스트로브 신호만이 활성화될 때 인가되는 신호인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 신호, 제 2 신호, 제 3 신호들 중 하나만이 활성화되어 상기 입력 제어 신호 발생 회로나 센싱 인에이블 제어 신호 발생 회로에 인가되는 것을 특징으로 한다.
이와 같은 방법에 의해서, 외부 패드를 구비하지 않고도 내부 신호를 외부에서 조절할 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참고 도면들 도 5, 도 6, 도 7a내지 도 7b에 의거하여 설명하면 다음과 같다.
도 5는 입력 제어 신호를 발생하는 회로를 보여주는 회로도이고, 도 6은 센싱 인에이블 제어 신호를 발생하는 회로를 보여주는 회로도이다.
도 5를 참조하면, 입력 제어 신호 발생 회로는 게이트가 접지되고, 특정 핀에 대응되는 입력 단자에 소오스가 인가되는 PMOS트랜지스터(M1)와 게이트로 전원전압이 인가되고 드레인이 접지된 NMOS 트랜지스터(M5)를 포함한다. 상기 트랜지스터들(M1, M5)사이에는 직렬로 다이오드들(M2, M3, M4)이 접속되어 있으며, 그 중 NMOS 트랜지스터(M5)와 직렬 연결되는 다이오드(M4)와의 상호 접속점과 입력 제어 신호 출력단사이에 인버터들(I1, I2)이 직렬로 배열된다. 그리고 상기 입력 제어 신호(Øin)를 인가받는 센싱 인에이블 제어 신호 발생 회로는 상기 입력 제어 신호(Øin) 및 ØWCBR, 그리고 ØROR, ØCBR 신호를 인가받는 제 1 낸드 게이트(ND1) 및 노어 게이트(NR1)를 포함하며, 이들의 출력단과 접속되는 일입력단을 갖고 상호 래치를 이루는 제 2 및 제 3 낸드 게이트들(ND2, ND3)도 구비한다. 여기에, 래치를 이루는 낸드 게이트들(ND2, ND3) 중 제 2 낸드 게이트(ND2)의 출력단에 게이트들이 접속되는 트랜지스터들(M10. M8)과, 외부로부터 인가된 데이터 출력 인에이블 신호
Figure pat00012
로 인해 내부적으로 발생한 신호를 전달하는 스위치들(M6, M7)을 포함한다. 이외에도 복수 개의 인버터들(I3, I4, I5)이 구비되어져 센싱 인에이블 제어신호(ØSEC)가 보다 안정적으로 출력될 수 있도록 한다.
도 5에서, 반도체 메모리 장치의 여러 핀들 중에 출력 인에이블핀, 기입 및 독출 입력 핀, 어드레스 핀들의 패드들 중 하나에 선택적으로 6V에서 7V의 전압을 인가한다. 이들 핀들 중에 7V의 전압이 인가될 때, 직렬로 접속되는 다이오드들은 도통되어 하이레벨의 입력 제어 신호(Øin)가 출력된다. 상기와 같이 입력 제어 신호 발생 회로의 입력 전압(Vin)을 7V와 같이 유지하게 되면, 도 6에 기입 및 독출 입력 신호
Figure pat00013
와 칼럼 어드레스 스트로브 신호
Figure pat00014
가 로우 어드레스 스트로브 신호
Figure pat00015
보다 먼저 활성화될 때의 ØWCBR 신호가 전달된다. 그러므로 상기 하이레벨의 입력 제어 신호(Øin)와 하이레벨의 ØWCBR가 제 1 낸드 게이트(ND1)에 인가되면 이는 다음 제 2 낸드 게이트(ND2)를 통하여 그것의 출력단인 제 1 노드(N1)로 " H" 가 전달된다. 이로 인해 M8은 턴오프되고, 스위치들인 M6, M7이 둘다 턴온되어 " H" 의 데이터 출력 인에이블 신호
Figure pat00016
가 I4에 전달되어 " H"의 센싱 인에이블 제어 신호(ØSEC)가 출력된다.
그리고 상기 제 1 노드(N1)의 " H" 신호는 제 3 낸드 게이트(ND3)의 입력단으로 피드백(feedback)이며, 이때는 WCBR 모드이므로 ØROR, ØCBR 신호들은 모두 " L" 이 되어 노어 게이트(NR1)로 인가된다. 상기 신호들(ØROR, ØCBR)의 조합으로 인해 " H" 가 입력단으로 피드백된 제 3 낸드 게이트(ND3)의 타입력단에 " H"가 전달될 때, 이들을 조합한 결과 " L" 이 제 1 노드(N1)에 출력단이 접속되는 제 2 낸드 게이트(ND2)에 전달한다. 이때, 낸드 게이트의 특성상 입력단에 " L" 이 인가되면 타입력단에 무슨 신호가 인가되든지 상관없이 항상 " H" 가 출력되므로써 제 1 노드(N1)는 " H" 를 그대로 유지한다.
계속해서, 제 1 노드(N1)가 " H" 를 계속 유지함에 따라 입력 제어 신호(Øin)는 don't care가 되어 입력 제어 신호 발생 회로에 입력 전압(Vin)을 7V로 유지하지 않더라도 데이터 출력 인에이블 신호
Figure pat00017
가 " H" 인 동안에는 센싱 인에이블 제어 신호(ØSEC)는 " L" 을 유지하게 된다. WCBR모드에서 한 사이클을 수행하고 나면, 제 1 노드(N1)가 래치됨에 따라 센싱 인에이블 제어 신호(ØSEC)를 출력 인에이블 핀에 따라 제어할 수 있다. 그리고 제 1 노드(N1)의 래치를 풀어 센싱 인에이블 제어 신호(ØSEC)를 초기 상태로의 복원하기 위해서는 상기 데이터 출력 인에이블 신호
Figure pat00018
와는 무관하게 ØROR, ØCBR신호에 의해 결정할 수 있다.
만일에 ROR모드로 진입하게 되면 " H" 의 ØROR과 " L" 의 ØCBR신호가 노어게이트(NR1)로 입력되고, 이들의 조합 신호는 " L" 가 되어 제 3 낸드 게이트(ND3)로 인가된다. 상기 제 3 낸드 게이트(ND3)는 상기 신호를 받자마자 바로 " H" 를 출력하며, ROR 모드이므로 ØWCBR은 " L" 이 되어 제 1 낸드 게이트(ND1)의 " H"의 신호와 함께 제 3 낸드 게이트(ND3)의 " H" 를 제 2 낸드 게이트(ND2)로 입력한다. 이는 제 1 노드(N1)를 " L" 로 만들어 스위치들(M6, M7)을 턴오프시켜 데이터출력 인에이블 신호
Figure pat00019
의 전달을 차단하고, 대신 M8이 턴온되어 초기 상태인 "H" 로 센싱 인에이블 제어 신호(ØSE)를 리셋시킨다.
도 7a는 데이터 출력 인에이블 핀을 이용하여 센싱 인에이블 신호를 지연시키는 출력 타이밍도이고, 도 7b는 센싱 인에이블 제어 신호를 리셋하는 경우의 출력 타이밍도이다.
도 7a를 참조하면, 제 1 구간(Ⅰ)은 정상적인 독출 동작을 보여주고 있으며, 제 2 구간(Ⅱ)은 입력 제어 신호에 따른 센싱 인에이블 제어 신호의 출력을 보여주고 있다. 즉, 외부 핀에 7V의 입력 전압(Vin)이 인가될 때 " H" 의 입력 제어 신호(Øin)가 발생되고, WCBR모드로 진입하면 래치상태를 유지하는 제 1 노드(N1)의 신호와 출력 인에이블 신호
Figure pat00020
로 인해 지연된 " L" 의 센싱 인에이블 제어 신호(ØSE)출력된다. 상기 지연된 센싱 인에이블 제어 신호(ØSEC)로 인해 센싱 인에이블 신호(ØSE)가 출력됨으로써 비트 라인간의 챠지 분배 시간을 연장한다. 계속해서, 도 7b를 참조하면, 제 3 구간(Ⅲ)에서는 CBR 모드로 진입할 경우 " H" 가 래치된 제 1 노드(N1)는 " L" 로 바뀌어 센싱 인에이블 제어 신호(ØSEC)가 초기 상태인 " H" 로 리셋된다. 그리고 제 4 구간(Ⅳ)에서는 ROR 모드로 진입할 경우 상기 제 3 구간(Ⅲ)에서와 동일하게 센싱 인에이블 제어 신호(ØSEC)가 " H" 의 초기 상태로 리셋되고 있음을 보여주고 있다.
이로써 테스트 모드에서 내부 신호인 센싱 인에이블 제어 신호는 외부의 핀에 인가되는 신호에 따라 그 조절이 가능하다.
따라서, 본 발명은 외부 패드를 구비하지 않고도 내부 신호를 외부 핀들로 조절하여 제품의 축소나 테스트 시에 제품의 수를 줄이지 않고도 생산이 가능하므로 제품의 신뢰성 및 제품의 생산성을 향상시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 워드 라인 인에이블 신호를 인가받아 동작하는 워드라인 선택 회로를 보여주는 회로도:
도 2는 도 1에 따른 출력 타이밍도:
도 3a는 종래 기술에 따른 센싱 인에이블 제어 신호 발생 회로를 보여주는 회로도:
도 3b는 센싱 인에이블 신호 발생 회로를 보여주는 회로도:
도 4는 도 3a에 따른 출력 타이밍도:
도 5는 본 발명의 실시예에 따른 제어 신호 발생 회로를 보여주는 회로도:
도 6은 본 발명의 실시예에 따른 센싱 인에이블 제어 신호 발생 회로를 보여주는 회로도:
도 7a는 도 5에 의한 센싱 인에이블 제어 신호 발생 회로의 출력을 보여주는 타이밍도:
도 7b는 도 6의 센싱 인에이블 제어 신호 발생 회로의 동작 타이밍도:
*도면의 주요부분에 대한 부호 설명
A : 지연 회로

Claims (9)

  1. 로우 어드레스 스트로브 핀, 칼럼 어드레스 스트로브 핀, 어드레스 핀, 데이터 핀, 데이터 출력 인에이블 핀, 기입 및 독출 입력 핀 등을 갖는 반도체 메모리 장치의 테스트 모드에서 센싱 인에이블 제어 신호의 출력을 제어하는 방법에 있어서,
    상기 어드레스 핀, 데이터 출력 인에이블 핀, 기입 및 특출 핀들 중 하나에 7V 이상의 전압을 인가하여 상기 센싱 인에이블 제어 신호를 발생시키기 위한 신호를 발생하는 제 1단계와;
    로우 어드레스 스트로브 신호가 활성화되기 이전에 기입 및 독출 신호와 함께 칼럼 어드레스 신호가 먼저 활성화되는 제 1 신호를 인가받고, 외부로부터 인가된 데이터 출력 인에이블 신호를 전달받아 제 1 레벨의 센싱 인에이블 제어 신호를 발생하는 제 2 단계와;
    로우 어드레스 스트로브 신호만 활성화될 때 발생되는 제 2 신호 또는, 로우 어드레스 스트로브 신호가 활성화되기 이전에 칼럼 어드레스 스트로브 신호가 먼저 활성화될 때 발생되는 제 3 신호를 인가받아 제 2 레벨의 센싱 인에이블 제어 신호를 발생하는 제 3 단계를 포함하는 것을 특징으로 하는 센싱 인에이블 제어 신호의 출력 제어 방법.
  2. 제 1 항에 있어서,
    상기 제 1 레벨은 접지 전위를 갖는 로우레벨이고, 제 2 레벨은 하이레벨인 것을 특징으로 하는 센싱 인에이블 제어 신호의 출력 제어 방법.
  3. 반도체 메모리 장치에 있어서:
    데이터 출력 인에이블 신호, 기입 독출 입력 신호, 어드레스 신호를 각각 입력받는 핀들 중 어느 하나로 7V의 전압을 선택적으로 인가하여 입력 제어 신호를 출력하는 입력 제어 신호 발생 회로; 그리고
    로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 기입 독출 입력 신호, 어드레스 신호에 따른 제 1 내지 제 3 신호들, 상기 입력 제어 신호 및 데이터 출력 인에이블 신호를 입력받아 센싱 인에이블 제어 신호를 발생하는 센싱 인에이블 제어 신호 발생 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 입력 제어 신호 발생 회로는,
    상기 데이터 출력 인에이블 신호, 상기 기입 독출 입력 신호, 상기 어드레스 신호를 각각 입력받는 핀들 중 어느 하나와 연결된 제 1 입력 단자와;
    접지 전압이 인가되는 제 2 입력 단자와;
    상기 제 1 입력 단자와 연결된 소스, 드레인 및 상기 접지 전압과 연결된 게이트를 갖는 제 1 트랜지스터와;
    상기 접지 전압과 연결된 소스, 드레인 및 게이트를 갖는 제 2 트랜지스터와;
    상기 제 1 및 제 2 트랜지스터들의 드레인들 사이에 직렬로 연결되고, 각각의 게이트와 드레인이 상호 접속되는 제 3 트랜지스터들; 그리고
    상기 제 2 및 제 3 트랜지스터들 사이의 접속점에 연결되며, 상기 입력 제어 신호를 출력하는 인버터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 센싱 인에이블 제어 신호 발생 수단은,
    상기 제 1 신호와 제어 신호를 인가받는 제 1 낸드 게이트와;
    상기 제 2 신호와 제 3 신호를 인가받는 노어 게이트와;
    상기 낸드 게이트 및 상기 노어 게이트의 출력들을 조합하여 출력하는 제 2 및 제 3 낸드 게이트들과;
    상기 제 2 낸드 게이트의 출력에 응답해서 외부로부터 인가된 상기 데이터 출력 인에이블 신호를 상기 센싱 인에이블 제어 신호로서 출력하는 스위칭 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제 1 신호는 상기 로우 어드레스 스트로브 신호가 활성화되기 전에 상기 기입 독출 인에이블 신호 및 상기 출력 인에이블 신호와 함께 칼럼 어드레스 스트로브 신호가 먼저 활성화될 때 인가되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제 2 신호는 상기 칼럼 어드레스 스트로브 신호 및 상기 기입 및 독출 입력 신호가 로우 어드레스 스트로브 신호보다 먼저 활성화될 때 인가되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 제 3 신호는 상기 로우 어드레스 스트로브 신호만이 활성화될 때 인가되는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 3 항에 있어서,
    상기 제 1 신호, 제 2 신호, 제 3 신호들 중 하나만이 활성화되어 상기 전압 분배 회로나 센싱 인에이블 제어 신호 발생 회로에 인가되는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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JPH06195999A (ja) * 1992-07-31 1994-07-15 Samsung Electron Co Ltd 半導体メモリ装置のバーンインテスト方法及びそのための回路
KR970051439A (ko) * 1995-12-29 1997-07-29 김광호 비트라인에 스트레스전압을 인가하는 반도체 메모리의 테스트회로
KR100238223B1 (ko) * 1996-12-31 2000-01-15 윤종용 반도체 메모리장치의 레이스 조절회로

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