JPS6083165A - 動作モ−ド設定方式 - Google Patents
動作モ−ド設定方式Info
- Publication number
- JPS6083165A JPS6083165A JP58190744A JP19074483A JPS6083165A JP S6083165 A JPS6083165 A JP S6083165A JP 58190744 A JP58190744 A JP 58190744A JP 19074483 A JP19074483 A JP 19074483A JP S6083165 A JPS6083165 A JP S6083165A
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- JP
- Japan
- Prior art keywords
- signal
- microprocessor
- value
- terminal
- external circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明のオリ用分野〕
本発明はマイクロプロセッサに係シ、特に複数のｉ作モ
ード（データバス巾、テストモードなど）を有するマイ
クロプロセッサに好適な動作モード設定方式に関する。
ード（データバス巾、テストモードなど）を有するマイ
クロプロセッサに好適な動作モード設定方式に関する。
便米のシングルチップマイクロコンピュータにおいて、
使用するＲＯＭ（几ｅ’ａｄ Ｑｎ ＋ｙ Ｍｅｍｏｒ
ｙ）、ＲＡＭ （ＦＬ ａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ） （Ｄ容量などによって８種類の動作モー
ドを有するものがある。このシングルチップマイクロコ
ンピュータでは、リセット信号（ａｇｓ）の立ち上っで
、入出力ポートＰ ２０ ＋ Ｐ ２１ ＃ Ｐ ２□
の値を内部にラッチし、ラッチした値の組によって８種
類の動作モードのうちの１つを指定している。
使用するＲＯＭ（几ｅ’ａｄ Ｑｎ ＋ｙ Ｍｅｍｏｒ
ｙ）、ＲＡＭ （ＦＬ ａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ） （Ｄ容量などによって８種類の動作モー
ドを有するものがある。このシングルチップマイクロコ
ンピュータでは、リセット信号（ａｇｓ）の立ち上っで
、入出力ポートＰ ２０ ＋ Ｐ ２１ ＃ Ｐ ２□
の値を内部にラッチし、ラッチした値の組によって８種
類の動作モードのうちの１つを指定している。
しかしこの方法によって動作モードを設定するためには
、外付は回路として双方向性のマルチプレクサが必要で
ある。なぜならば、＊ＷＳ−信号がアサートされている
場合には動作モード値をボー）Ｐｚｏ＋ Ｐ２１１ Ｐ
ｘｚへ入力させ、ｎ］信号カｔ。
、外付は回路として双方向性のマルチプレクサが必要で
ある。なぜならば、＊ＷＳ−信号がアサートされている
場合には動作モード値をボー）Ｐｚｏ＋ Ｐ２１１ Ｐ
ｘｚへ入力させ、ｎ］信号カｔ。
ゲートされているときは入出力ポートとして動作させる
ためでおる。上記双方向性のマルチプレクサとして、Ｍ
ＯＳ（Ｍｅｔａｌ ＱＸｉｄｅ ８ｅｎｉｃｏｎｄｕｃ
ｔｏｒ）トランジスタによるアナログマルチプレクサが
用いられることが広くおこなわれている。しかしながら
、ＭＯＳトランジスタのアナログマルチプレクサは、そ
れ自身の時間遅れだけでも６５ｎｓ（ＨＤ１４０５３
Ｂの場合）と大きい。それ故、従来の動作モード設定方
式では動作モード値を設定するポートは、高速の入出力
端子としては使用できなくなってしまうという欠点があ
った。
ためでおる。上記双方向性のマルチプレクサとして、Ｍ
ＯＳ（Ｍｅｔａｌ ＱＸｉｄｅ ８ｅｎｉｃｏｎｄｕｃ
ｔｏｒ）トランジスタによるアナログマルチプレクサが
用いられることが広くおこなわれている。しかしながら
、ＭＯＳトランジスタのアナログマルチプレクサは、そ
れ自身の時間遅れだけでも６５ｎｓ（ＨＤ１４０５３
Ｂの場合）と大きい。それ故、従来の動作モード設定方
式では動作モード値を設定するポートは、高速の入出力
端子としては使用できなくなってしまうという欠点があ
った。
本発明の目的は、マイクロプロセッサにおいて高速動作
可能な入出力端子を用いて、動作モード設定方式を提供
することにある。その際、マイクロプロセッサに外付け
される回路を不要とするが、もしくは必要としてもごく
わずかであることもあわせて目的としている。
可能な入出力端子を用いて、動作モード設定方式を提供
することにある。その際、マイクロプロセッサに外付け
される回路を不要とするが、もしくは必要としてもごく
わずかであることもあわせて目的としている。
本発明による動作モード設定方式では、他のマイクロプ
ロセッサとの入力専用信号ピンから動作モードを設定す
る。これによシ上記目的を達する。
ロセッサとの入力専用信号ピンから動作モードを設定す
る。これによシ上記目的を達する。
他のマイクロプロセッサとの入力専用信号ピンの例を以
下に記す。
下に記す。
Ｏチップセレクト信号
０アドレス信号、レジスタセレクト信号Ｏアドレススト
ローブ信号 Ｏデータストローブ信号 ０インタラプトアクルッジ信号 Ｏホールトアクルッジ１５号 ０リ一ド信号 ０２イト信号 ０リ一ド／ライト信号 ０ダイレクトメモリアクセスアク／レンジ（１０ダン信
号、ターミナルカウント信号 〔発明の実施例〕 以下、本発明の一実施例を第１図にょシ説明する。第１
図は、マイクロプロセッサのデータバス巾の設定をおこ
なう実施例である。第１図において、マイクロプロセッ
サ１は、信号線２盆通してリセット信号）ＬＥＳを入力
する。マイクロプロセッサｌはＲＥＳ信号がアサートさ
れているときにダイレクトメモリアクセスアクルンジ信
号１）ＡＣＫの値を内部ヘラツチする。前記ラッチした
１直がハイレベルのときは１６ビツトバス巾モードを選
択し、ローレベルのときには８ビツトバスｌ］モードを
選択する。１６ビツトバス巾モードでは、マイクロプロ
セッサ１は８ビツトバス３ならびに８ビツトバス４の両
方を用いて外部と通信する。
ローブ信号 Ｏデータストローブ信号 ０インタラプトアクルッジ信号 Ｏホールトアクルッジ１５号 ０リ一ド信号 ０２イト信号 ０リ一ド／ライト信号 ０ダイレクトメモリアクセスアク／レンジ（１０ダン信
号、ターミナルカウント信号 〔発明の実施例〕 以下、本発明の一実施例を第１図にょシ説明する。第１
図は、マイクロプロセッサのデータバス巾の設定をおこ
なう実施例である。第１図において、マイクロプロセッ
サ１は、信号線２盆通してリセット信号）ＬＥＳを入力
する。マイクロプロセッサｌはＲＥＳ信号がアサートさ
れているときにダイレクトメモリアクセスアクルンジ信
号１）ＡＣＫの値を内部ヘラツチする。前記ラッチした
１直がハイレベルのときは１６ビツトバス巾モードを選
択し、ローレベルのときには８ビツトバスｌ］モードを
選択する。１６ビツトバス巾モードでは、マイクロプロ
セッサ１は８ビツトバス３ならびに８ビツトバス４の両
方を用いて外部と通信する。
８ビツトバス巾モードのときは８ビツトバス４のみを使
用して外部との通信をおこなう。
用して外部との通信をおこなう。
第１図において、ルＥＳ信号がアサートされている時に
、彷Ωπ信号に・・イレベルまたはローレベルを設定す
る外信は回路について説明する。インバータ５、ＡＮＤ
ゲート６．７分よびＯａゲグー８はマルチプレクサを形
成している。すなわち、信号線２がハイレベルのときは
インバータ５の出力がローレベルとなシＡＮＤゲート７
の出力もローレベルとなる。その結果、マイクロコンピ
ュータ１のがα灰信号入力端子には信号線９の値が印加
される。信号線２がローレベルのときはＡＮＤゲート６
の出力がローレベルとなシスイッチ１０の値がかｋｃＫ
信号入力端子へ印加される。スイッチ１０は端子１１ま
たは端子１２のいずれかに法統でれる。端子１１は接地
に接続され、端子１２は電源１３を通して接地に接続さ
れている。
、彷Ωπ信号に・・イレベルまたはローレベルを設定す
る外信は回路について説明する。インバータ５、ＡＮＤ
ゲート６．７分よびＯａゲグー８はマルチプレクサを形
成している。すなわち、信号線２がハイレベルのときは
インバータ５の出力がローレベルとなシＡＮＤゲート７
の出力もローレベルとなる。その結果、マイクロコンピ
ュータ１のがα灰信号入力端子には信号線９の値が印加
される。信号線２がローレベルのときはＡＮＤゲート６
の出力がローレベルとなシスイッチ１０の値がかｋｃＫ
信号入力端子へ印加される。スイッチ１０は端子１１ま
たは端子１２のいずれかに法統でれる。端子１１は接地
に接続され、端子１２は電源１３を通して接地に接続さ
れている。
以上、第１図の実施例を・まとめると以下の通シとなる
。マイクロプロセッサ１は、信号線２がローレベルのと
き、スイッチ１０が端子１１に接続されてしればローレ
ベルを内部ヘラツチして８ビツトハス巾モードを選択し
、スイッチ１０が端子１２に接続されていればハイレベ
ルｅｌｌヘラツチして１６ビツトバス巾モ一ド金選択す
る。信号線２がハイレベルのときにはＤＡＣＫ入力端子
には信号線９が印加される。
。マイクロプロセッサ１は、信号線２がローレベルのと
き、スイッチ１０が端子１１に接続されてしればローレ
ベルを内部ヘラツチして８ビツトハス巾モードを選択し
、スイッチ１０が端子１２に接続されていればハイレベ
ルｅｌｌヘラツチして１６ビツトバス巾モ一ド金選択す
る。信号線２がハイレベルのときにはＤＡＣＫ入力端子
には信号線９が印加される。
また、インバータ５、ＡＮＤゲート６．７゜０几ゲート
８は必要に応じて高速のＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ
’ｌ’Ｔａｎ５ｉｓｔｏｒ Ｌｏｇｉｃ ） 素子あ
るいはＥＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ ｌ
、□ｇｉｃ）素子を使用することもできる。
８は必要に応じて高速のＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ
’ｌ’Ｔａｎ５ｉｓｔｏｒ Ｌｏｇｉｃ ） 素子あ
るいはＥＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ ｌ
、□ｇｉｃ）素子を使用することもできる。
結局、この実施例では、辷−ド設定に使用するピンが信
号入力専用のピンであるため、この外（；Ｊけ回路が一
方向にのみ信号全伝達するのみでよい。
号入力専用のピンであるため、この外（；Ｊけ回路が一
方向にのみ信号全伝達するのみでよい。
この結果、上述のように、ＴＴＬ、ＥＣＬ等の茜速の回
路を採用することができる。
路を採用することができる。
第２図に第２の実施例を示す。第２図において、マイク
ロプロセッサ１は第１図の実施例で示した場合と同様、
ＲＥＳ信号がローレベルの期間にかΩに入力端子から使
用するバス巾を内部ヘラツチする。ＤＡＣＫ信号がハイ
レベルのときは１６ピットバス巾モードを選択し、ａ−
レベルのときは８ビツトバス巾モードを選択する。
ロプロセッサ１は第１図の実施例で示した場合と同様、
ＲＥＳ信号がローレベルの期間にかΩに入力端子から使
用するバス巾を内部ヘラツチする。ＤＡＣＫ信号がハイ
レベルのときは１６ピットバス巾モードを選択し、ａ−
レベルのときは８ビツトバス巾モードを選択する。
第２図におのてＤＭＡＣ（］）ｉｒｅｃｔ （Ｊｅｍｏ
ｒｙＡＣＣｅＳＳ Ｃｏｎｔｒｏｌｌｅｃ ） １４の
アクルツジ信号にＣＫは信号線１５を通してマイクロプ
ロセッサ０ＤＡＣＫ入力端子に接続されている。ＤＭＡ
Ｃ１４のＲＥＳ入力がアサートされた場合ＡＣＫ信号信
号ハレイレベルる。よって、信号線２がａ −レベルと
なったとき信号線１５はノ・イレベルとなシマイクロプ
ロセッサ１はＤＡＣＫ入力端子からノ・イレベル全内部
へ取シ込み１６ビツトバス巾モードで動作する。
ｒｙＡＣＣｅＳＳ Ｃｏｎｔｒｏｌｌｅｃ ） １４の
アクルツジ信号にＣＫは信号線１５を通してマイクロプ
ロセッサ０ＤＡＣＫ入力端子に接続されている。ＤＭＡ
Ｃ１４のＲＥＳ入力がアサートされた場合ＡＣＫ信号信
号ハレイレベルる。よって、信号線２がａ −レベルと
なったとき信号線１５はノ・イレベルとなシマイクロプ
ロセッサ１はＤＡＣＫ入力端子からノ・イレベル全内部
へ取シ込み１６ビツトバス巾モードで動作する。
従って、マイクロプロセッサ１を１６ビツトバス巾モー
ドで使用し、ＤＡＣＫ入力端子がＤＭＡＣ１４のＹσに
信号と接続されている場合、外付は回路が全く不要とな
る。
ドで使用し、ＤＡＣＫ入力端子がＤＭＡＣ１４のＹσに
信号と接続されている場合、外付は回路が全く不要とな
る。
次に第３図を用いて、マイクロプロセッサ内部の動作モ
ード設定回路を説明する。第１図で示した実施例と同様
、ａｇｓ信号が、ｅ−レベル′の期間にＤＡＣＫ端子よ
シ動作モードを入力するものとする。■−■信号はイン
バータ２１．２２および２３を通してマイクロプロセッ
サのリセット信号となる。同時に、インバータ２１，２
２．２４および信号線２５を通してＡＮＤグー）２６．
２７へ入力される。ＡＮＤゲート２６，２７、ＮＯａゲ
ート２８，２９、インバータ３０．３１はディレィ形の
ラッチ回路を形成してお９信号線２５はクロック入力に
相当し、信号線３２はデータ入力に相当する。ＤＡＣＫ
信号はインバータ３３．３４を通して信号線３２上の信
号を生成する。信号線３２上の信号は本来ＤＭＡ転送に
用いられる信号で１、マイクロプロセッサ１はこの信号
をストローブしてバス３ないし４を通じてデータを送受
する。τＥＳ信号がローレベルのとき信号線２５はハイ
レベルとなり前記ディレィ形ラッチは、信号線３２の値
をラッチする。すなわら、層下ｊ信号がローレベルのと
きはインバータ３０の出力ＵＤＡＣＫ信号と等しくなる
。一方、ｔ（ＥＳ信号が・・イレベルとなったとき、信
号誹２５はローレベルとなｐ１前記ディレィ形ラッチの
値は変化しない。
ード設定回路を説明する。第１図で示した実施例と同様
、ａｇｓ信号が、ｅ−レベル′の期間にＤＡＣＫ端子よ
シ動作モードを入力するものとする。■−■信号はイン
バータ２１．２２および２３を通してマイクロプロセッ
サのリセット信号となる。同時に、インバータ２１，２
２．２４および信号線２５を通してＡＮＤグー）２６．
２７へ入力される。ＡＮＤゲート２６，２７、ＮＯａゲ
ート２８，２９、インバータ３０．３１はディレィ形の
ラッチ回路を形成してお９信号線２５はクロック入力に
相当し、信号線３２はデータ入力に相当する。ＤＡＣＫ
信号はインバータ３３．３４を通して信号線３２上の信
号を生成する。信号線３２上の信号は本来ＤＭＡ転送に
用いられる信号で１、マイクロプロセッサ１はこの信号
をストローブしてバス３ないし４を通じてデータを送受
する。τＥＳ信号がローレベルのとき信号線２５はハイ
レベルとなり前記ディレィ形ラッチは、信号線３２の値
をラッチする。すなわら、層下ｊ信号がローレベルのと
きはインバータ３０の出力ＵＤＡＣＫ信号と等しくなる
。一方、ｔ（ＥＳ信号が・・イレベルとなったとき、信
号誹２５はローレベルとなｐ１前記ディレィ形ラッチの
値は変化しない。
すなわち、インバータ３０の出力はｆ（ＥＳ信号が・・
イノベルに立ち上る直前のＤＡＣＫ信号の値を保持する
。インバータ３０の出力は信号線３５全通して、マイク
ロプロセッサのデータバスの巾の制御をおこなう。
イノベルに立ち上る直前のＤＡＣＫ信号の値を保持する
。インバータ３０の出力は信号線３５全通して、マイク
ロプロセッサのデータバスの巾の制御をおこなう。
本発明によれば、高速の外付は回路を付加するかまたは
外付は回路を全く用いないでマイクロプロセッサの動作
モード設定ができるという効果がある。
外付は回路を全く用いないでマイクロプロセッサの動作
モード設定ができるという効果がある。
第１図、第２図は本発明の実施例、第３図は回路図を表
す。 − 第 １ 図 第 ２ 図 第３ 口 ２７７′４
す。 − 第 １ 図 第 ２ 図 第３ 口 ２７７′４
Claims (1)
- 複数の動作モードを有するマイクロプロセッサにおいて
、リセット信号の立ち上＃）または立ち下９時に外部か
らの信号の入力のみに用いるビンの信号レベルを内部に
ラッチし、前記ラッチした値によって複数の動作モード
のうちの１つを指定する動作モード設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190744A JPS6083165A (ja) | 1983-10-14 | 1983-10-14 | 動作モ−ド設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190744A JPS6083165A (ja) | 1983-10-14 | 1983-10-14 | 動作モ−ド設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083165A true JPS6083165A (ja) | 1985-05-11 |
Family
ID=16263028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190744A Pending JPS6083165A (ja) | 1983-10-14 | 1983-10-14 | 動作モ−ド設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250759A (ja) * | 1987-04-08 | 1988-10-18 | Nippon Motoroola Kk | 集積回路装置 |
| JPH02156334A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139226A (ja) * | 1982-02-12 | 1983-08-18 | Nec Corp | 大規模集積回路における初期値設定方式 |
-
1983
- 1983-10-14 JP JP58190744A patent/JPS6083165A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139226A (ja) * | 1982-02-12 | 1983-08-18 | Nec Corp | 大規模集積回路における初期値設定方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250759A (ja) * | 1987-04-08 | 1988-10-18 | Nippon Motoroola Kk | 集積回路装置 |
| JPH02156334A (ja) * | 1988-12-08 | 1990-06-15 | Nec Corp | 情報処理装置 |
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