JPS639354B2 - - Google Patents
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- Publication number
- JPS639354B2 JPS639354B2 JP21490982A JP21490982A JPS639354B2 JP S639354 B2 JPS639354 B2 JP S639354B2 JP 21490982 A JP21490982 A JP 21490982A JP 21490982 A JP21490982 A JP 21490982A JP S639354 B2 JPS639354 B2 JP S639354B2
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- Japan
- Prior art keywords
- delay
- circuit
- delay circuit
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- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 16
- 230000000630 rising effect Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010411 cooking Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Description
【発明の詳細な説明】
産業上の利用分野
本発明は誘導加熱調理器の制御回路等に用いら
れる遅延装置に関するものである。
れる遅延装置に関するものである。
従来例の構成とその問題点
例えば誘導加熱調理器の制御回路でインバータ
の発振及び停止を制御する場合、起動遅延とゼロ
ボルトスイツチによる方法が用いられる。電源異
常が発生した場合に対する保護動作等における起
動及び停止については起動は起動遅延させること
で対応してよいが、停止はゼロボルトスイツチに
よらず遅延なく行わなければならない。このよう
な場合、通常入力と優先入力を有し、通常使用に
対しては通常入力を異常入力に対しては優先入力
を使用するようにしている。そして通常入力に対
しては立上りはゼロボルトスイツチによる遅延、
立下りは遅延回路による遅延回路による遅延を行
い、優先入力に対しては立下りのみ遅延させる遅
延装置が用いられる。従来、この種の遅延装置
は、第１図に示すように通常入力ａに接続された
第１の遅延回路１に、ゼロボルトスイツチ等の第
２の遅延回路２を接続し、さらに優先入力ｂに接
続された第３の遅延回路３を備え、この第３の遅
延回路３及び前記第２の遅延回路２に接続された
OR回路４により構成されたゲート回路５よりな
るものが一般的であつた。第２図は第１図の従来
例の動作を示す波形図で、ａ，ｂ，ｃ，ｄ，ｅ，
ｆはそれぞれ第１図の通常入力ａ，優先入力ｂ，
前記第１の遅延回路１の出力ｃ，第２の遅延回路
２の出力ｄ，前記遅延回路３の出力ｅ，遅延装置
出力ｆを示す。またt2は前記第２の遅延回路２に
よる立上り遅延時間、t1は前記第１の遅延回路１
による立下り遅延時間、t3は前記第３の遅延回路
３による立下り遅延時間である。第２図より明ら
かなように遅延出力ｆは、通常入力ａに対しては
立上りがt2，立下りがt1だけ遅れ、優先入力ｂに
対しては立下りのみがt3だけ遅れる。しかし、こ
の構成では、遅延時間を決定するコンデンサ等で
構成された時定数回路が第３の遅延回路３のため
に余分に必要であり、さらに前記立下り遅延時間
t1とt3の差が前記２つの時定数回路のバラツキ、
温度特性の差等により大きくなるという問題を有
していた。
の発振及び停止を制御する場合、起動遅延とゼロ
ボルトスイツチによる方法が用いられる。電源異
常が発生した場合に対する保護動作等における起
動及び停止については起動は起動遅延させること
で対応してよいが、停止はゼロボルトスイツチに
よらず遅延なく行わなければならない。このよう
な場合、通常入力と優先入力を有し、通常使用に
対しては通常入力を異常入力に対しては優先入力
を使用するようにしている。そして通常入力に対
しては立上りはゼロボルトスイツチによる遅延、
立下りは遅延回路による遅延回路による遅延を行
い、優先入力に対しては立下りのみ遅延させる遅
延装置が用いられる。従来、この種の遅延装置
は、第１図に示すように通常入力ａに接続された
第１の遅延回路１に、ゼロボルトスイツチ等の第
２の遅延回路２を接続し、さらに優先入力ｂに接
続された第３の遅延回路３を備え、この第３の遅
延回路３及び前記第２の遅延回路２に接続された
OR回路４により構成されたゲート回路５よりな
るものが一般的であつた。第２図は第１図の従来
例の動作を示す波形図で、ａ，ｂ，ｃ，ｄ，ｅ，
ｆはそれぞれ第１図の通常入力ａ，優先入力ｂ，
前記第１の遅延回路１の出力ｃ，第２の遅延回路
２の出力ｄ，前記遅延回路３の出力ｅ，遅延装置
出力ｆを示す。またt2は前記第２の遅延回路２に
よる立上り遅延時間、t1は前記第１の遅延回路１
による立下り遅延時間、t3は前記第３の遅延回路
３による立下り遅延時間である。第２図より明ら
かなように遅延出力ｆは、通常入力ａに対しては
立上りがt2，立下りがt1だけ遅れ、優先入力ｂに
対しては立下りのみがt3だけ遅れる。しかし、こ
の構成では、遅延時間を決定するコンデンサ等で
構成された時定数回路が第３の遅延回路３のため
に余分に必要であり、さらに前記立下り遅延時間
t1とt3の差が前記２つの時定数回路のバラツキ、
温度特性の差等により大きくなるという問題を有
していた。
発明の目的
本発明はこのような従来の問題を解決し、部品
を削減し、前記立下り時間の差をなくし、コスト
ダウンと信頼性と精度の向上をはかつた遅延装置
を提供するものである。
を削減し、前記立下り時間の差をなくし、コスト
ダウンと信頼性と精度の向上をはかつた遅延装置
を提供するものである。
発明の構成
本発明の遅延装置は、通常入力に接続された第
１の遅延回路と、この第１の遅延回路に接続され
た第２の遅延回路と、前記第２の遅延回路と優先
入力に接続されたラツチ回路と、このラツチ回路
出力と前記第２の遅延回路出力に接続されたゲー
ト回路よりなり、前記優先入力または前記ラツチ
回路出力と前記第１の遅延回路を接続し、前記第
２の遅延回路の信号で前記ラツチ回路をリセツト
し、前記優先入力で前記ラツチ回路をセツトする
ことにより、前記通常入力に対しては立上り、立
下り両方を遅延させ、前記優先入力に対しては立
上り、立下りの一方を前記通常入力に対する遅延
と同じ時間遅延させるものである。
１の遅延回路と、この第１の遅延回路に接続され
た第２の遅延回路と、前記第２の遅延回路と優先
入力に接続されたラツチ回路と、このラツチ回路
出力と前記第２の遅延回路出力に接続されたゲー
ト回路よりなり、前記優先入力または前記ラツチ
回路出力と前記第１の遅延回路を接続し、前記第
２の遅延回路の信号で前記ラツチ回路をリセツト
し、前記優先入力で前記ラツチ回路をセツトする
ことにより、前記通常入力に対しては立上り、立
下り両方を遅延させ、前記優先入力に対しては立
上り、立下りの一方を前記通常入力に対する遅延
と同じ時間遅延させるものである。
実施例の説明
以下、添付図面に基づいて本発明の一実施例に
ついて説明する。なお、第１図に示した従来例と
同部材のものには同符号を付している。第３図に
おいて、６は例えば単安定マルチバイブレータ等
で構成される２つの入力９，１０を有する第１の
遅延回路である立下り遅延回路で、前記入力９，
１０にはそれぞれ通常入力ａ，優先入力ｂが接続
されており入力９，１０の論理和で動作する。２
は例えばゼロボルトスイツチ等で構成される第２
の遅延回路である立上り遅延回路で、前記立下り
遅延回路６の出力ｇに接続されている。７はラツ
チ回路で、RSフリツプフロツプ８により構成さ
れており、このRSフリツプフロツプ８のセツト
入力、リセツト入力にそれぞれ前記優先入力ｂ
と、前記立上り遅延回路２の出力ｈが接続されて
いる。５はゲート回路で、OR回路４により構成
されており、このOR回路４の２つの入力はそれ
ぞれ前記立上り遅延回路出力ｈ，前記RSフリツ
プフロツプ８のＱ出力ｉに接続されている。ｆは
前記ゲート回路５の出力である。
ついて説明する。なお、第１図に示した従来例と
同部材のものには同符号を付している。第３図に
おいて、６は例えば単安定マルチバイブレータ等
で構成される２つの入力９，１０を有する第１の
遅延回路である立下り遅延回路で、前記入力９，
１０にはそれぞれ通常入力ａ，優先入力ｂが接続
されており入力９，１０の論理和で動作する。２
は例えばゼロボルトスイツチ等で構成される第２
の遅延回路である立上り遅延回路で、前記立下り
遅延回路６の出力ｇに接続されている。７はラツ
チ回路で、RSフリツプフロツプ８により構成さ
れており、このRSフリツプフロツプ８のセツト
入力、リセツト入力にそれぞれ前記優先入力ｂ
と、前記立上り遅延回路２の出力ｈが接続されて
いる。５はゲート回路で、OR回路４により構成
されており、このOR回路４の２つの入力はそれ
ぞれ前記立上り遅延回路出力ｈ，前記RSフリツ
プフロツプ８のＱ出力ｉに接続されている。ｆは
前記ゲート回路５の出力である。
上記構成において第４図の波形図を用いて動作
を説明する。第４図中ａ，ｂ，ｇ，ｈ，ｉ，ｆは
第３図の同符号の信号である。前記通常入力ａに
対しては前記立下り遅延回路６でその出力ｇは立
下りがt4だけ遅れ、前記立上り遅延回路２でその
出力ｈは立上りがt2だけ遅れる。従つて前記ゲー
ト回路５の出力ｆは立上り、立下りが前記通常入
力ａに対してそれぞれt2，t4だけ遅れる。優先入
力ｂに対しては前記ラツチ回路７により立上りが
遅延なく前記ゲート回路５に与えられる。前記ラ
ツチ回路７は前記立上り遅延回路２の出力ｈによ
りリセツトされるので、第４図に示されるように
前記ゲート回路５の出力ｆは立下りのみが前記優
先入力ｂに対してt4だけ遅れる。すなわち、優先
入力ｂに対しては立上りは遅延なく、立下りは前
記立下り遅延回路６で決まる前記通常入力の場合
と同じ時間t4だけ遅れる。
を説明する。第４図中ａ，ｂ，ｇ，ｈ，ｉ，ｆは
第３図の同符号の信号である。前記通常入力ａに
対しては前記立下り遅延回路６でその出力ｇは立
下りがt4だけ遅れ、前記立上り遅延回路２でその
出力ｈは立上りがt2だけ遅れる。従つて前記ゲー
ト回路５の出力ｆは立上り、立下りが前記通常入
力ａに対してそれぞれt2，t4だけ遅れる。優先入
力ｂに対しては前記ラツチ回路７により立上りが
遅延なく前記ゲート回路５に与えられる。前記ラ
ツチ回路７は前記立上り遅延回路２の出力ｈによ
りリセツトされるので、第４図に示されるように
前記ゲート回路５の出力ｆは立下りのみが前記優
先入力ｂに対してt4だけ遅れる。すなわち、優先
入力ｂに対しては立上りは遅延なく、立下りは前
記立下り遅延回路６で決まる前記通常入力の場合
と同じ時間t4だけ遅れる。
第５図は本発明の他の実施例で、第３図と同一
部分は同一符号を付している。立下り遅延回路６
の入力１０が前記ラツチ回路７の出力ｉに接続さ
れている。この実施例においても容易に類推され
るように第３図の実施例と同じ効果がある。さら
にこの場合、優先入力ｂが非常に小さいパルスで
第３図の実施例では、前記立下り遅延回路６が動
作しないような場合でも、前記ラツチ回路７の出
力ｉにより前記立下り遅延回路６を動作させるの
で確実に遅延装置の動作が行なわれるという利点
を有している。
部分は同一符号を付している。立下り遅延回路６
の入力１０が前記ラツチ回路７の出力ｉに接続さ
れている。この実施例においても容易に類推され
るように第３図の実施例と同じ効果がある。さら
にこの場合、優先入力ｂが非常に小さいパルスで
第３図の実施例では、前記立下り遅延回路６が動
作しないような場合でも、前記ラツチ回路７の出
力ｉにより前記立下り遅延回路６を動作させるの
で確実に遅延装置の動作が行なわれるという利点
を有している。
以上、第１の遅延回路は立下り遅延、第２の遅
延回路は立上り遅延を行なう遅延回路として説明
したが、第１の遅延回路が立上り遅延、第２の遅
延回路が立下り遅延を行なう場合でもよいことは
もちろんである。
延回路は立上り遅延を行なう遅延回路として説明
したが、第１の遅延回路が立上り遅延、第２の遅
延回路が立下り遅延を行なう場合でもよいことは
もちろんである。
発明の効果
上記各実施例から明らかなように、本発明の遅
延装置は、優先入力の立下り遅延を、通常入力の
立下り遅延回路を用いて行なうため、部品点数を
削減し、立下り時間のバラツキをなくし、コスト
ダウンと信頼性の向上をはかることができるもの
である。
延装置は、優先入力の立下り遅延を、通常入力の
立下り遅延回路を用いて行なうため、部品点数を
削減し、立下り時間のバラツキをなくし、コスト
ダウンと信頼性の向上をはかることができるもの
である。
第１図は従来の遅延装置を示すブロツク図、第
２図は第１図従来例の動作を示す波形図、第３図
は本発明の一実施例を示す遅延装置のブロツク
図、第４図は第３図の実施例の動作を示す波形
図、第５図は本発明の他の実施例を示す遅延装置
のブロツク図である。 ２……立上り遅延回路、５……ゲート回路、６
……立下り遅延回路、７……ラツチ回路。
２図は第１図従来例の動作を示す波形図、第３図
は本発明の一実施例を示す遅延装置のブロツク
図、第４図は第３図の実施例の動作を示す波形
図、第５図は本発明の他の実施例を示す遅延装置
のブロツク図である。 ２……立上り遅延回路、５……ゲート回路、６
……立下り遅延回路、７……ラツチ回路。
Claims (1)
- １ 通常入力と、優先入力を有し、前記通常入力
に接続された第１の遅延回路と、この第１の遅延
回路に接続された第２の遅延回路と、前記第２の
遅延回路と前記優先入力に接続されたラツチ回路
と、このラツチ回路出力と前記第２の遅延回路出
力に接続されたゲート回路よりなり、前記優先入
力または前記ラツチ回路出力と前記第１の遅延回
路を接続し、前記第２の遅延回路の信号で前記ラ
ツチ回路をリセツトし、前記優先入力で前記ラツ
チ回路をセツトすることにより、前記通常入力に
対しては立上り、立下り両方を遅延させ、前記優
先入力に対しては立上り、立下りの一方を前記通
常入力に対する遅延と同じ時間遅延させる遅延装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21490982A JPS59105293A (ja) | 1982-12-07 | 1982-12-07 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21490982A JPS59105293A (ja) | 1982-12-07 | 1982-12-07 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105293A JPS59105293A (ja) | 1984-06-18 |
| JPS639354B2 true JPS639354B2 (ja) | 1988-02-27 |
Family
ID=16663572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21490982A Granted JPS59105293A (ja) | 1982-12-07 | 1982-12-07 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105293A (ja) |
-
1982
- 1982-12-07 JP JP21490982A patent/JPS59105293A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105293A (ja) | 1984-06-18 |
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