JPH0354897B2

JPH0354897B2 -

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Publication number: JPH0354897B2
Application number: JP59005013A
Authority: JP
Priority date: 1984-01-13
Filing date: 1984-01-13
Publication date: 1991-08-21
Also published as: JPS60148218A

Description

【発明の詳細な説明】産業上の利用分野本発明は入力信号のリーデイングエツジに同期
して、一定時間以上のパルス信号を発生させる信
号処理装置に関し、例えばビデオテープレコーダ
などのキヤプスタン駆動用モータ回路における周
波数発電機（FG）出力パルスの波形を整形する
のに使用して有効なものである。

従来例の構成とその問題点以下、図面を参照しながら従来の信号処理装置
について説明する。第１図は従来の信号処理装置
の回路構成図であり、１は任意の時刻にレベルが
変化する入力信号が印加される信号入力端子であ
り、NANDゲート２とNANDゲート３によつて
構成されたRSフリツプフロツプ回路１１のセツ
ト端子１１ａに接続されている。４は第１の入力
端子に前記RSフリツプフロツプ回路１１の出力
端子１１ｂを第２の入力端子に前記信号入力端子
１が接続されているNANDゲートであり、５は
前記NANDゲート４の出力を反転するインバー
タで、その出力端子は信号出力端子６に接続され
ている。７はクロツクパルスが印加される入力端
子である。８，９はリセツト機能を有するフリツ
プフロツプで、おのおののリセツト端子には
NANDゲート４の出力端子が接続されている。
フリツプフロツプ８のクロツク信号入力端子はク
ロツクパルスが印加される入力端子７に接続され
ている。フリツプフロツプ９のクロツク信号入力
端子は前記フリツプフロツプ８の反転出力に接
続されている。１０はフリツプフロツプ８，９の
非反転出力端子が入力端子に接続されたNAND
ゲートである。NANDゲート１０の出力端子は
前記RSフリツプフロツプ回路１１のリセツト端
子１１ｃに接続されている。フリツプフロツプ
８，９とNANDゲート１０で遅延パルス発生回
路１２を構成している。

以上のように構成された従来の信号処理装置に
ついて、その動作を以下に説明する。第２図は第
１図の回路の各部の信号波形を示したもので、第
２図ａ，ｂはそれぞれクロツクパルス入力端子
７、信号入力端子１に印加される信号波形であ
る。また、第２図ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉは
それぞれNANDゲート２，３，４、フリツプフ
ロツプ８，９、NANDゲート１０、インバータ
５の出力信号波形である。

時刻t₀において、信号入力端子１のレベルが
“０”から“１”に移行するとNANDゲート４の
出力レベルは“１”から“０”に移行し、フリツ
プフロツプ８，９のリセツトが解除される。ま
た、インバータ５の出力は前記NANDゲート４
の出力信号を反転したもので、その出力レベルは
“０”から“１”に移行する。前記フリツプフロ
ツプ８，９のリセツトが解除された後、時刻t₁に
おいて、クロツクパルス入力端子７のレベルが
“０”から“１”に移行すると、前記フリツプフ
ロツプ８の非反転出力のレベルも“０”から
“１”に移行する。

時刻t₄において、クロツクパルス入力端子７の
レベルが再び“０”から“１”に移行すると、前
記フリツプフロツプ８の非反転出力のレベルは
“１”から“０”に移行し、これによつてフリツ
プフロツプ９の非反転出力のレベルは“０”から
“１”に移行する。

時刻t₅において、クロツクパルス入力端子７の
レベルが“０”から“１”に移行すると、前記フ
リツプフロツプ８の非反転出力のレベルは“０”
から“１”に移行し、NANDゲート１０の出力
レベルが“１”から“０”に移行してRSフリツ
プフロツプ回路１１がリセツトされる。前記RS
フリツプフロツプ回路１１がリセツトされると、
NANDゲート４の出力レベルは“０”から“１”
に移行し、フリツプフロツプ８，９がリセツトさ
れるとともにインバータ５の出力レベルは“１”
から“０”に移行する。

前記フリツプフロツプ８，９がリセツトされる
と、NANDゲート１０の出力レベルは“０”か
ら“１”に移行し、一連の動作が終了する。

時刻t₆において、信号入力端子１のレベルが
“１”から“０”に移行すると、RSフリツプフロ
ツプ１１がセツトされ、次の一連の動作の待機状
態となる。

時刻t₇において、あらかじめNANDゲート２
の出力レベルが“１”になつているもとで信号入
力端子１のレベルが“０”から“１”に移行する
と、NANDゲート４の出力レベルが“１”から
“０”に移行し、以後、時刻t₁からt₅までと同様
に各ゲートの出力レベルは変化する。

さて、第１図のインバータ５の出力端子すなわ
ち信号出力端子６には第２図ｉに示す様な信号波
形が現われ、信号入力端子１に印加される信号波
形のリーデイングエツジに同期した一定のパルス
幅の出力信号が得られることがわかる。

しかしながら、上記のような構成においては例
えば第３図に示すように信号入力端子１に印加さ
れる信号波形が時刻t₂において“１”から“０”
に移行し、時刻t₃において“０”から“１”に移
行するようなチヤタリングを生じた場合、時刻t₂
においてNANDゲート４の出力レベルが“０”
から“１”に移行するため、出力信号のレベルは
“１”から“０”へと移行するとともに、フリツ
プフロツプ８，９はリセツトされ、信号処理回路
は待機状態と同じ状態になる。そして、時刻t₃に
信号入力端子１に印加される信号波形が“０”か
ら“１”に移行すると再びNANDゲート４の出
力レベルは“１”から“０”へ移行し、各ゲート
の出力レベルは第２図で示した時刻t₁から時刻t₅
までと同様に変化する。

従つて、入力信号がチヤタリングを生じた場
合、出力信号にも同様のチヤタリング現象が現わ
れ、周波数を測定する場合など誤動作の原因とな
る。

発明の目的本発明の目的は入力信号にチヤタリングなどが
生じても、その影響を受けることなく、入力信号
のリーデイングエツジに同期した一定のパルス幅
の信号を出力しうる信号処理装置を提供すること
である。

発明の構成本発明の信号処理装置は、セツト端子に入力信
号が与えられる第１のRSフリツプフロツプ回路
と、入力端子に前記入力信号と前記第１のRSフ
リツプフロツプ回路の出力信号が与えられる第１
のNANDゲートと、セツト端子に前記第１の
NANDゲートの出力信号が与えられる第２のRS
フリツプフロツプ回路と、前記第２のRSフリツ
プフロツプ回路の出力がリセツト端子に与えら
れ、クロツクパルスがクロツク信号入力端子に与
えられ、出力信号が前記第１、第２のRSフリツ
プフロツプ回路の少なくともひとつのリセツト端
子に与えられる遅延パルス発生回路を含めて構成
したものであり、これにより入力信号にチヤタリ
ングなどが生じても、その影響を受けることな
く、入力信号に同期した一定のパルス幅の信号を
出力するものである。

実施例の説明以下、本発明の実施例について、図面を参照し
ながら説明する。

第４図は本発明の一実施例に係る信号処理装置
の回路構成図を示すものである。なお、第１図と
同一のものには同一の符号を付し、重複する説明
は省略する。第１図と第４図とでは次の点が異な
る。NANDゲート４の出力端子はNANDゲート
１３とNANDゲート１４によつて構成される第
２のRSフリツプフロツプ回路１５のセツト端子
１５ａに接続され、前記第２のRSフリツプフロ
ツプ回路１５の出力端子１５ｂは信号出力端子６
に接続されている。前記第１のRSフリツプフロ
ツプ回路１１の出力端子１１ｂは前記第２のRS
フリツプフロツプ回路１５のリセツト端子１５ｃ
に接続されている。前記第２のRSフリツプフロ
ツプ回路１５の出力端子１５ｄはリセツト機能を
有するフリツプフロツプ回路８，９のリセツト端
子に接続されている。

以上のように構成された本実施例の信号処理装
置について、以下その動作を説明する。第５図は
第４図の回路の各部の信号波形を示したもので、
第５図ａ，ｂはそれぞれクロツクパルス入力端子
７、信号入力端子１に印加される信号波形であ
る。また、第５図ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，
ｊはそれぞれNANDゲート２，３，４，１３，
１４、フリツプフロツプ回路８，９、NANDゲ
ート１０の出力信号波形である。

時刻t₀において信号入力端子１のレベルが
“０”から“１”に移行するとNANDゲート４の
出力レベルは“１”から“０”に移行し、第２の
RSフリツプフロツプ回路１５はセツトされ、そ
の出力１５ｂは“０”から“１”に移行し、信号
出力端子６のレベルも“０”から“１”に移行す
る。前記第２のRSフリツプフロツプ回路１５の
出力端子１５ｄは“１”から“０”に移行し、フ
リツプフロツプ回路８，９のリセツトは解除され
る。

時刻t₁において、クロツクパルス入力端子７の
レベルが“０”から“１”に移行すると、前記フ
リツプフロツプ回路８の非反転出力のレベルは
“０”から“１”に移行する。

時刻t₄において、クロツクパルス入力端子７の
レベルが“０”から“１”に移行すると、前記フ
リツプフロツプ回路８の非反転出力のレベルは
“１”から“０”に移行し、これによつてフリツ
プフロツプ回路９の非反転出力のレベルは“０”
から“１”に移行する。

時刻t₅において、クロツクパルス入力端子７の
レベルが“０”から“１”に移行すると、前記フ
リツプフロツプ回路８の非反転出力のレベルは
“０”から“１”に移行し、その結果、NANDゲ
ート１０の出力レベルが“１”から“０”に移行
し、第１のRSフリツプフロツプ回路１１がリセ
ツトされる。前記第１のRSフリツプフロツプ回
路１１がリセツトされると、その出力端子１１ｂ
のレベルは“１”から“０”に移行し、NAND
ゲート４の出力レベルが“０”から“１”に移行
するとともに、第２のRSフリツプフロツプ回路
１５がリセツトされる。前記第２のRSフリツプ
フロツプ回路１５がリセツトされると、その出力
端子１５ｂすなわち信号出力端子６のレベルは
“１”から“０”に移行する。また、前記第２の
RSフリツプフロツプ回路１５のもう一方の出力
端子１５ｄのレベルは“０”から“１”に移行す
るので、フリツプフロツプ回路８，９がリセツト
され、NANDゲート１０の出力レベルは“０”
から“１”に移行し、一連の動作が終了する。

時刻t₆において、信号入力端子１のレベルが
“１”から“０”に移行すると、前記第１のRSフ
リツプフロツプ回路１１がセツトされ、次の一連
の動作の待機状態となる。

さて、第４図の第２のRSフリツプフロツプ回
路の出力端子１５ｂすなわち信号出力端子６には
第５図ｆに示すような信号波形が現われ、信号入
力端子１に印加される信号波形のリーデイングエ
ツジに同期した一定のパルス幅の出力信号が得ら
れることがわかる。

第６図は入力信号がチヤタリングをおこした場
合の各部の信号波形を示したものである。信号入
力端子１に印加される信号波形が時刻t₂において
“１”から“０”に移行するとNANDゲート４の
出力レベルは“０”から“１”に移行する。しか
しながら、第２のRSフリツプフロツプ回路１５
は時刻t₀にセツトされた後、リセツトされていな
いので、前記第２のRSフリツプフロツプ回路１
５の出力レベルは変化しない。従つて、フリツプ
フロツプ回路８，９もリセツトされない。そし
て、時刻t₃に再び信号入力端子のレベルが“０”
から“１”に移行するとNANDゲート４の出力
レベルは“１”から“０”に移行し、チヤタリン
グが生じる前の状態に戻る。時刻t₄以降の各ゲー
トの出力レベルの波形は第５図の時刻t₄以降の出
力レベルの波形と同じになる。

従つて、入力信号にチヤタリングを生じた場合
においても、出力信号端子の波形は入力信号にチ
ヤタリングが生じていない場合と同じになる。

以上のように本実施例によれば、NANDゲー
ト４の出力をRSフリツプフロツプ回路１５でラ
ツチすることにより、入力信号がチヤタリングを
おこしても、その影響が出力信号に現われること
なく、入力信号のリーデイングエツジに同期した
一定のパルス幅の出力信号を得ることができる。

なお、本発明は必ずしも第４図の構成に限定さ
れるものではなく、NANDゲートの組み合わせ
はNORゲートなどの他のゲートに置き換えるこ
とができる。

発明の効果以上の説明から明らかなように、本発明は、セ
ツト端子に入力信号が与えられる第１のRSフリ
ツプフロツプ回路と、入力端子に前記入力信号と
前記第１のRSフリツプフロツプ回路の出力信号
が与えられる第１のNANDゲートと、セツト端
子に前記第１のNANDゲートの出力信号が与え
られる第２のRSフリツプフロツプ回路と、前記
第２のRSフリツプフロツプ回路の出力がリセツ
ト端子に与えられ、クロツクパルスがクロツク信
号入力端子に与えられ、出力信号が前記第１、第
２のRSフリツプフロツプ回路の少なくともひと
つのリセツト端子に与えられる遅延パルス発生回
路を含めて構成しているので、入力信号にチヤタ
リングなどが生じても、その影響を受けることな
く、簡単な回路構成で入力信号に同期した一定の
パルス幅の信号を出力することができるという優
れた効果が得られる。

【図面の簡単な説明】

第１図は従来の信号処理装置の回路構成図、第
２図および第３図は第１図の各部の信号波形図、
第４図は本発明の一実施例に係る信号処理装置の
回路構成図、第５図および第６図は第４図の各部
の信号波形図である。１……信号入力端子、２，３，４，１０，１
３，１４……NANDゲート、５……インバータ、
６……信号出力端子、７……クロツクパルス入力
端子、８，９……フリツプフロツプ回路、１１，
１５……RSフリツプフロツプ回路、１２……遅
延パルス発生回路。

Claims

【特許請求の範囲】１セツト端子に入力信号が与えられる第１の
RSフリツプフロツプ回路と、入力端子に前記入
力信号と前記第１のRSフリツプフロツプ回路の
出力信号が与えられる第１のNANDゲートと、
セツト端子に前記第１のNANDゲートの出力信
号が与えられ、リセツト端子に前記第１のRSフ
リツプフロツプ回路の出力信号が与えられる第２
のRSフリツプフロツプ回路と、前記第２のRSフ
リツプフロツプ回路の出力がリセツト端子に与え
られ、クロツクパルスがクロツク信号入力端子に
与えられ、かつ出力信号が前記第１のRSフリツ
プフロツプ回路のリセツト端子に与えられる遅延
パルス発生回路とを具備してなる信号処理装置。２遅延パルス発生回路は、クロツク信号入力端
子にクロツクパルスが、リセツト端子に第２の
RSフリツプフロツプの出力が与えられる第１の
リセツト機能を有するフリツプフロツプと、クロ
ツク信号入力端子に前記第１のリセツト機能を有
するフリツプフロツプの出力が、リセツト端子に
前記第２のRSフリツプフロツプの出力が与えら
れる第２のリセツト機能を有するフリツプフロツ
プと、入力端子に前記第１、第２のリセツト機能
を有するフリツプフロツプの出力が与えられる第
２のNANDゲートを使用して構成したことを特
徴とする特許請求の範囲第１項記載の信号処理装
置。